JP2005347390A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】配線基板1上に第1の半導体チップ2を配置し、第1の半導体チップ2上に第2の半導体チップ3を配置し、第1の半導体チップ2と第2の半導体チップ3との間に空洞12を有する支柱4を配置し、支柱4の空洞12によって伝熱方向を制御する。
【選択図】 図1
Description
(第1の実施形態)
図1は、本発明の第1の実施形態に係わる半導体装置を一部断面にして示す模式図であり、図2は、第1の実施形態に係わる半導体装置を上から見て示す模式図である。
図3は、本発明の第2の実施形態に係わる半導体装置を一部断面にして示す模式図であり、図4は、本発明の第2の実施形態に係わる半導体装置を上から見て示す模式図である。
図5は、本発明の第3の実施形態に係わる半導体装置を一部断面にして示す模式図であり、図6は、本発明の第3の実施形態に係わる半導体装置を上から見て示す模式図である。
図7は、本発明の第4の実施形態に係わる半導体装置を一部断面にして示す模式図であり、本発明の第1の実施形態の変形例である。
図8は、本発明の第5の実施形態に係わる半導体装置を一部断面にして示す模式図であり、本発明の第1の実施形態の変形例である。
図9は、本発明の第6の実施形態に係わる半導体装置を一部断面にして示す模式図であり、図10は、本発明の第6の実施形態に係わる半導体装置を上から見て示す模式図であり、本発明の第1の実施形態の変形例である。
図11は、本発明の第1の実施形態に係わる半導体装置の製造工程について示すフローチャートである。
・配線基板1と第1の半導体チップ2と第2の半導体チップ3とを準備する(ステップS101)。
・第1の半導体チップ2のパッド電極5上にバンプ8を形成する(ステップS102)。
・第1の半導体チップ2の回路形成面を配線基板1に対向させて、第1の半導体チップ2を配線基板1に実装して両者を電気接続する(ステップS103)。
・第1の半導体チップ2と配線基板1の隙間にチップ固定用樹脂9を充填して固定する(ステップS104)。
・空洞12を有する支柱4を準備する(ステップS105)。
・第1の半導体チップ2と支柱4とを接着剤13で接着する(ステップS106)。
・第2の半導体チップ3の回路形成面を上にして、第2の半導体チップ3を支柱4に接着剤13で接着する(ステップS107)。
・第2の半導体チップ3のパッド電極5と配線基板1の基板接続電極6とをボンディングワイヤ7で接続する(ステップS108)。
・第1の半導体チップ2と第2の半導体チップ3とを実装した配線基板1を封止用樹脂10で封止する(ステップS109)。
・配線基板1に半田バンプ等からなる外部接続端子11を形成することで、半導体装置を完成させる(ステップS110、S111)。
図12は、本発明の第2および第3の実施形態に係わる半導体装置の製造工程について示すフローチャートである。この製造方法は、図11を参照して説明した第1の実施の形態の半導体装置の製造方法と同様であり、同一ないし同一の工程には、同一のステップ番号を付しており、それらの工程についての説明は省略する。
・第1の半導体チップ2のパッド電極5上にバンプ8を形成し(ステップS102)、
・第1の半導体チップ2の回路形成面を配線基板1に対向させて、第1の半導体チップ2を配線基板1に実装して両者を電気接続する(S103)に替わり、第1の半導体チップ2の回路形成面を上にしその裏面を第1の半導体チップ2に対向させて、第1の半導体チップ2を配線基板1の上に配置する。(ステップS201)、
・第1の半導体チップ2と配線基板1との隙間にチップ固定用樹脂9を充填して固定した後で(ステップS104)、
・第1の半導体チップ2のパッド電極5aと配線基板1の基板接続電極6とをボンディングワイヤ7で接続する(ステップS202)。
図13は、本発明の第4の実施形態に係わる半導体装置の製造工程について示すフローチャートである。この製造方法は、図11を参照して説明した第1の実施の形態の半導体装置の製造方法と同様であり、同一ないし同一の工程には、同一のステップ番号を付しており、それらの工程についての説明は省略する。
・第1の半導体チップ2と支柱4とを接着剤13で接着した後(ステップS106)、
・一体化した配線基板1、第1の半導体チップ2、支柱4と、第2の半導体チップ3とを、真空室内に収納したのち、真空装置を真空抜きする(ステップS301)。
・この状態で、第2の半導体チップ3の回路形成面を上にして、第2の半導体チップ3を接着剤で支柱4に接着することで、支柱内の空洞12を真空室12aにする(ステップS107)。
図14は、本発明の第5の実施形態に係わる半導体装置の製造工程について示すフローチャートである。この製造方法は、図11を参照して説明した第1の実施の形態の半導体装置の製造方法と同様であり、同一ないし同一の工程には、同一のステップ番号を付しており、それらの工程についての説明は省略する。
・第1の半導体チップ2と支柱4を接着剤13で接着した後で(ステップS106)、
・支柱4内の空洞12に断熱材12bを充填する(ステップS401)。
図15は、本発明の第6の実施形態に係わる半導体装置の製造工程について示すフローチャートである。この製造方法は、図11を参照して説明した第1の実施の形態の半導体装置の製造方法と同様であり、同一ないし同一の工程には、同一のステップ番号を付しており、それらの工程についての説明は省略する。
・第1の半導体チップ2と支柱4を接着剤13で接着した後(ステップS106)、
・支柱4の外側で第1の半導体チップ2と第2の半導体チップ3に挟まれた箇所に接着剤13を充填する(ステップS501)。
2 第1の半導体チップ
3 第2の半導体チップ
4 支柱
5a、5b パッド電極
6 基板接続電極
7 ボンディングワイヤ
8 バンプ
9 チップ固定用樹脂
10 封止用樹脂
11 外部接続端子
12 空洞
12a 真空室
12b 断熱材
13 接着剤
Claims (11)
- 配線基板と、
前記配線基板上に配置された第1の半導体チップと、
前記第1の半導体チップ上に配置された第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置されるとともに、内部に空洞を有する支柱と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記空洞は、両半導体チップの対向方向に沿って貫通する形状を有する、
ことを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記配線基板の両半導体チップ配置面を、前記第1、第2の半導体チップとともに封止する封止用樹脂を有し、当該封止用樹脂は、前記配線基板より熱伝導率が低い、
ことを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記第1の半導体チップと前記配線基板との間の隙間は、チップ固定用樹脂により充填されており、当該チップ固定用樹脂は、前記封止用樹脂より熱伝導率が高い、
ことを特徴とする半導体装置。 - 請求項1ないし4のいずれかに記載の半導体装置において、
前記第1の半導体チップは前記配線基板にフリップチップ実装されており、
前記第2の半導体チップは外部接続電極形成面の裏面を前記第1の半導体チップに対向させて配置されており、
前記第2の半導体チップの外部接続電極形成面に設けられた外部接続電極と、前記配線基板の基板接続電極とは、ワイヤボンディングにより電気接続されている、
ことを特徴とする半導体装置。 - 請求項1ないし5のいずれかに記載の半導体装置において、
前記第1の半導体チップはその外部接続電極形成面の裏面を前記配線基板に対向させて配置されており、
前記第2の半導体チップはその外部接続電極形成面の裏面を前記第1の半導体チップに対向させて配置されており、
前記第1、第2の半導体チップの外部接続電極形成面に設けられた外部接続電極それぞれと前記配線基板の基板接続電極とは、ワイヤボンディングにより電気接続されており、
前記第2の半導体チップは、前記第1の半導体チップの外部接続電極形成領域より小さい平面サイズを有する、
ことを特徴とする半導体装置。 - 請求項1ないし4のいずれかに記載の半導体装置において、
前記第1の半導体チップはその外部接続電極形成面の裏面を前記配線基板に対向させて配置されており、
前記第2の半導体チップはその外部接続電極形成面の裏面を前記第1の半導体チップに対向させて配置されており、
前記第1、第2の半導体チップの外部接続電極形成面に設けられた外部接続電極それぞれと、前記配線基板の基板接続電極とは、ワイヤボンディングにより電気接続されており、
前記支柱は、前記第1の半導体チップの外部接続電極と前記配線基板の基板接続電極とを電気接続するワイヤの引き回し領域が十分に確保される高さ寸法を有する、
ことを特徴とする半導体装置。 - 請求項1ないし7のいずれかに記載の半導体装置において、
前記支柱の空洞を真空にする、
ことを特徴とする半導体装置。 - 請求項1ないし7のいずれかに記載の半導体装置において、
前記支柱の空洞に、前記配線基板、前記チップ固定用樹脂及び前記封止樹脂より熱伝導率の低い断熱材を設ける、
ことを特徴とする半導体装置。 - 請求項1ないし9のいずれかに記載の半導体装置において、
前記第1、第2の半導体チップの発熱が最も大きい領域に前記空洞が対向するように前記支柱を配置する、ことを特徴とする半導体装置。 - 第1の半導体チップと第2の半導体チップとが配線基板に積層配置されてなる半導体装置の製造方法であって、
前記第1の半導体チップを前記配線基板に配置するとともに、前記第1の半導体チップの外部接続電極と前記配線基板の基板接続電極とを電気接続する工程と、
前記第1の半導体チップと前記配線基板とをチップ固定用樹脂で固定するとともに、前記第1の半導体チップと前記配線基板との間の隙間を前記チップ固定用樹脂で封止する工程と、
内部に空洞を有する支柱を用意したうえで、当該支柱を前記第1の半導体チップ上に配置する工程と、
前記第2の半導体チップを前記支柱を介在させて前記第1の半導体チップ上に積層配置する工程と、
前記第2の半導体チップの外部接続電極と前記配線基板の基板接続電極とを電気接続する工程と、
前記配線基板の両半導体チップ配置面を、前記第1、第2の半導体チップとともに、封止用樹脂で封止する工程と、
とを含むことを特徴とする半導体装置の製造方法。
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JP2008066714A (ja) * | 2006-09-05 | 2008-03-21 | Samsung Electronics Co Ltd | チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ |
JP2012015225A (ja) * | 2010-06-30 | 2012-01-19 | Hitachi Ltd | 半導体装置 |
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Cited By (7)
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---|---|---|---|---|
JP2006339466A (ja) * | 2005-06-03 | 2006-12-14 | Murata Mfg Co Ltd | 部品内蔵モジュールおよびその製造方法 |
JP4507986B2 (ja) * | 2005-06-03 | 2010-07-21 | 株式会社村田製作所 | 部品内蔵モジュールの製造方法 |
JP2008066714A (ja) * | 2006-09-05 | 2008-03-21 | Samsung Electronics Co Ltd | チップ間の熱伝達遮断スペーサを備えるマルチチップパッケージ |
JP2012015225A (ja) * | 2010-06-30 | 2012-01-19 | Hitachi Ltd | 半導体装置 |
WO2012091140A1 (ja) * | 2010-12-30 | 2012-07-05 | 株式会社ザイキューブ | インターポーザ及びそれを用いた半導体モジュール |
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