JP2012142458A - インターポーザ及びそれを用いた半導体モジュール - Google Patents

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Abstract

【課題】 二つの熱源の間に配置した際に、それら熱源間での熱伝導をより効果的に抑制することができるインターポーザを提供する。
【解決手段】 インターポーザ２４は、真空に維持されたキャビティ２３を有する本体と、本体の上壁２０ａと下壁２０ｂにそれぞれ形成された絶縁層２２ａ及び２２ｂと、絶縁層２２ａ及び２２ｂの上にそれぞれ形成された熱反射層２１ａ及び２１ｂとを備える。インターポーザ２４は、その上下に搭載された半導体デバイス１１ａと１２ａの間を熱的に絶縁する。
【選択図】 図３Ａ

Description

本発明は、半導体デバイスの実装技術に関し、さらに言えば、消費電力の大きい半導体デバイスの動作温度の上昇を抑えて安定に動作させることができるインターポーザと、そのインターポーザを用いた半導体モジュールに関するものである。
近年、シリコンを代表とする半導体工業分野の技術進歩は大きく、工業用、民生用を問わず、機器やシステムの小型化、軽量化、低価格化、高機能化などに大きく寄与するに至っている。一方、半導体デバイスへの要求はとどまることがなく、より一層の高集積化、高速化、高度化が期待されると共に、小型化も期待されている。これらの要求に応える策として、半導体デバイスを構成する単位素子（例えばトランジスタ）の寸法を微小化し、搭載される単位素子の数を増大させることがある。この策の利点は、微小化に伴う動作速度の増大（高速化）、高集積化に伴う機能の増大（あるいは必要とされる半導体デバイス数の減少）である。しかしながら、高速化や高集積化に伴い半導体デバイスの内部での消費電力が大きくなり、動作の不安定化あるいはデバイス自体の破壊の危険性が増大する。これらの危険性を低下させるには、半導体デバイスの放熱技術（あるいは冷却技術）が必須である。
以前から、半導体デバイスの動作温度を低くする技術が数多く開発されてきた。例えば、大電力の半導体デバイスに放熱フィン（アルミ合金製が多い）を貼り付け、このフィンに空気の流れを吹き付けることにより、半導体デバイスを冷却する技術がある。消費電力が比較的低い（例えば数ワット）場合には、この技術で解決可能である。しかし、最新の半導体デバイスでは、消費電力がいっそう大きくなっており、コンピュータのＣＰＵなどでは１００ワット以上に達することもある。このため、このような大消費電力の半導体デバイスでは、放熱が十分でないと、半導体デバイスの温度が上昇し、熱暴走あるいは熱破壊に至ることもある。したがって、半導体デバイスの動作の上限は、放熱技術に支配されているとも言える。
半導体デバイスを複数個積層化してなる「半導体モジュール」は、比較的容易に高集積化を実現できる利点がある。このような構成では、下層に配置された半導体デバイスでの電力消費は、この半導体デバイスの温度を上昇させるだけではなく、その上層に配置された半導体デバイスの温度も上昇させる。このため、積層モジュールの上層に、特性が動作温度に敏感な半導体デバイスが配置されている場合には、積層モジュール全体の動作が不安定になる可能性がある。このため、半導体モジュールの場合には、消費電力が大きい半導体デバイスのみを冷却し、積層されている半導体デバイス間で熱伝達が生じないような実装構造が好ましい。
積層された半導体デバイス（半導体モジュール）の冷却技術としては、従来、図１１に示す実装構造が提案されている。同図は、特許文献１の図１Ａとして掲載されているものである。
図１１において、チップスタック１１０は、符号１１０ａ、１１０ｂ、１１０ｃで示された３個の半導体チップの積層体から構成されている。それぞれのチップ１１０ａ、１１０ｂ、１１０ｃには、エッチングで形成されたチャネル１７５が設けられている（図１１では、符号１７５は代表的なチャネルを示している）。チャネル１７５内に流体（冷媒）を流すことにより、チップスタック１１０の冷却が行われるようになっている。この流体は、積層されたチップ１１０ａ、１１０ｂ、１１０ｃの間に形成された狭いチャネル１７５内を流動する。なお、チップ１１０ａ、１１０ｂ、１１０ｃが半導体基板から構成されている場合には、その厚さは通常、数百マイクロメータ以下である。
各半導体チップ１１０ａ、１１０ｂ、１１０ｃの垂直方向には、符号１２３で示されたＴＳＶ（Through Silicon Via, シリコン貫通電極）によって、チップ１１０ａ、１１０ｂ、１１０ｃ同士は相互接続されている。
他方、半導体モジュールでは、積層した半導体デバイスの間に「インターポーザ」と称される配線基板を挟み込むことも行われている。このインターポーザへの要求仕様としては、（１）表面と裏面の間に複数の電気接続路（例えば貫通電極）を有すること、（２）表面あるいは裏面に、あるいは表面及び裏面の双方に電気配線層（再配線層とも称される）を有すること、などがある。このような仕様を満足させると、半導体モジュールの設計および作成が容易となる。
米国特許出願公開第２００９／０３１１８６号明細書
図１１に示した従来の半導体デバイスの実装構造では、チャネル１７５は、あたかも「多数の柱が林立する回廊」のように形成されており、しかも、その高さは数百マイクロメータ以下であるから、チャネル１７５内に流体（冷媒）を流し込むには、大きな圧力が必要である。
また、流体の流れる方向は、図１１の符号１１１の下側にある下向き矢印と右向き矢印で示されているが、その下向き矢印に沿ってチップスタック１１０の周囲に流入した流体は、右向き矢印に沿ってチップ１１０ａ、１１０ｂ、１１０ｃの間にあるチャネル１７５内に流入するだけではなく、チップ１１０ａ、１１０ｂ、１１０ｃの周囲に沿っても流動するであろう。上述したように、チャネル１７５の高さが低いことと、チップ１１０ａ、１１０ｂ、１１０ｃの周囲には広い空間があることを考えると、チャネル１７５内のみに流体を流し込むことは困難であり、多くの流体はチップ１１０ａ、１１０ｂ、１１０ｃの周囲に沿って流れてしまうと思われる。しかも、チップ１１０ａ、１１０ｂ、１１０ｃに形成されたチャネル１７５の形状（流体が流れる方向の形状）は、チップ１１０ａ、１１０ｂ、１１０ｃ毎に異なるので、各層に形成されたチャネル１７５の全てにおいて均一な流体の流れを実現することも困難であろう。
このような理由から、図１１の従来の実装構造では、チップ１１０ａ、１１０ｂ、１１０ｃの十分な冷却（あるいはチップ１１０ａ、１１０ｂ、１１０ｃからの放熱）を実現することは、必ずしも容易ではない。
他方、半導体モジュールにおいて、積層した半導体デバイスの間にインターポーザを挟み込むと、これら半導体デバイス間の物理的な距離が大きくなり、例えば、下層の半導体デバイスの発熱が上層の半導体デバイスに伝達されにくくなる利点がある。しかあし、上述した従来の半導体デバイスの実装技術を高度化して、消費電力の大きい半導体デバイスの動作温度の上昇を抑えて安定に動作させるためには、積層方向に隣接する半導体デバイス間での熱伝導を、積極的に、より少なくするようなインターポーザの新たな構造が望まれる。
本発明は、以上のような事情を考慮してなされたものであり、その目的とするところは、二つの熱源の間に配置した際に、それら熱源間での熱伝導をより効果的に抑制することができるインターポーザを提供することにある。
本発明の他の目的は、２個以上の半導体デバイスを積層してなる半導体モジュールにおいて、隣接する半導体デバイス間での熱伝導をより効果的に抑制し、もってそれら半導体デバイスの温度上昇を抑えて安定に動作させることができるインターポーザを提供することにある。
本発明のさらに他の目的は、消費電力の大きい半導体デバイスを含んでいても、積層された半導体デバイスの温度上昇を抑えて安定に動作させることができる半導体モジュールを提供することにある。
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになる。
（１） 本発明の第１の観点によるインターポーザは、
真空に維持されたキャビティを有する本体（構造体）と、
前記キャビティの内壁面に形成された熱反射領域と
を備えていることを特徴とするものである。
本発明の第１の観点によるインターポーザは、上述したような構成を有するので、前記本体の一方の側に配置された第１熱源（例えば半導体デバイス）から生じた熱が、伝導によって前記本体を移動する際に、その熱伝導は、真空状態にある前記キャビティによって効果的に抑制される。前記熱の一部は前記キャビティ内を伝導するが、前記キャビティの内壁面には前記熱反射領域が形成されているので、前記キャビティ内を伝導した熱の多くは、前記熱反射領域で反射され、それ以上伝導しない。したがって、前記第１熱源から前記本体中を移動して前記第２熱源に到達する熱の量は、大きく減少する。
逆に、前記第２熱源から生じた熱が、前記本体中を移動して前記第１熱源に到達する量も、同様の理由で、非常に少なくなる。
このように、前記第１熱源と前記第２熱源が、本発明のインターポーザによって熱的に絶縁されることになるから、本発明のインターポーザによれば、二つの熱源の間に配置した際にそれら熱源間での熱伝導をより効果的に抑制することができる。
また、２個以上の半導体デバイスを積層してなる半導体モジュールにおいて、積層方向に隣接する半導体デバイスの間に本発明のインターポーザを介在させれば、それら半導体デバイス間での熱伝導をより効果的に抑制することができる。よって、それら半導体デバイスの温度上昇を抑えて安定に動作させることができる。
（２） 本発明のインターポーザの好ましい例では、前記本体が、第１熱源に隣接する上壁と、第２熱源に隣接する下壁と、前記上壁と前記下壁を連結する側壁を備えており、前記上壁と前記下壁と前記側壁が前記キャビティを画定する。前記上壁と前記下壁と前記側壁は、熱伝導率が低い材料で作製することが好ましい。
（３） 本発明のインターポーザの他の好ましい例では、前記熱反射領域が、前記上壁の内面と前記下壁の内面に形成され、前記側壁の内面には形成されない。
（４） 本発明のインターポーザのさらに他の好ましい例では、前記上壁と前記下壁と前記側壁が、いずれも単結晶シリコンで形成される。この例では、周知の集積回路作成技術を利用して、前記インターポーザの表面と裏面、あるいは前記上壁と前記下壁に、電子回路あるいは電気配線層を容易に形成できるという利点がある。
（５） 本発明のインターポーザのさらに他の好ましい例では、前記上壁と前記下壁が単結晶シリコンで形成され、前記側壁がガラスで形成される。この例では、シリコン単結晶とガラスとを静電接合で気密良くかつ強固に密着させることが可能であるから、真空を維持することが容易である。
（６） 本発明のインターポーザのさらに他の好ましい例では、前記上壁と前記下壁が樹脂材料（例えば、プリント基板の素材）で形成され、前記側壁が接着性の高い樹脂材料（例えば、フォトレジスト材料である「ＳＵ−８」で形成される。この例では、シリコン単結晶とガラスとを静電接合で気密良くかつ強固に密着させることが可能であるから、真空を維持することが容易である。
（７） 本発明のインターポーザのさらに他の好ましい例では、前記本体が貫通電極を備える。
（８） 本発明の第２の観点による半導体モジュールは、
本発明の第１の観点によるインターポーザと、
前記インターポーザの一方の側に搭載された第１半導体デバイスと、
前記インターポーザの他方の側に搭載された第２半導体デバイスと
を備えていることを特徴とするものである。
本発明の第２の観点による半導体モジュールは、上述した本発明の第１の観点によるインターポーザを含んでいて、そのインターポーザの両側に前記第１半導体デバイスと前記第２半導体デバイスを搭載しているので、前記第１半導体デバイスと前記第２半導体デバイスは、前記インターポーザによって熱的に絶縁される。このため、前記第１半導体デバイスと前記第２半導体デバイスの間での熱伝導をより効果的に抑制することができる。
よって、消費電力の大きい半導体デバイスを含んでいても、積層された半導体デバイスの温度上昇を抑えて安定に動作させることができる。
（９） 本発明の半導体モジュールの好ましい例では、前記第１半導体デバイスの側に装着された放熱板をさらに備える。
（１０） 本発明の半導体モジュールの他の好ましい例では、前記第１半導体デバイスと前記第２半導体デバイスと前記インターポーザを包含するケースと、冷却用流体を加圧して前記ケース内に導入する手段をさらに備える。前記ケースは、冷却用流体を導入するインレットと、前記冷却用流体を排出するアウトレットとを有する。
（１１） 本明細書では、関連する用語を下記のように定義する。
・半導体デバイス： 以下の（ｉ）と（ｉｉ）を含む半導体デバイス全般を指す。
（ｉ） ウェーハプロセスが完了し、半導体ウェーハから切り出された半導体チップ（ベアチップ）。当該半導体チップには、少なくとも１個のトランジスタ、ダイオードなどの半導体素子が配置された、いわゆる集積回路のチップを含む。
（ｉｉ） パッケージングされた上記の半導体チップ。ボールグリッドアレイ（ＢＧＡ）、チップサイズパッケージ（ＣＳＰ）などと称される、種々のパッケージでパッケージングされたものが含まれる。
・半導体モジュール： ２個以上の前記半導体デバイスが積層された構造である。積層構造を構成する各層の間の相互接続の手法には、ワイヤボンディング、貫通電極（ＴＳＶ）などがあるが、その手法は問わない。なお、本明細書では、ワイヤボンディングにより層間接続された半導体モジュールを「ボンディングモジュール」、貫通電極により層間接続された半導体モジュールを「貫通電極モジュール」と呼ぶ。
・電子部品： 受動素子とも称されている部品で、抵抗、キャパシタ（コンデンサ）、インダクタ（コイル）などがある。単一の素子（個別部品）を複数個組み合わせた構成（例えば、モジュール抵抗）もある。また、特定の機能を有するセンサやアクチュエータも、電子部品に含まれる。さらには、信号処理回路、駆動回路などが集積化された前記センサや前記アクチュエータも、電子部品に含まれる。
・流体： 気体あるいは液体であり、熱伝導で熱を吸収することにより、放熱あるいは排熱効果を有するものである。このような機能を有する流体は、「冷媒」とも称される。具体例としては、（ｉ）フロン類・ノンフロン類（多用されており、種類が多い）、（ｉｉ）有機化合物であるブタン、イソブタンなど、（ｉｉｉ）無機化合物である水素、ヘリウム、アンモニア、水、二酸化炭素などがある。
（１２） 前記熱反射領域は、前記キャビティの内壁面の全体にわたって配置されるとは限らない。前記内壁面の指定された範囲に限定して配置してもよい。例えば、前記キャビティの上壁と下壁にのみ前記熱反射領域を配置し、前記キャビティの側壁には前記熱反射領域を配置しないようにする。さらに、前記上壁の周辺部（側壁に近い部分）に前記熱反射領域を配置しないようにしてもよい。
前記キャビティの上壁と下壁と側壁は、同一材料で形成してもよい。例えば、これらを全てシリコン単結晶で構成した場合には、周知の集積回路作成技術を利用して、前記インターポーザの表面と裏面、あるいは、前記上壁と下壁に、電子回路あるいは電気配線層を容易に形成することが可能となる。
前記キャビティの上壁と下壁と側壁は、異なる材料で形成してもよい。例えば、上壁と下壁をシリコン単結晶で、側壁をガラスで形成してもよい。この場合、シリコン単結晶とガラスとを静電接合で気密良くかつ強固に密着させることが可能であり、前記キャビティの真空を維持しやすい。また、前記キャビティの上壁と下壁を樹脂材料（例えば、プリント基板の素材）で、側壁を接着性の高い樹脂材料（例えば、フォトレジスト材料である「ＳＵ−８」）で形成してもよい。なお、上壁と下壁と側壁は、熱伝導率が低い材料で形成することが好ましい。
前記インターポーザの表面と裏面に、電子回路あるいは電気配線層を配置してもよい。また、前記キャビティの内壁面にも、電子回路あるいは電気配線層を配置してもよい。この場合には、前記熱反射領域が前記電子回路等の動作を阻害しない（例えば、電子回路の短絡）ようにするために、前記熱反射領域と前記電子回路等の間に絶縁層を配置することが必要となる。
前記インターポーザには、貫通電極を形成してもよい。貫通電極を形成することにより、前記インターポーザの上方に配置された半導体デバイスからの電気信号を、前記インターポーザの下方に配置された半導体デバイスへ伝達することが可能となる。
前記インターポーザを２個以上用いて多段の半導体モジュールを構成することもできる。例えば、第１半導体デバイスの表面に第１インターポーザを搭載し、前記第１インターポーザの表面に第２半導体デバイスを搭載し、前記第２半導体デバイスの表面に第２インターポーザを搭載し、前記第２インターポーザの表面に第３半導体デバイスを搭載する、といった構成とすることもできる。
本発明のインターポーザによれば、二つの熱源の間に配置した際に、それら熱源間での熱伝導をより効果的に抑制することができる。また、２個以上の半導体デバイスを積層してなる半導体モジュールにおいて、隣接する半導体デバイス間での熱伝導をより効果的に抑制し、もってそれら半導体デバイスの温度上昇を抑えて安定に動作させることができる。
本発明の半導体モジュールは、消費電力の大きい半導体デバイスを含んでいても、積層された半導体デバイスの温度上昇を抑えて安定に動作させることができる。
ワイヤボンディングを用いた半導体モジュール（ボンディングモジュール）の一般的構成を示す説明図である。 貫通電極を用いた半導体モジュール（貫通電極モジュール）の一般的構成を示す説明図である。 本発明の第１実施形態のインターポーザの構造を示す要部断面説明図である。 本発明の第１実施形態のインターポーザの全体構造を示す断面説明図である。 本発明の第２実施形態の半導体モジュール（ボンディングモジュール）の全体構造を示す断面説明図である。 本発明の第２実施形態の半導体モジュールに使用されたインターポーザの構造を示す、図３ＡのＡ−Ａ線に沿った断面説明図である。 本発明の第３実施形態の半導体モジュール（第２実施形態の半導体モジュールに放熱板を装着）の全体構造を示す断面説明図である。 本発明の第４実施形態の半導体モジュール（第２実施形態の半導体モジュールをケース内に内蔵し、冷却用流体を供給）の全体構造を示す断面説明図である。 本発明の第５実施形態の半導体モジュール（貫通電極モジュール）の全体構造を示す断面説明図である。 本発明の第５実施形態の半導体モジュールに使用されたインターポーザの構造を示す、図５ＡのＢ−Ｂ線に沿った断面説明図である。 本発明の第６実施形態の半導体モジュール（第５実施形態の半導体モジュール放熱板を装着）の全体構造を示す断面説明図である。 本発明の第７実施形態の半導体モジュール（第５実施形態の半導体モジュールケース内に内蔵し、冷却用流体を供給）の全体構造を示す断面説明図である。 本発明の第２実施形態の半導体モジュールに使用されたインターポーザの製造方法の第１例を示す断面説明図である。 本発明の第２実施形態の半導体モジュールに使用されたインターポーザの製造方法の第２例を示す断面説明図である。 本発明の第５実施形態の半導体モジュールに使用されたインターポーザの製造方法の第１例を示す断面説明図である。 本発明の第５実施形態の半導体モジュールに使用されたインターポーザの製造方法の第２例を示す断面説明図である。 従来の半導体デバイスの実装構造を示す断面図である。
以下、添付図面を参照して、本発明のインターポーザとそれを用いた半導体モジュールの好適な実施形態を説明する。
金属細線をボンディングすることにより電気接続を行った半導体モジュール（ボンディングモジュール）の一般的構成を図１Ａに、貫通電極を用いて電気接続を行った半導体モジュール（貫通電極モジュール）の一般的構成を、図１Ｂにそれぞれ示す。いずれの構成においても、二つの半導体デバイス（ここではチップ状の半導体デバイス、すなわち半導体チップとしている）を積層した二層構造になっている。
図１Ａの半導体モジュールは、樹脂、セラミック、半導体などで構成された基板１０の上に第１半導体デバイス１１ａが接着剤１７で固定され、第１半導体デバイス１１ａの上に第２半導体デバイス１２ａが接着剤１７で固定されている。第１半導体デバイス１１ａ及び第２半導体デバイス１２ａと基板１０との電気接続は、いずれもボンディングワイヤ１３を用いて行われている。
図１Ｂの半導体モジュールは、樹脂、セラミック、半導体などで構成された基板１０の上に第１半導体デバイス１１ｂが導電性ボール１５で固定され、第１半導体デバイス１１ｂの上に第２半導体デバイス１２ｂが導電性ボール１５で固定されている。第１半導体デバイス１１ａの表面と裏面は、第１半導体デバイス１１ａの内部を貫通する貫通電極１４によって相互に電気接続されている。第１半導体デバイス１１ａと第２半導体デバイス１１ｂの電気接続と、第１半導体デバイス１１ａと基板１０との電気接続は、いずれも導電性ボール１５を用いて行われている。さらに、基板１０と第１半導体デバイス１１ｂの間と、第１半導体デバイス１１ｂと第２半導体デバイス１２ｂの間には、フィラー１６が充填されていて、導電性ボール１５による接続強度を増大させている。
図１Ａと図１Ｂに示した半導体モジュールには、それぞれ得失がある。
図１Ａの半導体モジュール（ボンディングモジュール）は、第１半導体デバイス１１ａと第２半導体デバイス１２ａを単に積層し、ボンディングワイヤで電気配線を行うだけであるから、新たな技術開発は不要である。ただし、第１半導体デバイス１１ａの大きさは第２半導体デバイス１２ａより大きいこと、高さが異なる位置からのワイヤボンディングができること等が要件となる。この手法で、３層以上に半導体デバイスを積層化を行った半導体モジュールもある。なお、図１Ａのワイヤボンディングを用いた半導体モジュールの周辺に冷却用の流体（冷媒）を流す場合には、ボンディングワイヤ（金属細線）１３が切断されないように、ボンディングワイヤ１３の保護を施す必要がある。
図１Ｂの半導体モジュール（貫通電極モジュール）では、下側の第１半導体デバイス１１ｂに貫通電極１４を埋め込む技術、多数の導電性ボール１５の搭載・溶融・再凝固を安定して行う製造技術、さらには、基板１０と第１半導体デバイス１１ｂの間と、第１半導体デバイス１１ｂと第２半導体デバイス１２ｂの間の狭い空間に、フィラーを流し込む技術等が必要となる。この半導体モジュールでは、配線に関わる領域の全てが半導体チップ１１ｂ、１２ｂの内部にあるかフィラー１６で覆われているので、冷却用の流体（冷媒）の流動があっても半導体モジュールが破壊されることは少ない。
（第１実施形態のインターポーザ）
本発明の第１実施形態のインターポーザを図２Ａと図２Ｂに示す。図２Ａはこのインターポーザの要部構成を示す部分断面図であり、図２Ｂは同インターポーザの全体構成を示す断面説明図である。
本発明の第１実施形態のインターポーザ２４は、上壁２０ａと、下壁２０ｂと、上壁２０ａ及び下壁２０ｂを相互に連結する側壁２０ｃとからなる本体を備えており、その本体の内部に真空に維持されたキャビティ２３が形成されている。インターポーザ２４の全体形状は、中空の板状である。上壁２０ａ及び下壁２０ｂは、キャビティ２３の天井と床をそれぞれ形成する。側壁２０ｃは、キャビティ２３の天井と床をつなぐ周壁を形成する。
なお、図２Ａに示された符号２５と２６は、上壁２０ａと下壁２０ｂがそれぞれ接触している熱源である。熱源２５、２６の例としては、半導体モジュールを構成している半導体デバイスがある。
上壁２０ａ及び下壁２０ｂの内面には、絶縁層２２ａ及び２２ｂがそれぞれ形成されている。枠状の側壁２０ｃの内面にも、絶縁層２２ｃが形成されている。したがって、上壁２０ａ、下壁２０ｂ及び側壁２０ｃの内面（つまりキャビティ２３の内壁面）の全体が、絶縁層２２ａ、２２ｂ及び２２ｃで覆われている。
絶縁層２２ａ及び２２ｂの内側には、熱反射層２１ａ及び２１ｂがそれぞれ形成されている。絶縁層２２ｃの内側には、熱反射層２１ｃが形成されている。したがって、絶縁層２２ａ、２２ｂ及び２２ｃの表面の全体が、熱反射層２１ａ、２１ｂ及び２１ｃで覆われている。なお、熱反射層２１ａ、２１ｂ及び２１ｃは、それぞれ熱反射領域を形成するから、図２Ｂの構成では、絶縁層２２ａ、２２ｂ及び２２ｃの全表面が熱反射領域になっていると言うことができる。
このように、キャビティ２３を形成する本体の内壁面（つまり上壁２０ａ、下壁２０ｂ及び側壁２０ｃの内面）は、いずれも、絶縁層２２ａ、２２ｂ及び２２ｃと熱反射層２１ａ、２１ｂ及び２１ｃの二層で覆われている。
熱反射層２１ａ及び２１ｂは、上壁２０ａ及び下壁２０ｂを介して上方及び下方から入射する熱を反射する機能を有しており、金属薄膜などから構成されることが多い。例えば、金やアルミの薄膜が使用可能であり、その表面は鏡面であることが好ましいが、鏡面でなくてもよい。また、熱反射層２１ａ及び２１ｂは、それぞれ、上壁２０ａの内面（図２Ａ及び図２Ｂでは下位表面）および下壁２０ｂの内面（図２Ａ及び図２Ｂでは上位表面）の全体にわたって配置されていることが好ましいが、この限りではない。例えば、上壁２０ａの内面の指定された領域にのみ、熱反射層２１ａが配置されている構成としてもよい。下壁２０ｂについても同様である。
上壁２０ａ及び下壁２０ｂは、熱伝導率が小さい材料で構成されていることが好ましいが、必ずしもこの限りではない。上壁２０ａ及び下壁２０ｂがシリコン単結晶で構成され、それぞれの外面（図２Ａ及び図２Ｂでは上位表面）に電子部品やトランジスタなどからなる電子回路、あるいは、電気配線層が配置されている場合には、絶縁層２２ａと２２ｂをそれぞれ配置することが好ましい。絶縁層２２ａと２２ｂは、当該電子回路などが熱反射層２１ａ及び２１ｂ（これらは金属薄膜であるから導電性を持つ）で短絡することを防止する役割を持つ。このような必要性がない場合は、絶縁層２２ａと２２ｂは省略できる。
キャビティ２３は真空に維持されているから、周知ように、キャビティ２３の熱伝導率は非常に小さい。
図２Ａにおいて、上位にある熱源２５で発生した熱は、まず、（１）上壁２０ａと絶縁層２２ａの内部を伝達され、熱反射層２１ａの表面に到達する。しかし、この熱の多くは、熱反射層２１ａの表面で反射され、熱源２５の方に戻る。（２）熱反射層２１ａの表面で反射せずに熱反射層２１ａを通過した少量の熱は、真空に維持されているキャビティ２３の内部に放射される。しかし、真空の熱伝導率は小さいので、キャビティ２３の内部を通過して熱反射層２１ｂに到達する熱は、さらに少なくなる。（３）キャビティ２３の内部を通過して熱反射層２１ｂまで到達した熱は、熱反射層２１ｂの表面で反射される。このため、熱反射層２１ｂを通過する熱はさらに減少する。その結果、熱源２５で発生した熱のうち、熱源２６まで到達する量は非常に少なくなる。熱源２６で発生した熱についても、同様な状況にあるから、熱源２５まで到達する量は非常に少なくなる。
以上述べたように、熱源２５と２６は、インターポーザ２４で「熱的に絶縁」されることになる。このため、例えば、熱源２６が大電力を消費する半導体デバイスであり、熱源２５が熱に敏感な特性を有する半導体デバイスであっても、熱源２６が熱源２５へ与える影響をインターポーザ２４によって大きく低減させることが可能である。
インターポーザ２４の本体を形成する側壁２０ｃは、真空に維持されたキャビティ２３を形成するために必須な構成要素であるが、熱的に絶縁されるべき上壁２０ａと下壁２０ｂとの間に熱伝導路を形成してしまう。このため、側壁２０ｃの厚さは可能な限り小さく（薄く）設定されることが好ましい。側壁２０ｃを、上壁２０ａと下壁２０ｂとは異なる素材（熱伝導率が小さいことが好ましい）で構成することも可能である。なお、側壁２０ｃの内面を絶縁する必要がなければ、側壁２０ｃの内面に形成された絶縁層２２ｃは省略可能である。
図２Ｂの構成では、熱反射層２１ａ、２１ｂ及び２１ｃをキャビティ２３を形成する本体の内面全体に配置しているが、本体の内面の指定された領域に限定して配置してもよい。例えば、キャビティ２３の天井と床をそれぞれ形成する上壁２０ａ及び下壁２０ｂの内面にのみ熱反射層２１ａ及び２１ｂを配置し、キャビティ２３の周壁を形成する側壁２０ｃの内面の熱反射層２１ｃを省略してもよい。また、熱反射層２１ａ及び２１ｂも、必ずしも上壁２０ａ及び下壁２０ｂの内面全体にそれぞれ配置する必要はなく、指定された領域に限定して配置してもよい。例えば、後述する図３Ａ及び図３Ｂの構成例のように、上壁２０ａと下壁２０ｂの側壁２０ｃに近い領域で、それぞれ、熱反射層２１ａと２１ｂを省略するのである。
本発明の第１実施形態のインターポーザ２４は、上述したような構成を有しているので、前記本体の一方の側に配置された熱源２５（例えば半導体デバイス）から生じた熱が、伝導によって前記本体を移動する際に、その熱伝導は、真空状態にあるキャビティ２３によって効果的に抑制される。前記熱の一部はキャビティ２３内を伝導するが、キャビティ２３の内壁面には、熱反射層２１ａ、２１ｂ及び２１ｃ（これらは熱反射領域として機能する）が形成されているので、キャビティ２３内を伝導した熱の多くは、熱反射層２１ａ、２１ｂ及び２１ｃで反射され、それ以上伝導しない。したがって、熱源２５から前記本体中を移動して熱源２６に到達する熱の量は、大きく減少する。
逆に、熱源２６から生じた熱が、前記本体中を移動して熱源２５に到達する量も、同様の理由で、非常に少なくなる。
このように、熱源２５と熱源２６が、本第１実施形態のインターポーザ２４によって熱的に絶縁されることになるから、このインターポーザ２４によれば、二つの熱源２５と２６の間に配置した際にそれら熱源２５、２６間での熱伝導をより効果的に抑制することができる。
また、２個以上の半導体デバイスを積層してなる半導体モジュールにおいて、積層方向に隣接する半導体デバイスの間にこのインターポーザ２４を介在させれば、それら半導体デバイス間での熱伝導をより効果的に抑制することができる。よって、それら半導体デバイスの温度上昇を抑えて安定に動作させることができる。
（第２実施形態の半導体モジュール−ボンディングモジュール）
本発明の第２実施形態の半導体モジュールを図３Ａと図３Ｂに示す。図３Ａはこの半導体モジュールの全体構成を示す断面図であり、図３Ｂは図３Ａの同半導体モジュールのＡ−Ａ線に沿った断面図である。
本第２実施形態の半導体モジュールＭ１は、上述した第１実施形態のインターポーザ２４を、図１Ａに示したボンディングモジュールに適用した例である。
図３Ａと図３Ｂに示すように、半導体モジュールＭ１は、接着剤１７などで基板１０の上に固定された第１半導体デバイス１１ａの表面に、インターポーザ２４が搭載されており、インターポーザ２４の表面に第２半導体デバイス１２ａが搭載されている。インターポーザ２４は、第１半導体デバイス１１ａの表面に接着剤１７などで固定されている。第２半導体デバイス１２ａは、インターポーザ２４の表面に接着剤１７などで固定されている。第１半導体デバイス１１ａ及び第２半導体デバイス１２ａと基板１０との電気接続は、いずれもボンディングワイヤ１３を用いて行われている。
インターポーザ２４は、真空に維持されたキャビティ２３を有し、キャビティ２３の内壁を形成する上壁２０ａ（天井）及び下壁２０ｂ（床）に、熱反射層２１ａと２１ｂがそれぞれ配置されている。熱反射層２１ｂは、図３Ｂに示すように、下壁２０ｂの内面をその周辺領域（側壁２０ｃの近傍にある細い矩形枠状の領域）を除いて選択的に覆っている。熱反射層２１ａも、同様に、上壁２０ａの内面をその周辺領域（側壁２０ｃの近傍にある細い矩形枠状の領域）を除いて選択的に覆っている。
以上の構成を有する第２実施形態の半導体モジュールＭ１では、第１半導体デバイス１１ａと第２半導体デバイス１２ａの間にインターポーザ２４が配置されているため、第１半導体デバイス１１ａと第２半導体デバイス１２ａは、インターポーザ２４の内部の真空に維持されたキャビティ２３によって熱的に絶縁（遮断）される。つまり、第１半導体デバイス１１ａで発生した熱は、第２半導体デバイス１２ａに伝達されないし、第２半導体デバイス１２ａで発生した熱も、第１半導体デバイス１１ａに伝達されない。このため、第１半導体デバイス１１ａと第２半導体デバイス１２ａの間での熱伝導をより効果的に抑制することができる。よって、消費電力の大きい半導体デバイスを含んでいても、積層された半導体デバイス１１ａ、１２ａの温度上昇を抑えて安定に動作させることができる。
しかし、第１半導体デバイス１１ａで発生した熱の一部は、側壁２０ｃを通して第２半導体デバイス１２ａに伝達され、第２半導体デバイス１２ａで発生した熱の一部も、側壁２０ｃを通して第１半導体デバイス１１ａに伝達されてしまう。側壁２０ｃを介したこの熱伝達を小さくする対策としては、上述したように、側壁２０ｃの厚さを小さくしたり、側壁２０ｃを第１及び第２の半導体デバイス１１ａ及び１２ａとは異なる材料（できる限り熱伝導率が小さい材料が好ましい）で形成したりすることが考えられる。
第２実施形態の半導体モジュールＭ１では、第１半導体デバイス１１ａで発生した熱が第２半導体デバイス１２ａに伝達されないし、第２半導体デバイス１２ａで発生した熱も第１半導体デバイス１１ａに伝達されない。（より正確には「伝達されにくい」である。）しかしながら、第２半導体デバイス１２ａからの熱放散（例えば、第２半導体デバイス１２ａの上方空間への熱放散）や、第１半導体デバイス１１ａからの熱放散（例えば、基板１０を介した下方空間への熱伝導）がないと仮定した場合には、時間の経過と共に両半導体デバイス１１ａ及び１２ａの温度が等しくなるように、熱の移動が行われる。すなわち、時間の経過とともに、インターポーザ２４の断熱性が活かされなくなる。現実には、上記の熱放散や熱伝導が行われるので、当該仮定は成立しないが、第１半導体デバイス１１ａまたは第２半導体デバイス１２ａからの熱放散や熱伝導を積極的に促進する構成をとることにより、インターポーザ２４の断熱効果を増加することができる。以下、その例を第３及び第４の実施形態として示す。
（第３実施形態の半導体モジュール−ボンディングモジュール）
本発明の第３実施形態の半導体モジュールを図４Ａに示す。この半導体モジュールは、上述した第２実施形態の半導体モジュールＭ１に放熱板３０を装着したものである。放熱板３０は、基板１０の裏面（下面）に密着して固定されている。
第１半導体デバイス１１ａで発生した熱は、基板１０を経由して放熱板３０に伝達され、放熱板３０の多数の放熱フィンから周囲の空間に放散される。このような放熱機能により、第１半導体デバイス１１ａの温度上昇が抑制され、結果として、第２半導体デバイス１２ａの温度上昇が抑制される。
本第３実施形態の半導体モジュールでは、このように、第１半導体デバイス１１ａで発生する熱を、放熱板３０により第１半導体デバイス１１ａの周辺から取り去ることで、発熱する第１半導体デバイス１１ａの温度上昇が抑制される。また、第１半導体デバイス１１ａで発生した熱の第２半導体デバイス１２ａへの伝導は、キャビティ２３を有するインターポーザ２４で阻止される。こうすることで、インターポーザ２４の断熱効果の有効性を増大させている。
このような構成をとっているため、第２半導体デバイス１２ａが動作温度に敏感な特性を有していたとしても、第２半導体デバイス１２ａの温度上昇が抑制され、したがって、第２半導体デバイス１２ａの動作温度を低くかつ一定にすることが可能である。その結果、動作が安定した半導体モジュールを実現することができる。
（第４実施形態の半導体モジュール−ボンディングモジュール）
本発明の第４実施形態の半導体モジュールを図４Ｂに示す。この半導体モジュールは、上述した第２実施形態の半導体モジュールＭ１に、インレット３２とアウトレット３３を持つケース３１を装着したものである。ケース３１は、下面を開放した略直方体の箱状であり、基板１０の表面（上面）に密着して固定されている、ケース３１は、半導体モジュールＭ１の全体を覆って（包含して）いる。
基板１０とケース３１により、略直方体の内部空間Ｓが形成されており、半導体モジュールＭ１はその内部空間Ｓに所在している。ケース３１は、熱を吸収する流体Ｌを外部から内部空間Ｓに導入するためのインレット３２と、流体Ｌを内部空間Ｓから外部に排出するためのアウトレット３３とを有している。内部空間Ｓは、インレット３２とアウトレット３３を除いて閉じた空間である。
矢印３５は、インレット３２へ流入する冷却用流体Ｌの流れ、矢印３６は、アウトレット３３から流出する流体Ｌの流れを示している。インレット３２には、矢印３５で示すように流体Ｌが流れ込み、内部空間Ｓに入る。流体Ｌは、内部空間Ｓを流動した後、矢印３６で示すようにアウトレット３３から流れ出る。
インレット３２とアウトレット３３には、それぞれ、樹脂製あるいは金属製の管Ｔ１とＴ２の一端が接続されている。管Ｔ１の他端と管Ｔ２の他端は、それぞれ、流体Ｌに所定圧力を加えてインレット３２に供給するポンプＰの送出口と復帰口に接続されている。流体Ｌの加圧機構としては、流体Ｌに所定圧力を加えてインレット３２に供給するものであればよく、ポンプ以外も使用可能である。
熱を吸収する流体Ｌは、管Ｔ１を介して、ポンプＰにより所定圧力をもってケース３１の内部空間Ｓに送り込まれる。送り込まれた流体Ｌは、管Ｔ２を介してポンプＰまで戻される。流体Ｌは、このようにして、ポンプＰ→管Ｔ１→内部空間Ｓ→管Ｔ２→ポンプＰと循環する。流体Ｌは、内部空間Ｓにおいて半導体モジュールＭ１から生じた熱を吸収し、また、吸収した熱を外部を流動する間に自然放散する。半導体モジュールＭ１から生じた熱は、こうしてケース３１の外部に放散せしめられる。このため、インレット３２に供給される際には、流体Ｌは冷却されている。
流体Ｌは、半導体モジュールＭ１で発生した熱を吸収してこれを冷却できるような性質を有しているものが好ましい。このような流体Ｌの例としては、（１）フロン類・ノンフロン類、（２）ブタン、イソブタンなどの有機化合物、（３）水素、ヘリウム、アンモニア、水、二酸化炭素などの無機化合物がある。いずれも「冷媒」とも称されているが、本第４実施形態においては、冷媒の種類に限定されることはない。
下層にある第１半導体デバイス１１ａで発生した熱は、流体Ｌに伝達され、流体Ｌの流れによってアウトレット３３から外部へ放散される。この放熱機能により、第１半導体デバイス１１ａの温度上昇が抑制され、結果として、上層にある第２半導体デバイス１２ａの温度上昇が抑えられることになる。
本第４実施形態の半導体モジュールでは、上記第３実施形態とは異なり、流体Ｌによって半導体モジュールＭ１の全体から熱を取り去ることで、発熱する第１半導体デバイス１１ａの温度上昇が抑制される。また、第１半導体デバイス１１ａで発生した熱の第２半導体デバイス１２ａへの伝導は、キャビティ２３を有するインターポーザ２４で阻止される。こうすることで、インターポーザ２４の断熱効果の有効性を増大させている。
このような構成をとっているため、第２半導体デバイス１２ａが動作温度に敏感な特性を有していたとしても、第２半導体デバイス１２ａの温度上昇が抑制され、したがって、第２半導体デバイス１２ａの動作温度を低くかつ一定にすることが可能である。その結果、動作が安定した半導体モジュールを実現することができる。
（第５実施形態の半導体モジュール−貫通電極モジュール）
本発明の第５実施形態の半導体モジュールを図５Ａと図５Ｂに示す。図５Ａはこの半導体モジュールの全体構成を示す断面図であり、図５Ｂは図５Ａの同半導体モジュールのＢ−Ｂ線に沿った断面図である。
本第５実施形態の半導体モジュールＭ２は、上述した第１実施形態のインターポーザ２４を、図１Ｂに示した貫通電極モジュールに適用した例である。
図５Ａと図５Ｂに示すように、半導体モジュールＭ２は、導電性ボール１５で基板１０の上に固定された第１半導体デバイス１１ｂの表面に、インターポーザ４０が搭載されており、インターポーザ４０の表面に第２半導体デバイス１２ｂが搭載されている。インターポーザ４０は、第１半導体デバイス１１ｂの表面に導電性ボール４３で固定されている。第２半導体デバイス１２ｂは、インターポーザ４０の表面に導電性ボール４３で固定されている。
インターポーザ４０は、真空に維持されたキャビティ４３を有し、キャビティ４３の内壁を形成する上壁２０ａ（天井）及び下壁２０ｂ（床）に、熱反射層２１ａと２１ｂがそれぞれ配置されている。熱反射層２１ｂは、図５Ｂに示すように、下壁２０ｂの内面をその周辺領域（側壁２０ｃの近傍にある細い矩形枠状の領域）を除いて選択的に覆っている。熱反射層２１ａも、同様に、上壁２０ａの内面をその周辺領域（側壁２０ｃの近傍にある細い矩形枠状の領域）を除いて選択的に覆っている。
インターポーザ４０の内部には、その表面と裏面を電気接続する貫通電極４２が形成されている。ただし、インターポーザ４０を構成する要素との間の絶縁膜は、図示されていない。インターポーザ４０の下面（裏面）と第１半導体デバイス１１ｂとの電気接続は、導電性ボール４３で行われている。インターポーザ４０の上面（表面）と第２半導体デバイス１２ｂとの電気接続も、導電性ボール４３で行われている。
インターポーザ４０の表面と裏面には、導電性ボール４３と電気接続され、かつ、表裏接続用の貫通電極４２と電気接続されている電極パッドのみが描かれているが、これには限定されない。例えば、インターポーザ４０の表面あるいは裏面に、１層あるいは２層以上の電気配線層を設け、第２半導体デバイス１２ｂからの配線を再配線して、第１半導体デバイス１１ｂに接続するように構成してもよい。この構成では、インターポーザ４０をシリコン単結晶で形成することが好ましいが、これには限定されない。例えば、樹脂性のインターポーザ４０に上記した１層あるいは２層以上の配線層を設けてもよい。
以上の構成を有する第５実施形態の半導体モジュールＭ２においても、第１半導体デバイス１１ｂと第２半導体デバイス１２ｂの間にインターポーザ４０が配置されているため、第１半導体デバイス１１ｂと第２半導体デバイス１２ｂは、インターポーザ４０の内部の真空に維持されたキャビティ４１によって熱的に絶縁（遮断）される。つまり、第１半導体デバイス１１ｂで発生した熱は、第２半導体デバイス１２ｂに伝達されないし、第２半導体デバイス１２ｂで発生した熱も、第１半導体デバイス１１ｂに伝達されない。（より正確には「伝達されにくい」である。）このため、第１半導体デバイス１１ｂと第２半導体デバイス１２ｂの間での熱伝導をより効果的に抑制することができる。よって、消費電力の大きい半導体デバイスを含んでいても、積層された半導体デバイス１１ｂ、１２ｂの温度上昇を抑えて安定に動作させることができる。
また、上記第２実施形態と同様に、第１半導体デバイス１１ｂで発生した熱の一部は、側壁２０ｃを通して第２半導体デバイス１２ｂに伝達され、第２半導体デバイス１２ｂで発生した熱の一部も、側壁２０ｃを通して第１半導体デバイス１１ｂに伝達されてしまうが、本第５実施形態では貫通電極４２が設けられているため、熱的な絶縁性が、上記第２実施形態よりも劣っている。これは、貫通電極４２に好適な導電性が高い材料は、一般に熱伝導率も高いため、貫通電極４２を介して熱伝導が行われるからである。しかしながら、貫通電極４２の大きさ（断面積）を小さくすることにより、熱的な絶縁性の低下を阻止することは可能である。
上記第２実施形態と同様に、第１半導体デバイス１１ｂまたは第２半導体デバイス１２ｂからの熱放散や熱伝導を積極的に促進する構成をとることにより、インターポーザ４０の断熱効果を増加することができる。以下、その例を第６及び第７の実施形態として示す。
（第６実施形態の半導体モジュール−貫通電極モジュール）
本発明の第６実施形態の半導体モジュールを図６Ａに示す。この半導体モジュールは、上述した第５実施形態の半導体モジュールＭ２に放熱板３０を装着したものである。放熱板３０は、基板１０の裏面（下面）に密着して固定されている。
第１半導体デバイス１１ｂで発生した熱は、基板１０を経由して放熱板３０に伝達され、放熱板３０の多数の放熱フィンから周囲の空間に放散される。このような放熱機能により、第１半導体デバイス１１ｂの温度上昇が抑制され、結果として、第２半導体デバイス１２ｂの温度上昇が抑制される。
本第６実施形態の半導体モジュールでは、このように、第１半導体デバイス１１ｂで発生する熱を、放熱板３０により第１半導体デバイス１１ｂの周辺から取り去ることで、発熱する第１半導体デバイス１１ｂの温度上昇が抑制される。また、第１半導体デバイス１１ｂで発生した熱の第２半導体デバイス１２ｂへの伝導は、キャビティ４１を有するインターポーザ４０で阻止される。こうすることで、インターポーザ４０の断熱効果の有効性を増大させている。
このような構成をとっているため、第２半導体デバイス１２ｂが動作温度に敏感な特性を有していたとしても、第２半導体デバイス１２ｂの温度上昇が抑制され、したがって、第２半導体デバイス１２ｂの動作温度を低くかつ一定にすることが可能である。その結果、動作が安定した半導体モジュールを実現することができる。
（第７実施形態の半導体モジュール−貫通電極モジュール）
本発明の第４実施形態の半導体モジュールを図４Ｂに示す。この半導体モジュールは、上述した第５実施形態の半導体モジュールＭ２に、上述した第４実施形態で使用したインレット３２とアウトレット３３を持つケース３１を装着したものである。ケース３１は、下面を開放した略直方体の箱状であり、基板１０の表面（上面）に密着して固定されている、ケース３１は、半導体モジュールＭ２の全体を覆って（包含して）いる。
基板１０とケース３１により略直方体の内部空間Ｓが形成されており、半導体モジュールＭ２は、その内部空間Ｓに所在している。ケース３１は、熱を吸収する流体Ｌを外部から内部空間Ｓに導入するためのインレット３２と、流体Ｌを内部空間Ｓから外部に排出するためのアウトレット３３とを有している。内部空間Ｓは、インレット３２とアウトレット３３を除いて閉じた空間である。
流体Ｌに所定圧力を加えてインレット３２に供給するポンプＰと、インレット３２及びアウトレット３３とポンプＰとを接続する管Ｔ１とＴ２、そして、熱を吸収する流体Ｌは、上述した第４実施形態で使用したものと同じである。
流体Ｌは、ポンプＰ→管Ｔ１→内部空間Ｓ→管Ｔ２→ポンプＰと循環する。流体Ｌは、内部空間Ｓにおいて半導体モジュールＭ２から生じた熱を吸収し、また、吸収した熱を外部を流動する間に自然放散する。半導体モジュールＭ２から生じた熱は、こうしてケース３１の外部に放散せしめられる。
下層にある第１半導体デバイス１１ｂで発生した熱は、流体Ｌに伝達され、流体Ｌの流れによってアウトレット３３から外部へ放散される。この放熱機能により、第１半導体デバイス１１ｂの温度上昇が抑制され、結果として、上層にある第２半導体デバイス１２ｂの温度上昇が抑えられることになる。
本第７実施形態の半導体モジュールでは、上記第６実施形態とは異なり、流体Ｌによって半導体モジュールＭ２の全体から熱を取り去ることで、発熱する第１半導体デバイス１１ｂの温度上昇が抑制される。また、第１半導体デバイス１１ｂで発生した熱の第２半導体デバイス１２ｂへの伝導は、キャビティ４１を有するインターポーザ４０で阻止される。こうすることで、インターポーザ４０の断熱効果の有効性を増大させている。
このような構成をとっているため、第２半導体デバイス１２ｂが動作温度に敏感な特性を有していたとしても、第２半導体デバイス１２ｂの温度上昇が抑制され、したがって、第２半導体デバイス１２ｂの動作温度を低くかつ一定にすることが可能である。その結果、動作が安定した半導体モジュールを実現することができる。
（第８実施形態のインターポーザの形成方法）
次に、上述したインターポーザの形成方法について説明する。
図７は、本発明の第８実施形態のインターポーザの形成方法を示す。この方法は、上記インターポーザの形成方法の第１例である。
まず、図７（ａ）に示すように、矩形板状の上壁（上板）５０の下面に、矩形の熱反射層５１を形成する。熱反射層５１は、上壁５０の下面の周辺領域を除いて形成されており、その下面の全体を覆っていないが、これには限定されない。上壁５０の下面全体を覆っていてもよい。
次に、図７（ｂ）に示すように、矩形板状の下壁（下板）５４の上面に、矩形の熱反射層５３を形成する。熱反射層５３も、下壁５４の上面の周辺領域を除いて形成されており、その上面の全体を覆っていないが、これには限定されない。下壁５４の上面全体を覆っていてもよい。
熱反射層５１を形成した上壁５０と熱反射層５３を形成した下壁５４は、同一構成であってもよい。つまり、同一構成のものを２個形成してもよい。また、上壁５０と下壁５４は、熱伝導が小さい素材であることが好ましいが、この限りではない。熱反射層５１と５３は、例えば、金、アルミニウムなどの金属を蒸着するといった手法で形成することができる。
次に、図７（ｃ）に示すように、下壁５４の周辺部に側壁５２を形成する。側壁５４の素材としては、ガラスや樹脂などで使用でき、接着などの手法により下壁５４の周辺部に密着せしめられる。
次に、図７（ｄ）に示すように、接着材などを用いて、側壁５４の上面に上壁５０の下面を密着（接合）させる。この密着により、上壁５０と下壁５４と側壁５２が一体化されて、インターポーザの本体が形成され、同時に、その本体の内部にキャビティ５５が形成される。キャビティ５５は、真空であることが必須であるから、この密着（接合）工程は真空雰囲気中で実施される。
以上の工程を経て本発明のインターポーザが作成される。上壁５０、下壁５４、側壁５２といった構成要素の素材と、上壁５０と下壁５４の密着のための接着材等は、長期にわたってキャビティ５５内の真空状態が維持されるように選択される。一例を挙げると、上壁５０と下壁５４は単結晶シリコン、側壁５２はガラスが好適に使用できる。このような素材を採用すれば、下壁５４と側壁５２との接合、側壁５２と上壁５０との接合に、静電接合技術を用いることが可能である。さらに、静電接合は真空中で実施され、かつ、当該静電接合の真空封止性は十分に高いため、長期にわたるキャビティ５５内の真空が維持されることになる。上壁５０と下壁５４は単結晶シリコン製であるため、周知の技術を用いて、それぞれの表面に１層以上の配線層を形成することも可能である。
なお、図７には示していないが、図７（ｄ）の構成を持つインターポーザの周辺部に、貫通電極を形成することも可能である。例えば、ＲＩＥ（反応性イオンエッチング）などの加工技術を用いて、上壁５０（単結晶シリコン）、側壁５２（ガラス）、下壁５４（単結晶シリコン）に上下方向の貫通穴を開け、その内部に導電材料を付着あるいは充填することにより、貫通電極を形成することができる。なお、上壁５０及び下壁５４と前記導電材料との間には、適当な絶縁膜を設けて電気的に絶縁する必要がある。
（第９実施形態のインターポーザの形成方法）
図８は、本発明の第９実施形態のインターポーザの形成方法を示す。この方法は、上記インターポーザの形成方法の第２例である。
まず、図８（ａ）に示すように、矩形板状の上壁（上板）６０の下面に、矩形の熱反射層６１を形成する。熱反射層６１は、上壁６０の下面の周辺領域を除いて形成されており、その下面の全体を覆っていないが、これには限定されない。上壁６０の下面全体を覆っていてもよい。この工程は、図７（ａ）のそれと同じである。
次に、図８（ｂ）に示すように、側壁６３を有する矩形板状の下壁６２（下板）（側壁６３の内側に窪み６７が形成されている）を用意し、側壁６３の内側領域の上面（窪み６７の底面）に矩形の熱反射層６４を形成する。この工程では、上述した第８実施形態（図７）とは異なり、下壁６２と側壁６３とが一体的に構成されたものを使用している。この構成は、下壁６２の母材の中央領域に窪み６７を形成し、その窪み６７の底面に熱反射層６４を形成することにより容易に実現される。具体的に言えば、単結晶シリコン板の上側表面にパターニングされたフォトレジスト層を作成し、このフォトレジスト層をマスクとしてＲＩＥなどでエッチングして、窪みを形成すればよい。ただし、単結晶シリコン板の厚さは、側壁６３の厚さ（高さ）と同じにする。続いて、この窪みの底部に金、アルミなどの金属を蒸着等で堆積させ、熱反射層６４とする。
熱反射層６４は、ここでは、下壁６２の窪み６７の底面の周辺領域を除いて形成されており、その底面の全体を覆っていないが、これには限定されない。熱反射層６４は、窪み６７の底面全体を覆っていてもよいし、その底面から側壁６３の内側面にかけての領域を覆ってもよいし、この内側面から側壁６３の上端面に至る領域までを覆っていてもよい。
次に、図８（ｃ）に示すように、エポキシ系接着材６５などを用いて、側壁６３の上端面に上壁６０の下面を密着（接合）させる。これにより、上壁６０と、側壁６３を持つ下壁６２とが一体化されて、インターポーザの本体が形成され、同時に、その本体の内部にキャビティ６６が形成される。キャビティ６６は、真空であることが必須であるから、この密着（接合）工程は真空雰囲気中で実施される。
上壁６０と、側壁６３を持つ下壁６２とが、いずれも単結晶シリコンで構成されていて、側壁６３の上端面に熱反射層６４が形成されていない場合には、図８（ｃ）の工程で上壁６０と側壁６３とをシリコン・シリコンの熱接合で密着させることも可能である。
なお、図８には示していないが、上述した第８実施形態（図７）と同様に、図８（ｃ）の構成を持つインターポーザの周辺部に、貫通電極を形成することも可能である。
（第１０実施形態のインターポーザの形成方法）
図９は、本発明の第１０実施形態のインターポーザの形成方法を示す。この方法は、上記インターポーザの形成方法の第３例である。
まず、図９（ａ）に示すように、下壁（下板）の母材７０ａとして矩形のシリコン単結晶板を用意する。
次に、図９（ｂ）に示すように、母材７０ａの周辺部に、周知の手法によって貫通電極７１を形成する。具体的に言えば、ＲＩＥにより母材７０ａの周辺部に貫通穴を開け、これら貫通穴の内側面を絶縁層（図示せず）で覆ってから、これら絶縁層の内側に導電性材料を被覆あるいは充填する。こうして貫通穴に導電性を付与することで、貫通電極７１が形成される。その後、母材７０ａの表面と裏面にそれぞれ電気接続用パッド７２を形成し、貫通電極７１と電気接続する。
次に、母材７０ａの表面側から、パターニングされたマスク（フォトレジストなど）を利用して、窪み７３を掘り込む。窪み７３の作成には、例えば、ＴＭＡＨ（テトラメチルアンモニアハイドロオキサイド）やＫＯＨ（水酸化カリウム）などの異方性エッチング液が利用される。これらのエッチング液では、特定のシリコン結晶面（（１１１）面）でエッチング速度が低いため、窪み７３の縁（窪み７３の底から基板７０の表面にかけての斜面）は露出した（１１１）面となる。こうして、下壁（下板）７０が形成される。その後、窪み７３の底面に熱反射層７４を形成する。この時の状態は図９（ｃ）のようになる。
次に、図９（ｄ）に示すように、矩形のシリコン単結晶板からなる上壁（上板）７５の上面から前記した異方性エッチング液で、パッド７２を露出させるための開口７６を形成する。また、開口７６と重ならないように、上壁７５の下面に熱反射層７７を形成する。
次に、図９（ｃ）に示した下壁７０の上面に、図９（ｄ）に示した上壁７５を密着（接合）させ、図９（ｅ）に示した構造を持つインターポーザを得る。この密着（接合）には、接着材や低融点ガラスなどが用いられる。下壁７０の窪み７３により、キャビティ７８が形成される。キャビティ７８内は真空であることが必要であるため、前記密着（接合）工程は真空雰囲気中で実施される。
本実施形態では、上壁７５と下壁７０がいずれもシリコン単結晶から形成されているため、インターポーザの本体の表面と裏面に１層以上の配線層を形成することも可能である。
（第１１実施形態のインターポーザの形成方法）
図１０は、本発明の第１１実施形態のインターポーザの形成方法を示す。この方法は、上記インターポーザの形成方法の第４例である。図１０において、図９におけるそれと同一の符号は、同一の構成要素を示している。
図１０（ａ）から図１０（ｃ）までの工程は、図９（ａ）から図９（ｃ）の工程までと同じであるから、その説明は省略する。
次に、図１０（ｄ）に示すように、熱反射層８４を備えた上壁（上板）８５を形成する。この上壁８５は、母材としての単結晶シリコン板の周縁部をエッチング等で斜めに除去してテーパ状とし、その下面に熱反射層８４を形成することで、容易に得られる。
次に、接着材や低融点ガラスなどを用いて、図１０（ｃ）に示した下壁（下板）７０の上面に、図１０（ｄ）に示した上壁（上板）８５を密着（接合）させ、図１０（ｅ）に示した構造を得る。窪み７３はキャビティ８６を構成し、当該キャビティ内は真空であることが必要であるため、前記密着のプロセスは真空雰囲気中で実施される。
本実施形態では、上述した第１０実施形態（図９）とは異なり、上板８５が下板７０の窪み７３の中に入り込む構成になっている。つまり、下板７０の側壁部（パッド７２が設けられている部分）の表面を、上板８５が覆っていない。この構成では、上板８５に開口（図９の開口７６に対応する）を設ける必要がなく、製造技術上、簡便であるという利点がある。
（変形例）
以上、本発明の実施形態について詳細な説明を行った。本明細書では、インターポーザの構成と、このインターポーザを用いた半導体モジュールについて記載したが、例示した構成以外にも多くの構成が可能である。
例えば、第２半導体デバイスの消費電力が第１半導体デバイスの消費電力よりも大きいような構成、半導体デバイスを３層以上に積層した構成、インターポーザを挟み込む上下の半導体デバイスがそれぞれ２個以上の構成（例えば、インターポーザの上面に、同一平面内で複数個の半導体デバイスが配置されている構成）なども可能である。
いずれの構成においても、インターポーザの真空層でその両側にある半導体デバイス間の熱的絶縁を図り、高密度・高速の半導体モジュールを実現することが本発明の趣旨である。
本発明は、消費電力の増大傾向がある半導体デバイスの冷却を容易にするインターポーザ、および、それを用いた半導体モジュールと実装構造に適用可能である。また、本発明は、電子回路を主体とする半導体モジュールに限定されることなく、他の大電力デバイス（例えば、発光素子モジュール、光通信モジュールなど）にも広く適用可能である。
１１ａ、１１ｂ 半導体デバイス
１２ａ、１２ｂ 半導体デバイス
１３ ボンディングワイヤ
１４ 貫通電極
１５ 導電性ボール
１６ フィラー
１７ 接着剤
２０ａ 上壁
２０ｂ 下壁
２０ｃ 側壁
２１ａ、２１ｂ、２１ｃ 熱反射層
２２ａ、２２ｃ 絶縁層
２３ キャビティ
２４ インターポーザ
２５、２６ 熱源
３０ 放熱板
３１ ケース
３２ インレット
３３ アウトレット
４０ インターポーザ
４１ キャビティ
４２ 貫通電極
４３ キャビティ
４３ 導電性ボール
５０ 上壁
５１ 熱反射層
５２ 側壁
５３ 熱反射層
５４ 下壁
５４ 側壁
５５ キャビティ
６０ 上壁
６１ 熱反射層
６２ 下壁
６３ 側壁
６４ 熱反射層
６５ 接着材
６６ キャビティ
７０ 下壁
７０ａ 下壁の母材
７１ 貫通電極
７２ 電気接続用パッド
７４ 熱反射層
７５ 上壁
７６ 開口
７７ 熱反射層
７８ キャビティ
８４ 熱反射層
８５ 上壁
８６ キャビティ
Ｌ 冷却用流体
Ｍ１ 半導体モジュール
Ｍ２ 半導体モジュール
Ｐ ポンプ
Ｓ 内部空間
Ｔ１ 管
Ｔ２ 管

Claims (6)

  1. 真空に維持されたキャビティを有する本体と、
    前記キャビティの内壁面に形成された熱反射領域と
    を備えていることを特徴とするインターポーザ。
  2. 前記本体が、第１熱源に隣接する上壁と、第２熱源に隣接する下壁と、前記上壁と前記下壁を連結する側壁を備えており、前記上壁と前記下壁と前記側壁が前記キャビティを画定することを特徴とする請求項１に記載のインターポーザ。
  3. 前記熱反射領域が、前記上壁の内面と前記下壁の内面に形成され、前記側壁の内面には形成されていないことを特徴とする請求項２に記載のインターポーザ。
  4. 請求項１または３のいずれか１項に記載のインターポーザと、
    前記インターポーザの一方の側に搭載された第１半導体デバイスと、
    前記インターポーザの他方の側に搭載された第２半導体デバイスと
    を備えていることを特徴とする半導体モジュール。
  5. 前記第１半導体デバイスの側に装着された放熱板をさらに備えていることを特徴とする請求項４に記載の半導体モジュール。
  6. 前記第１半導体デバイスと前記第２半導体デバイスと前記インターポーザを包含するケースと、冷却用流体を加圧して前記ケース内に導入する手段とをさらに備えていることを特徴とする請求項４に記載の半導体モジュール。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016021493A (ja) * 2014-07-14 2016-02-04 富士通株式会社 光伝送装置および製造方法
JP2017069480A (ja) * 2015-10-01 2017-04-06 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
KR20170001989U (ko) * 2015-11-30 2017-06-08 다우톤 일렉트로닉 머티리얼스 코. 컴퍼니 리미티드 전자장치의 개량 냉각구조
WO2021152658A1 (ja) * 2020-01-27 2021-08-05 オリンパス株式会社 撮像装置、および、内視鏡
US12028597B2 (en) 2022-07-20 2024-07-02 Olympus Corporation Image pickup apparatus and endoscope

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8837159B1 (en) * 2009-10-28 2014-09-16 Amazon Technologies, Inc. Low-profile circuit board assembly
JP6295571B2 (ja) * 2013-09-30 2018-03-20 セイコーエプソン株式会社 電子デバイス、量子干渉装置、原子発振器、電子機器および移動体
EP3048643A1 (en) * 2015-01-23 2016-07-27 Alcatel Lucent Device and method
TWM519879U (zh) * 2015-08-03 2016-04-01 Dowton Electronic Materials Co Ltd 電子裝置之改良散熱結構
NL2018389A (en) * 2016-03-07 2017-09-12 Asml Netherlands Bv Multilayer Reflector, Method of Manufacturing a Multilayer Reflector and Lithographic Apparatus
US9646916B1 (en) * 2016-06-29 2017-05-09 International Business Machines Corporation Method and apparatus to facilitate direct surface cooling of a chip within a 3D stack of chips using optical interconnect
US10921536B2 (en) * 2017-05-18 2021-02-16 Arista Networks, Inc. Heat sink for optical transceiver
FR3074011B1 (fr) * 2017-11-21 2019-12-20 Safran Electronics & Defense Module electrique de puissance
US12002735B2 (en) * 2018-12-18 2024-06-04 Tien-Chien Cheng Semiconductor package
US10966338B1 (en) * 2020-03-11 2021-03-30 Peter C. Salmon Densely packed electronic systems
US11546991B2 (en) 2020-03-11 2023-01-03 Peter C. Salmon Densely packed electronic systems
US11393807B2 (en) 2020-03-11 2022-07-19 Peter C. Salmon Densely packed electronic systems
EP4060725B1 (en) * 2021-03-19 2023-07-26 Hitachi Energy Switzerland AG A cooling assembly for at least one semiconductor module, a power module and a method for manufacturing a power module
US11445640B1 (en) 2022-02-25 2022-09-13 Peter C. Salmon Water cooled server
US11523543B1 (en) 2022-02-25 2022-12-06 Peter C. Salmon Water cooled server

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821095A (ja) * 1981-07-31 1983-02-07 株式会社日立製作所 断熱配管ユニツト
JPS61119893A (ja) * 1984-11-15 1986-06-07 いすゞ自動車株式会社 内燃機関の断熱構造
JPH09270524A (ja) * 1996-03-29 1997-10-14 Mitsubishi Heavy Ind Ltd 赤外線アレイ素子
JP2003100989A (ja) * 2001-09-27 2003-04-04 Hitachi Ltd 高周波モジュール
JP2005347390A (ja) * 2004-06-01 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008016599A (ja) * 2006-07-05 2008-01-24 Nikon Corp 半導体素子用パッケージ及びマルチチップモジュール
JP2010051660A (ja) * 2008-08-29 2010-03-11 Toto Ltd 暖房便座装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6819559B1 (en) * 2002-05-06 2004-11-16 Apple Computer, Inc. Method and apparatus for controlling the temperature of electronic device enclosures
JP3621938B2 (ja) * 2002-08-09 2005-02-23 日本電子材料株式会社 プローブカード
US7168152B1 (en) * 2004-10-18 2007-01-30 Lockheed Martin Corporation Method for making an integrated active antenna element
JP2006339352A (ja) 2005-06-01 2006-12-14 Toyota Industries Corp 半導体装置
JP4284625B2 (ja) * 2005-06-22 2009-06-24 株式会社デンソー 三相インバータ装置
JP4492534B2 (ja) * 2005-12-28 2010-06-30 カシオ計算機株式会社 反応装置および反応装置の製造方法
US8044412B2 (en) * 2006-01-20 2011-10-25 Taiwan Semiconductor Manufacturing Company, Ltd Package for a light emitting element
US8125788B2 (en) * 2006-03-29 2012-02-28 Kyocera Corporation Circuit module and radio communications equipment, and method for manufacturing circuit module
JP2007281043A (ja) 2006-04-04 2007-10-25 Matsushita Electric Ind Co Ltd 半導体装置
EP1895824B1 (de) * 2006-08-30 2009-04-01 Siemens Aktiengesellschaft Baugruppe für ein Automatisierungsgerät
US8106505B2 (en) * 2007-10-31 2012-01-31 International Business Machines Corporation Assembly including plural through wafer vias, method of cooling the assembly and method of fabricating the assembly
EP2073280A1 (de) * 2007-12-20 2009-06-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Reflektive Sekundäroptik und Halbleiterbaugruppe sowie Verfahren zu dessen Herstellung
JP2010183324A (ja) * 2009-02-05 2010-08-19 Epson Toyocom Corp 恒温型圧電発振器
US8619427B2 (en) * 2011-03-21 2013-12-31 Eldon Technology Limited Media content device chassis with internal extension members

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5821095A (ja) * 1981-07-31 1983-02-07 株式会社日立製作所 断熱配管ユニツト
JPS61119893A (ja) * 1984-11-15 1986-06-07 いすゞ自動車株式会社 内燃機関の断熱構造
JPH09270524A (ja) * 1996-03-29 1997-10-14 Mitsubishi Heavy Ind Ltd 赤外線アレイ素子
JP2003100989A (ja) * 2001-09-27 2003-04-04 Hitachi Ltd 高周波モジュール
JP2005347390A (ja) * 2004-06-01 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008016599A (ja) * 2006-07-05 2008-01-24 Nikon Corp 半導体素子用パッケージ及びマルチチップモジュール
JP2010051660A (ja) * 2008-08-29 2010-03-11 Toto Ltd 暖房便座装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016021493A (ja) * 2014-07-14 2016-02-04 富士通株式会社 光伝送装置および製造方法
JP2017069480A (ja) * 2015-10-01 2017-04-06 富士通株式会社 電子部品、電子装置及び電子装置の製造方法
KR20170001989U (ko) * 2015-11-30 2017-06-08 다우톤 일렉트로닉 머티리얼스 코. 컴퍼니 리미티드 전자장치의 개량 냉각구조
WO2021152658A1 (ja) * 2020-01-27 2021-08-05 オリンパス株式会社 撮像装置、および、内視鏡
US12028597B2 (en) 2022-07-20 2024-07-02 Olympus Corporation Image pickup apparatus and endoscope

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