JP4997954B2 - 回路基板、その製造方法及び半導体装置 - Google Patents

回路基板、その製造方法及び半導体装置 Download PDF

Info

Publication number
JP4997954B2
JP4997954B2 JP2006339133A JP2006339133A JP4997954B2 JP 4997954 B2 JP4997954 B2 JP 4997954B2 JP 2006339133 A JP2006339133 A JP 2006339133A JP 2006339133 A JP2006339133 A JP 2006339133A JP 4997954 B2 JP4997954 B2 JP 4997954B2
Authority
JP
Japan
Prior art keywords
wiring
core substrate
circuit board
hole
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006339133A
Other languages
English (en)
Other versions
JP2008153400A (ja
Inventor
知行 阿部
浩基 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006339133A priority Critical patent/JP4997954B2/ja
Publication of JP2008153400A publication Critical patent/JP2008153400A/ja
Application granted granted Critical
Publication of JP4997954B2 publication Critical patent/JP4997954B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は発熱する電子部品を搭載し冷却する回路基板及びその製造方法に関し、とくに液冷されたコア基板の上下に形成された配線間を接続するビアが、コア基板を貫通して設けられた回路基板及びその製造方法に関する。
上面に半導体チップ又は半導体パッケージ等の発熱する電子部品を搭載し、下面にマザーボード上面の配線と接続する電極が設けられた回路基板(例えばチップキャリア)、或いは、上下面に電子部品を搭載する回路基板が半導体装置には広く使用されている。
これらの回路基板は、コア基板の上下面に配線層、例えば多層配線又は電極、が形成されており、上面に形成された配線層と下面に形成された配線層の間を接続するために、コア基板を貫通するビアが設けられる。
従来の回路基板には、絶縁層と配線層とを積層した多層配線構造が用いられていた。そして、回路基板の上面、下面又は両面に電子部品を搭載し、搭載された電子部品の裏面に冷却板等のヒートシンクを接触させて放熱していた。
図17は従来の回路基板を用いた半導体装置断面図であり、多層配線構造を有する回路基板上に半導体チップを搭載した半導体装置の冷却機構の構造を表している。
図17(a)を参照して、従来の回路基板を用いた半導体装置では、回路基板102の上面に電子部品103、例えば半導体チップがフリップチップボンディングされて搭載され、その回路基板102はマザーボード101上にバンプ電極を介して接続されている。
電子部品103の裏面(図17の上側の面)には高熱伝導率材料からなる高熱伝導板104を介して冷却板105に接続されている。なお、電子部品103、高熱伝導板104及び冷却板105はそれぞれ高熱伝導率の接着剤により接着されている。
冷却板105の上面には冷却液106が流れており、冷却液106により冷却板105は冷却される。従って、電子部品103から発生した熱は、電子部品103、高熱伝導板104及び冷却板105を通過して冷却水106に吸収される。
図17(b)を参照して、従来の回路基板を用いた他の半導体装置は、放熱器205を直接に電子部品203の裏面に接触したもので、放熱器205はフィンにより空冷される他は図17(a)に示した半導体装置と同様の機構により電子部品から放熱される。この半導体装置では、電子部品203を搭載する回路基板202は裏面にバンプが設けられ、バンプを介してマザーボード上に搭載される。(例えば、特許文献1、2を参照。)。
上述した従来の半導体装置の冷却効率をさらに向上するために、電子部品103と水冷板105との間に介在する高熱伝導板104あるいは放熱器205をベーパーチャンバにより構成した半導体装置が開発されている。(例えば、特許文献3、4を参照。)。
しかし、上述の半導体装置はいずれも電子部品103、203の一方の主面(裏面)からのみ、即ち回路基板102、203に対向する面の反対面からのみ放熱している。このため、半導体チップ等の電子部品の微細化及び高速化が進み電子部品103、203の発熱が大きくなると、十分な放熱が難しい。
そこで、回路基板上に搭載された電子部品の放熱効果をより向上するために、電子部品の裏面からのみならず、電子部品の回路基板に対向する面(表面)からも冷却する方法、即ち回路基板から冷却する方法が開発されている。
図18は改良された半導体装置破断図であり、回路基板から冷却する半導体装置の回路基板の構造を表している。また、図19は改良された他の半導体装置断面図であり、ベーパーチャンバを用いて冷却する半導体装置を表している。
図18を参照して、改良された半導体装置では、樹脂絶縁層301bと配線層301cとを交互に積層した多層積層構造からなる回路基板301の内部に冷却用の管302を設け、回路基板上面301aに搭載された電子部品(不図示)からの発熱を回路基板301を介して管内を流れる冷却液に放熱する。従って、電子部品からの熱は回路基板301からも吸収されるため、優れた冷却効果を得ることができる。
また、図19を参照して、改良された他の半導体装置では、内部に冷却液の流路306を設けた金属板305の上下に高熱伝導率の窒化珪素板307を貼り付け、その窒化珪素板307上に金属回路308を設ける。電子部品303はこの金属回路308上に搭載される。電子部品303及び金属回路308の発熱により発生した熱は、窒化珪素板307を通り金属板305に伝熱し、流路305内の冷却液に吸収される。この流路305が設けられた金属板305は、ベーパーチャンバを構成しており、非常に高い放熱特性を有する。
図18及び図19を参照して説明した従来の半導体装置は、回路基板から放熱するため、これに図17を参照して説明した電子部品の裏面から放熱する方法を組み合わせることで、電子部品の両面から放熱する高い冷却効果を有する半導体装置を実現することができる。
特開平07−60870号公報 特開平09−139451号公報 特開2003−163479号公報 特開2003−124665号公報 特開平07−297505号公報 特開2004−22973号公報
回路基板102、202上に搭載した電子部品103、203の裏面から冷却する従来の半導体装置では、電子部品103、203の裏面からのみ冷却するので、十分な冷却がなされないという問題がある。
また、上述の従来の改良された半導体装置では、積層された樹脂基板301bからなる回路基板301内に管302を埋設しなければならず、製造工程が複雑になる。とくに、管302は回路基板301を上下方向に貫通して多層の配線層301c間を接続するビアを避けて設けなければならず、熱設計と電気配線との設計が複雑になる。また、熱伝導率の小さな絶縁樹脂中に埋設された冷却用の管に熱が伝導するまでの距離が長く、優れた冷却効果が得られない。冷却効率を向上するために管302を近接して配置すると、回路基板301を上下に貫通するビアを形成する領域が制限され、より設計が難しくなる。さらに、放熱は管302からなされ回路基板301の全面から放熱されないため、優れた放熱効果が実現されない。
これに対して、従来の改良された半導体装置では、発熱する電子部品及び金属回路板308がベーパーチャンバを構成する金属板305上に設けられるため、優れた放熱効果を有する。
しかし、ベーパーチャンバを構成する金属板305の内部には、冷却液の流路306が金属板305のほぼ全面にわたり形成されている。従って、金属板305を貫通するビアを設けることができない。このため、金属板305の両面に電子部品を搭載し、両面に搭載された電子部品間を互いにビアにより接続することができない。また、金属板305の片面に電子部品を搭載し、他面に電極又は配線を形成し、この電極又は配線と電子部品とを接続するビアを金属板305を貫通して形成することもできない。このため、金属板305の下面に上面の電子部品とビアで接続されたこれらの電極又は配線を形成し、この金属板305をマザーボード上に搭載するということができない。
本発明は、回路基板の両面に搭載された電子部品間をビアを介して接続する、あるいは回路基板の上面に搭載された電子部品からビアを介して回路基板下面に形成された電極又は配線と接続する回路基板に関し、液冷された又はベーパーチャンバを構成する金属板をコア基板として用いることで回路基板の全面から冷却可能な回路基板を提供することを目的とする。
上記課題を解決するための本願発明の第一の構成に係る回路基板は、内部に冷却液の流路が形成された良熱伝導金属をコア基板とし、そのコア基板の一方の主面に配線基板が貼着され、他方の主面に配線層が形成される。そして、流路を分離する隔壁に、コア基板を貫通する絶縁物で充填された貫通孔が設けられる。さらに、配線基板、貫通孔を充填する絶縁物及び配線層を貫通するスルーホールと、スルーホール内に導電体からなるビアとが形成されている。
本第一の構成では、液冷されたコア基板の上下面に配線基板又は配線層が設けられるため、配線基板の全面からコア基板へ熱伝導による熱の吸収が行なわれて冷却されるので、配線基板及び配線層の上面に電子部品が搭載されていても、電子部品の優れた冷却効果が実現される。
さらに、コア基板を貫通するビアにより、上下の配線基板及び配線層内の配線間が接続される。このビアは、流路を分ける隔壁を貫通して設けられる。冷却液の流路は通常、コア基板のほぼ全面に設けられ、その流路を分ける隔壁もコア基板のほぼ全面に分布して形成される。従って、隔壁を貫通するビアは、コア基板のほぼ全面に分布するように形成することができる。このため、ビアの形成位置の制限が少なく、配線基板及び配線層の設計が容易である。とくに、発熱する電子部品の直下にビアを設けることもできるので、回路基板の配線長を短くし、同時に冷却効果を優れたものとすることが容易である。
本第一の構成にかかる流路は、流路間に貫通孔を形成可能な隔壁を形成する断面形状を有すればよく、例えば断面矩形の他、断面円形乃至楕円あるいは断面多角形であっても差し支えない。
本願発明の第二の構成に係る回路基板は、ベーパーチャンバを構成するコア基板と、コア基板の一方の主面に配線基板が貼着され、他方の主面に配線層が形成される。そして、コア基板を貫通する貫通孔に嵌合して、ベーパーチャンバ内の冷却液を密封するように金属管が設けられる。そして、金属管の管内を充填する絶縁物を貫通してスルーホールが設けられ、スルーホールの内部に導電膜からなるビアが形成される。このビアにより、コア基板の上下面に設けられた配線基板と配線層との中のそれぞれの配線が接続される。
本第二の構成では、ベーパーチャンバを構成するコア基板を貫通して、ビアが形成される。このビアは、ベーパーチャンバの気密を保持するように設けられ、コア基板を上下に貫通する金属管の中を通り形成される。即ち、金属管の外周がコア基板の貫通孔に嵌合してベーパーチャンバの気密を保持するように設けられる。そして、ビアは、金属管の内壁から絶縁物で絶縁されて、金属管中を貫通して形成される。
この構成では、ビアを、コア基板のベーパーチャンバの空洞部(冷却液が存在する中空部)が形成されている領域に形成することができる。この空洞部は、通常、コア基板のほぼ全面に形成される。従って、ビアを、コア基板のほぼ全面の任意の位置に設けることができる。このため、回路基板の配線の設計上の制約が少なく、設計が容易である。
また、配線基板又は配線層の全面がベーパーチャンバの主面に接するため、配線基板又は配線層の全面から冷却されるので冷却効果が優れる。
なお、少なくとも回路基板はコア基板に貼着される。この構造では、コア基板にビアを形成した後、回路基板を貼着することで本第二の構成の回路基板を製造することができる。このため、高温の加工工程又は機械加工工程を伴うコア基板の製造工程と、回路基板の製造工程とを切り離すことができるので、かかる高温又は機械加工に起因する回路基板の損傷を回避することができる。
上述した第一及び第二の構成において、コア基板の材料は、熱伝導率の高い金属、例えばAl又はCuとすることが好ましい。これにより、コア基板表面から冷却液までの熱抵抗を小さくして冷却効果を大きくすることができる。
また、第一及び第二の構成の配線基板をともに多層配線基板とすることができる。他に、配線層を、コア基板の表面に形成された絶縁層上に形成された配線を含むものとすることもできる。
上記第一の構成の回路基板は以下の工程で製造することができる。まず、隔壁に形成された貫通孔を絶縁物で充填し、コア基板の表面に配線基板を貼着し、裏面に配線層を形成する。その後、貫通孔を充填する絶縁物を貫通するスルーホールを、配線基板及び配線層を貫通して形成し、このスルーホールにビアを形成する。
この構成では、コア基板に貫通孔を作成後に配線基板を貼着するので、機械加工による配線基板の損傷を回避することができる。また、スルーホールを、配線基板、配線基板及び貫通孔を充填する絶縁物を貫通して形成できるので、一回の加工でスルーホールを形成することができる。
上記第二の構成の回路基板は以下の工程で製造することができる。まず、ベーパーチャンバを構成するコア基板に貫通孔を開設し、貫通孔に金属管を密封するように嵌合する。次いで、金属管の管内を絶縁物で充填し、その絶縁物を貫通するスルーホールと、そのスルーホールの内面を導電膜により被覆してビアを形成する。その後、コア基板の表面に配線基板を貼着し、裏面に配線層を形成する。
この構成では、ビアを形成するためにベーパーチャンバに貫通孔を設けても、金属管によりベーパーチャンバが密閉されるから、ビアをコア基板の任意の位置に形成することができる。このため回路基板の設計が容易である。また、回路基板はコア基板にビアを形成した後に貼着されるから、コア基板へのビア形成工程による回路基板の損傷を回避することができる。
本発明によれば、液冷された良熱伝導体金属からなるコア基板の両面に形成された配線基板及び配線層の中の配線間をコア基板を貫通するビアにより接続するので、配線基板及び配線層上に搭載された電子部品から発生する熱は配線基板及び配線層の全面から放熱され、放熱効果が高い回路基板を提供することができる。加えて、コア基板の両面に電子部品を搭載する回路基板、又は、一方の面に電子部品を搭載し他面にマザーボードに接続する配線(例えばバンプに接続する電極)を設けた回路基板を実現することができる。
本発明の第1実施形態は、内部に液冷用の流路が設けられた金属板をコア基板として有する回路基板に関する。
図1は本発明の第1実施形態水平断面図であり、回路基板の水平断面を表している。図2は本発明の第1実施形態垂直断面図であり、図1の回路基板のAA’断面を表している。なお、図1は図2のBB’断面である。図3は本発明の第1実施形態拡大断面図であり、図2のビア形成部分を拡大して表している。図4は本発明の第1実施形態積層構造を表す図であり、回路基板の積層構造を表している。
図2を参照して、本第1実施形態に係る回路基板1は、良熱伝導体の金属、例えばCuからなるコア基板11を挟み、コア基板11の上面及び下面に配線基板12、13が設けられている。
図1及び図2を参照して、コア基板11には、内部に冷却液が流れる流路11aが形成されている。コア基板の外周に沿い、流路11aを密閉する枠11cが置かれる。これらの流路11aは、流れに淀みが発生しないように、互いに隣接する流路11a間に設けられた隔壁11bにより分離される。
このような流路11a及び隔壁11bは、例えばコア基板11を構成する金属板に溝として流路11aを形成し、その溝(流路11a)間に凸状に残る金属板を隔壁11bとして形成することができる。あるいは、枠11cの内側を空洞とし、空洞を垂直に区切る金属、例えばCuの隔壁11bを配置することで、隔壁11bの配置で流路11aを形成することもできる。
枠11cには、流路11a内へ冷却液を流入し、流路11aから排出するための流入口11f及び流出口11gが設けられる。
配線基板12、コア基板11及び配線基板13を貫通して、上下に設けられた配線基板12、13内の配線12aを垂直方向に接続するビア14が形成されている。このビア14は、隔壁11bに形成され、隔壁11b内を上下に貫通する。また、必要ならば枠11cを貫通して設けることもできる。以下、ビア14の構造を説明する。
図3を参照して、コア基板11に形成された流路11aを分離する隔壁11bの中に、コア基板11を上下に貫通する貫通孔18が形成されており、その貫通孔18の内部に絶縁物16が充填される。そして、配線基板12、貫通孔18を充填する絶縁物16、及び、配線基板13を貫通してスルーホール15が開設されている。スルーホール15の内壁面を被覆する導電体膜、例えばCu導電膜14aが設けられ、この導電膜14aがビア14となり上下の配線基板12、13間の配線12c、13cを接続する。
配線基板12は通常の4層の多層基板であり、上下面に配線12aが形成された絶縁基板を絶縁性のプリプレグ17で接着して製造された、3層の絶縁層12cと4層の配線12aからなる多層配線基板である。配線基板13は、最下層(下面)の配線をバンプ接着用の電極13bとした以外は、配線基板12と同様である。これらの配線基板12、13は、コア基板11の上板11d上面及び下板11e下面に、絶縁性の接着層16aを介して貼着される。
上述したビア14では、導電膜14aと隔壁11bの間は絶縁物16により絶縁されている。一方、導電膜14aと配線基板12、13内の配線12c、13cとは、通常の配線基板におけるビアと同様の構造で接続される。
図4を参照して、上述した回路基板1は、コア基板11上に、接着層16aとなるプリプレグ17、配線基板12、配線基板12間の絶縁層となるプリプレグ17、及び配線基板12をこの順序で積層して製造される。また、コア基板11下に、接着層16aとなるプリプレグ17、配線基板13、配線基板13間の絶縁層となるプリプレグ17、及び配線基板13をこの順序で積層されて製造される。以下、本第1実施形態の回路基板1の製造方法を説明する。
図5は本発明の第1実施形態工程断面図(その1)、図6は本発明の第1実施形態工程断面図(その2)であり、回路基板1のビア形成部分近傍の断面を表している。
図5(a)を参照して、まず、辺長100mmの正方形の平面形状を有する厚さ3mmのCuからなるコア基板11を準備する。コア基板11の内部には、厚さ1.2mmの隔壁11bにより画定される高さ1.4mm、幅9mmの流路11aが形成されている。コア基板11の周辺の流路11aは、コア基板11の周辺に設けられた厚さ(幅)3.9mmの枠11cにより画定されている。流路11aの上面及び下面には、それぞれCuからなる上板11d及び下板11eが設けられている。かかるコア基板11は、通常用いられている液冷用の冷却板と同様の工程で製造することができる。
次いで、図5(b)を参照して、隔壁11bを上下に貫通する直径0.8mmの貫通孔18を、例えば機械加工により形成する。貫通孔18の形成方法は他の方法、例えばイオンエッチングを用いてもよい。同時に、枠11cにも必要な貫通孔を形成する。
次いで、図5(c)を参照して、コア基板11の上面及び下面に、絶縁性接着剤からなるプリプレグを載置し、押圧して、貫通孔18を絶縁性接着剤からなる絶縁物16で充填する。同時に、コア基板11の上面及び下面に、それぞれ絶縁性接着剤からなる接着層16aが形成される。
なお、必要ならば、先に貫通孔18を絶縁物16a、例えば絶縁性樹脂で充填し、その後、コア基板11の上面及び下面に接着層16aを形成してもよい。
次いで、図6(d)を参照して、予め製造されていた配線基板12及び配線基板13を、それぞれコア基板11の上面及び下面に貼着する。これらの配線基板12、13は、上下面に配線12aが形成されている絶縁基板をプリプレグ17を介して積層して製造されている。この絶縁基板及びプリプレグ17は、4層配線構造の回路基板12、13の絶縁層12c、13cとなる。ここでは、厚さ0.8mmの層配線構造の回路基板12、13を用いた。
なお、接着層16を接着力の小さなないし非接着性の絶縁層とし、その上に接着剤を塗布して配線基板12、13を貼着することもできる。
次いで、図6(e)を参照として、配線基板12、13及びコア基板11を貫通する直径0.6mmのスルーホール15を機械加工により開設する。このスルーホール15は、貫通孔18のほぼ中心を通るように、例えば貫通孔と同心円をなすように開設される。
次いで、スルーホール15の内壁面に導電膜14aとしてCuめっき膜を形成することで、図3を参照して、上下の配線基板12、13内の配線12a、13a間を接続するビア14が形成される。必要ならば、一部のビア14について、めっき膜をスルーホール15の開口近くの配線基板12、13上に延在させ、最上面の配線12aと最下面の配線13(バンプ接続用の電極13bをなす。)とに接続させてもよい。これにより、上面に電子部品を搭載し、下面にマザーボードと接続するためのバンプが形成された回路基板1を製造することができる。以上の工程を経て、図3を参照して説明した本第1実施形態にかかる回路基板1が製造された。
以下に、上述した第1実施形態にかかる回路基板1を用いた半導体装置について説明する。
図7は本発明の第1実施形態組立図であり、回路基板1上に電子部品を搭載する状態を表している。図8は本発明の第1実施形態冷却システム構成図であり、電子部品を搭載した回路基板1を用いた冷却システムを表している。
図7を参照して、上述した回路基板1の上面及び下面に、即ち、配線基板12の上面及び配線基板13の下面に、電子部品3を、例えば集積回路、電力増幅回路等の消費電力の大きな回路を含む半導体チップ又はかかる半導体チップを収容した半導体パッケージを、例えばフリップチップボンディングやはんだのリフローを用いて搭載する。
図8を参照して、回路基板1の上下面に搭載された電子部品3からの発熱は、配線基板2、13を介してコア基板11に熱伝導され、コア基板11中を流れる冷却液、例えば冷却水に熱伝達される。加熱された冷却液は、流出口11gからポンプ31により吸引され、ラジエータ32に送られる。ラジエータ32で冷却れた冷却液は、流入口から再びコア基板11中に戻される。
本第1実施形態の回路基板1を用いた半導体装置では、水冷による回路基板1側からの放熱が大きく、水冷されていない絶縁樹脂の積層からなる多層回路基板を用いた従来の半導体装置に比べ、回路基板1の単位面積当たりの冷却能力は40倍程度であった。
本発明の第2実施形態は、ベーパーチャンバを構成する金属板をコア基板として有する回路基板に関する。
図9は本発明の第1実施形態水平断面図であり、回路基板の水平断面を表している。図10は本発明の第2実施形態垂直断面図であり、図9の回路基板のCC’断面を表している。なお、図9は図10のDD’断面である。図11は本発明の第2実施形態拡大断面図であり、図10のビア形成部分を拡大して表している。
図9及び図10を参照して、本第2実施形態にかかる回路基板2は、短辺が10cm、長辺が15cm、厚さ3mmのCu板からなるコア基板21の上下に、配線基板22、23が貼着されている。この配線基板22、23は、後述するように貼着面にビア14’と接続する電極を有する他は、第1実施形態の配線基板22、23と同様である。
なお、配線基板22、23は、辺長10mm、厚さ0.8mmの正方形板状をなし、例えば、コア基板21の右端に配置される。コア基板21の配線基板22、23が配置されておらず表出している部分は、放熱部21dをなしその上面、下面又は上下面に接触して放熱器34が設けられる。
コア基板3は、内部が空洞21cであり、この空洞21c内に封入されている冷却液、例えば水、の気化、液化の循環を通して熱を移動するベーパーチャンバを構成している。なお、この空洞21cは、複数の循環路を構成するように複数部分に分割されていてもよい。
コア基板21には、その面内にビア基板21を貫通して設けられたビア14’が、例えば行列状に多数形成されている。このビア14’は、後述するようにビア14’の空洞21c部分の任意の位置に形成することができる。このため、ビア4’形成位置の自由度が非常に高い。
図11を参照して、ビア14’の構造を詳細に説明する。コア基板21は、上板21d及び下板21eとの間が空洞21aになっており、空洞21aの上下にウィック21hが設けられたベーパーチャンバを構成している。空洞21a中には冷却液、例えば水が導入される。
コア基板21の上板21d及び下板21eにコア基板21を貫通する貫通孔25が設けられ、その貫通孔25に嵌合する金属製の管24、例えばCu管が挿入されている。この管24は、外周が貫通孔25に密嵌、あるいはろう付けされており、これにより空洞21cは密閉されている。管24の上下端はコア基板21の上下面に一致させた。
管24の内部は、絶縁物26で充填される。さらに、コア基板21の上下面に絶縁層26aが設けられる。さらに、管24の中心軸と同心状に、絶縁物26及び上下の絶縁層26aを貫通するスルーホール15’が開設されている。スルホール15’は導電体で充填されてビア24’を形成する。ビア24’の上下端は、絶縁層26上に延在して、配線基板22、23との接続用電極14’aをなしている。
コア基板21の上下に、絶縁性の接着層27を介して配線基板22、23が貼着される。配線基板22の下面に設けられた配線22a及び配線基板23の上面に設けられた配線23aは、ビア14’の上端及び下端を構成する電極14’aに当接して配置され、ビア14’を介して上下の配線基板22、23内の配線22a、23a間が接続される。
以下、本第2実施形態にかかる回路基板2の製造方法を詳述する。
図12は本発明の第2実施形態工程断面図(その1)、図13は本発明の第2実施形態工程断面図(その2)であり、コア基板に設けられるビア14’近傍の構造を表している。
図12(a)を参照して、まず、内部が、上下が上板21d及び下板21eで塞がれた空洞21aとなっている良熱伝導率の金属板、例えばCu板からなるコア基板21を準備する。コア基板21は、例えば幅10cm、長さ15cm、厚さ3mmの長方形板状をなし、上板21d及び下板21eの厚さはともに0.8mm、空洞1aの高さは1.4mmである。この空洞21a内の上下に、冷却液を循環させるためのウィックが配置されている。
次いで、図12(b)を参照して、上板21dを貫通し、そのまま下板21eを貫通する直径1.2mmの貫通孔25を開設する。次いで、図12(c)を参照して、貫通孔25に嵌合する長さ3mm、内径0.8mmのCu管24を貫通孔25に嵌入し、管24の上下を上板21d及び下板21eにロウ付けする。これにより、管24の外周と上板21d及び下板21e間は気密に封止される。
次いで、図12(c)を参照して、絶縁物からなる絶縁性プリプレグをコア基板21の上下面に載置し押圧して、管24の内部に絶縁物26を充填すると同時に、コア基板21の上下面に絶縁物からなる絶縁層26aを形成する。
次いで、図12(d)を参照して、管24の中心軸を中心軸とする直径0.6mmのスルーホール15’を、絶縁物26及び絶縁層26aを貫通して形成する。
次いで、図13(e)を参照して、めっきを用いてスルーホール15’をCuめっきで埋め込み、Cuめっきからなるビア14’を形成する。このビア4’の両端は、絶縁層25a上に広がり、電極14’を形成する。必要ならば、この電極形成と同時に、絶縁層26a上に他の配線を形成することもできる。この結果、管24内壁面から厚さ0.1mmの絶縁物26により絶縁された直径0.6mmのビア14’が形成される。ついで、空洞21a内に冷却液として水を導入し、ビア14’を有するコア基板21が製造される。
上述したコア基板21では、ベーパーチャンバを構成する空洞21aに開設された貫通孔25は、貫通孔25に嵌入する金属管24により密封され気密が保持されるので、金属管24をコア基板21の任意の位置に配設してもベーパーチャンバの機能を損なうことがない。このため、金属管24の中に形成されるビア24’を、コア基板21の任意の位置に設けることができる。
次いで、再び図11を参照して、予め準備されていた配線基板22、23を、それぞれコア基板21の上下面に接着層27を介して貼付し、本第2実施形態の回路基板2が製造される。配線基板22、23を貼着することで、空洞21a内の冷却液の蒸発を防ぐことができる。この配線基板22、23は、厚さ0.8mm、辺長10cmの正方形板状であり、コア基板21の一端、又は中央に配置される。このとき、配線基板22、23の外側に表出するコア基板21の部分は、ベーパーチャンバの放熱部21dを構成する。この放熱部は、コア基板の一端又は両端に設けることができる。
以下、本第2実施形態にかかる回路基板2を用いた半導体装置を説明する。
図14は本発明の第2実施形態半導体装置断面図(その1)であり、回路基板の両面に電子部品を搭載した半導体装置を表している。
図14を参照して、この半導体装置では、上述した第2実施形態の回路基板2の両面に電子部品3、例えば高速の集積回路が形成された半導体チップがフリップチップボンディングされている。フリップチップボンディングにより、空洞21a内の冷却液を蒸発することなく電子部品3を搭載することができる。もちろん、電子部品3の搭載に、冷却液を蒸発させない温度、例えば100℃以下の温度で搭載できる他の方法を用いることもできる。
コア基板21の放熱部21dに、空冷フィンを有する放熱器34が密接される。さらに、発熱の大きな電子部品3の裏面(図14の上方の面)にも、同様の放熱器34が密接して設けられる。従って、この電子部品3は、回路基板2と裏面の放熱器34を通して両面から冷却される。このため、優れた放熱効果が得られる。電子部品3で発熱した熱の一部は、配線基板22、23を熱伝導によりコア基板21に到達し、ベーパーチャンバを構成する冷却液に吸収される。この冷却液は放熱部21dで放熱器34を介して放熱される。冷却からのこのため背面して設けられる
この半導体装置では、電子部品3が両面から冷却され、しかも一面はベーパーチャンバによる冷却なので、第1実施形態と同程度の非常に高い冷却効果を有する。加えて、コア基板21の任意の位置でビア14’を介して、コア基板21の両面に設けられた配線基板22、23の配線間を接続することができる。
図15は本発明の第2実施形態半導体装置断面図(その2)であり、回路基板の上面に電子部品3を搭載し、下面にマザーボードに接続する電極を設けた半導体装置を表している。
図15を参照して、この半導体装置では、ベーパーチャンバを構成するコア基板21のほぼ中央部の上下に配線基板22、23が配置され、コア基板21の両端部に放熱部21dが形成される。電子部品3である半導体チップは、上面に配置された配線基板22の上に搭載され、その周囲及び上方がパッケージ36により覆われている。電子部品3とパッケージ36との間に熱伝導率の高いペーストが充填されている。
放熱部21d上にパッケージ36と高さが等しい良熱伝導材料からなる伝熱板37が設けられる。そして、パッケージ36、伝熱板37の上面に密接して放熱板34が設けられる。一方コア基板21の下面に配置された配線基板23の下面に、マザーボード上の配線と接続するための電極13bが形成されている。
この半導体装置では、マザーボード上に搭載することができる他、上下の配線基板22、23間がピア14’で接続されるので短い配線長で高密度の配線を実現することができる。
図16は本発明の第2実施形態変形例半導体装置断面図であり、コア基板の上面に配線基板を貼着し、下面に配線基板の代わりにバンプ接続用の電極となる配線層を形成した回路基板を用いた半導体装置を表している。図16中の楕円内はコア基板21の下面に形成された電極13b(配線層を構成する。)近傍を表す断面図である。
図16を参照して、この半導体装置では、上面に4層構造の配線基板22が貼着され、下面に電極13bを含む配線層が形成された回路基板2を用いる。電極13bは、ビア14’の下端に接続し、コア基板21の下面に形成された絶縁層26a上に設けられる。電極13b上に、マザーボードの配線に接続するためのはんだボール28が設けられる。
電子部品3は回路基板2の上面にのみ搭載される。回路基板2からの放熱は、放熱部21dに密接された放熱器34からなされる。さらに、電子部品3の背面に放熱器を設けて、電子部品3の両面から放熱することもできる。
上記の第1及び第2実施形態の回路基板1、2において、配線基板22、23内の配線を垂直に接続するビアの少なくとも一部のビアを、コア基板11、21の上下面に接続してもよい。これにより、コア基板11、21を接地層あるいは電源層として利用することができる。
上述した本明細書には以下の付記記載の発明が開示されている。
(付記1)内部に冷却液の流路が形成された良熱伝導金属からなるコア基板と、
前記コア基板の一方の主面に貼着された配線基板と、
前記コア基板の他方の主面に形成された配線層
と、
前記流路を分離する隔壁に形成され、前記コア基板を貫通する貫通孔と、
前記配線基板、前記貫通孔を充填する絶縁物及び前記配線層を貫通して形成されたスルーホールと、
前記スルーホール内に設けられた導電体からなるビアとを有する回路基板。
(付記2)ベーパーチャンバを構成する良熱伝導金属からなるコア基板と、
前記コア基板を貫通する貫通孔と、
前記貫通孔に嵌合して、前記ベーパーチャンバ内の冷却液を密封するように設けられた金属管と、
前記金属管の管内を充填する絶縁物と、
前記絶縁物を貫通して形成されたスルーホールと、
前記スルーホール内に設けられた導電体からなるビアと
前記ビアと接続する第1配線を有し、前記コア基板の一方の主面に貼着された配線基板と、
前記ビアと接続する第2配線を有し、前記コア基板の他方の主面に形成された配線層とを有する回路基板。
(付記3)前記配線基板は多層配線基板からなり、
前記配線層は、前記コア基板の他方の主面に貼着された多層配線基板からなることを特徴とするを請求項1又は2記載の回路基板。
(付記4)前記コア基板はAl若しくはCu又はこれらを主材料とする合金からなること特徴とする付記1、2又は3記載の回路基板。
(付記5)前記配線基板内の異なる層の配線間を接続し、前記コア基板の表面に接続された第2のビアを備えることを特徴とする付記1、2、3又は4記載の回路基板。
(付記6)前記配線層がマザーボードに接続するための電極を含むことを特徴とする付記1又は2記載の回路基板。
(付記7)前記配線層を構成する多層配線基板が、マザーボードに接続するための電極を含むことを特徴とする付記3記載の回路基板。
(付記8)付記1〜7の何れかに記載された回路基板の上面に電子部品が搭載され、
前記電子部品の上面に放熱器が設けられたことを特徴とする半導体装置。
(付記9)付記6又は7記載の回路基板の上面に電子部品が搭載され、
マザーボード上に前記回路基板が搭載されたことを特徴とする半導体装置。
(付記10)付記3記載の回路基板の上下両面に電子部品が搭載されたことを特徴とする半導体装置。
(付記11)内部に冷却液の流路が形成された良熱伝導金属からなるコア基板の前記流路を分離する隔壁に、前記コア基板を貫通する貫通孔を形成する工程と、
前記貫通孔を絶縁物で充填する工程と、
前記コア基板の主面に絶縁膜を形成する工程と、
前記コア基板の一方の主面に配線基板を貼着する工程と、
前記コア基板の他方の主面に前記絶縁膜を介して配線層を形成する工程と、
前記配線基板、前記貫通孔を充填する絶縁物及び前記配線層を貫通するスルーホールを開設する工程と、
前記スルーホール内に導電体からなるビアを形成する工程とを有する回路基板の製造方法。
(付記12)ベーパーチャンバを構成する良熱伝導金属からなるコア基板に、前記コア基板を貫通する貫通孔を開設する工程と、
前記貫通孔に嵌合する金属管を、前記ベーパーチャンバ内の冷却液を密封するように設ける工程と、
前記金属管の管内を絶縁物により充填する工程と、
前記絶縁物を貫通して形成されたスルーホールと、
前記スルーホール内に導電体からなるビアを形成する工程と、
第1配線を有する配線基板を、前記第1配線が前記ビアと接続するように前記コア基板の一方の主面に貼着する工程と、
第2配線を有する配線層を、前記コア基板の他方の主面に形成する工程とを有する回路基板の製造方法。
本発明は、高発熱の半導体チッブ又は半導体パッケージを搭載する回路基板として適用することで、配線設計が容易で、かつ冷却効果に優れた半導体装置を実現することができる。
本発明の第1実施形態水平断面図 本発明の第1実施形態垂直断面図 本発明の第1実施形態拡大断面図 本発明の第1実施形態積層構造を表す図 本発明の第1実施形態工程断面図(その1) 本発明の第1実施形態工程断面図(その2) 本発明の第1実施形態組立図 本発明の第1実施形態冷却システム構成図 本発明の第2実施形態水平断面図 本発明の第2実施形態垂直断面図 本発明の第2実施形態拡大断面図 本発明の第2実施形態工程断面図(その1) 本発明の第2実施形態工程断面図(その2) 本発明の第2実施形態半導体装置断面図(その1) 本発明の第2実施形態半導体装置断面図(その2) 本発明の第2実施形態変形例半導体装置断面図 従来の回路基板を用いた半導体装置断面図 従来の改良された半導体装置破断図 従来の改良された他の半導体装置断面図
符号の説明
1、2 回路基板
3 電子部品
11、21 コア基板
11a 流路
11b 隔壁
11c 枠
11d、21d 上板
11e、21e 下板
11f 流入口
11g 流出口
12、22 配線基板
12c、13c、22c、23c 絶縁層
13、23 配線基板(配線層)
12a、13a、22a、23a 配線
13b、22b、23b 電極
14、14’ ビア
14a 導電膜(導電体)
14’a 電極
15、15’ スルーホール
16 絶縁物
16a 接着層
17 プリプレグ
18 貫通孔
21a 空洞
21b 上板
21b 下板
21c 空洞
21d 放熱部
21h ウィック
24 管
25 貫通孔
26 絶縁物
26a 絶縁層
27 接着層
28 はんだボール
31 ポンプ 32 ラジエータ
33 ファン
34 放熱器
36 パッケージ
37 伝熱板
101、201 マザーボード
102、202 回路基板
103、203 電子部品
104 高熱伝導板
105 冷却板
106 冷却液
205 放熱器
301 回路基板
301a 上面
301b 樹脂絶縁層
301c 配線層
302 管
303 電子部品(半導体チップ)
305 金属板
306 流路
307 窒化珪素板
308 金属回路板

Claims (6)

  1. 内部に冷却液の流路が形成された良熱伝導金属からなるコア基板と、
    前記コア基板の一方の主面に貼着された配線基板と、
    前記コア基板の他方の主面に形成された配線層と、
    前記流路を複数の流路に分離する隔壁と、
    前記隔壁に形成され、前記コア基板を貫通する貫通孔と、
    前記配線基板、前記貫通孔を充填する絶縁物及び前記配線層を貫通して形成されたスルーホールと、
    前記スルーホール内に設けられた導電体からなるビアとを有する回路基板。
  2. 前記配線基板は多層配線基板からなり、
    前記配線層は、前記コア基板の他方の主面に貼着された多層配線基板からなることを特徴とす請求項記載の回路基板。
  3. 前記コア基板はAl若しくはCu又はこれらを主材料とする合金からなること特徴とする請求項又は2記載の回路基板。
  4. 請求項1〜の何れかに記載された回路基板の上面に電子部品が搭載され、
    前記電子部品の上面に放熱器が設けられたことを特徴とする半導体装置。
  5. 請求項記載の回路基板の上下両面に電子部品が搭載されたことを特徴とする半導体装置。
  6. 内部に冷却液の流路と、前記流路を複数の流路に分離する隔壁とを有する良熱伝導金属からなるコア基板を製造する工程と、
    前記隔壁に前記コア基板を貫通する貫通孔を形成する工程と、
    前記貫通孔を絶縁物で充填する工程と、
    前記コア基板の主面に絶縁膜を形成する工程と、
    前記コア基板の一方の主面に配線基板を貼着する工程と、
    前記コア基板の他方の主面に前記絶縁膜を介して配線層を形成する工程と、
    前記配線基板、前記貫通孔を充填する絶縁物及び前記配線層を貫通するスルーホールを開設する工程と、
    前記スルーホール内に導電体からなるビアを形成する工程とを有する回路基板の製造方法。
JP2006339133A 2006-12-15 2006-12-15 回路基板、その製造方法及び半導体装置 Expired - Fee Related JP4997954B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006339133A JP4997954B2 (ja) 2006-12-15 2006-12-15 回路基板、その製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006339133A JP4997954B2 (ja) 2006-12-15 2006-12-15 回路基板、その製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2008153400A JP2008153400A (ja) 2008-07-03
JP4997954B2 true JP4997954B2 (ja) 2012-08-15

Family

ID=39655273

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006339133A Expired - Fee Related JP4997954B2 (ja) 2006-12-15 2006-12-15 回路基板、その製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP4997954B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166029A (ja) * 2010-02-12 2011-08-25 Panasonic Corp 配線基板、それを用いた電子装置、及び配線基板の製造方法
ES2686972T3 (es) 2016-05-20 2018-10-23 Flooring Technologies Ltd. Procedimiento para fabricar un tablero de material derivado de la madera resistente a la abrasión y línea de producción para ello
US9852971B1 (en) * 2016-06-09 2017-12-26 Advanced Semiconductor Engineering, Inc. Interposer, semiconductor package structure, and semiconductor process
CN107979913A (zh) * 2017-12-28 2018-05-01 珠海杰赛科技有限公司 一种中空内埋式盲槽散热印刷电路板
CN111656519A (zh) 2018-01-25 2020-09-11 三菱电机株式会社 电路装置以及电力变换装置
JP7080322B2 (ja) * 2018-07-12 2022-06-03 三菱電機株式会社 半導体装置
JP2023032484A (ja) * 2021-08-27 2023-03-09 株式会社 日立パワーデバイス パワー半導体ユニット、パワー半導体ユニットの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6133469U (ja) * 1984-07-30 1986-02-28 三菱電線工業株式会社 回路基板のスル−ホ−ル管
JPS61114590A (ja) * 1984-11-09 1986-06-02 株式会社日立製作所 金属ベ−ス配線基板及びその製造法
JPS62189796A (ja) * 1986-02-15 1987-08-19 イビデン株式会社 多層プリント配線板の製造方法
JPS62198200A (ja) * 1986-02-26 1987-09-01 日立化成工業株式会社 配線板
JPH04188787A (ja) * 1990-11-21 1992-07-07 Mitsubishi Electric Corp プリント配線基板
JP2002134925A (ja) * 2000-10-26 2002-05-10 Nitto Denko Corp 多層回路基板およびその製造方法
JP4350604B2 (ja) * 2004-07-16 2009-10-21 シャープ株式会社 プリント配線板、およびその製造方法、ならびにプリント配線板を用いた電子機器

Also Published As

Publication number Publication date
JP2008153400A (ja) 2008-07-03

Similar Documents

Publication Publication Date Title
US11133237B2 (en) Package with embedded heat dissipation features
JP3815239B2 (ja) 半導体素子の実装構造及びプリント配線基板
US9741638B2 (en) Thermal structure for integrated circuit package
JP5009085B2 (ja) 半導体装置
EP2894950B1 (en) Embedded heat slug to enhance substrate thermal conductivity
US7002247B2 (en) Thermal interposer for thermal management of semiconductor devices
EP1848035B1 (en) Semiconductor device with integrated heat spreader
JP4997954B2 (ja) 回路基板、その製造方法及び半導体装置
JP5807220B2 (ja) インターポーザ及びそれを用いた半導体モジュール
JP2013520835A (ja) 対称型シリコン・キャリア流体キャビティ及びマイクロチャネル冷却板を組み合せて用いた垂直集積チップ・スタックの両面熱除去
US8263871B2 (en) Mount board and semiconductor module
JP2009105394A (ja) 内部冷却構造を有する回路基板を利用した電気アセンブリ
JP2008060172A (ja) 半導体装置
JP2010161184A (ja) 半導体装置
JP2010080572A (ja) 電子装置
US10141240B2 (en) Semiconductor device, corresponding circuit and method
US9105562B2 (en) Integrated circuit package and packaging methods
TWI269414B (en) Package substrate with improved structure for thermal dissipation and electronic device using the same
JP2011035352A (ja) 半導体装置
JP2010251427A (ja) 半導体モジュール
JP2009117489A (ja) 半導体素子パッケージ及び実装基板
WO2022127531A1 (zh) 散热封装结构
JP7236930B2 (ja) 放熱装置
JP6277598B2 (ja) 冷却モジュール、積層半導体集積回路装置及び冷却モジュールの製造方法
JP5929059B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110816

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120430

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150525

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees