KR20050014676A - 회로 모듈 - Google Patents

회로 모듈

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KR20050014676A
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conductive pattern
circuit device
sealing resin
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산도후미오
이가라시유스께
사까모또노리아끼
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산요덴키가부시키가이샤
간또 산요 세미컨덕터즈 가부시끼가이샤
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Abstract

본 발명은 리드를 가지며, 또한 내부에 미세한 패턴을 갖는 회로 모듈을 제공하는 것을 목적으로 한다. 이를 위해, 본 발명의 회로 모듈(10A)은 외부와의 전기적 입출력을 행하는 단자로 되는 리드(11)와, 리드(11)와 전기적으로 접속된 제1 회로 소자(22)가 제1 밀봉 수지(23)에 의해 밀봉된 회로 장치(20A)와, 리드(11)에 형성된 아일런드(12)에 고착된 제2 회로 소자(16)와, 회로 장치(20A) 및 제2 회로 소자(16)를 밀봉하는 제2 밀봉 수지(15)를 가지며, 회로 장치(20A)는 리드(11)끼리의 간격보다도 좁은 간격의 도전 패턴(21)을 갖는다.

Description

회로 모듈{CIRCUIT MODULE}
본 발명은 회로 모듈에 관한 것으로, 특히 외부 단자로서의 리드를 갖는 회로 모듈에 관한 것이다.
도 9를 참조하여, 종래형의 회로 장치(100)의 구성에 대하여 설명한다. 도 9의 (a)는 회로 장치(100)의 평면도이며, 도 9의 (b)는 그 단면도이다(특허 문헌 1 참조).
회로 장치(100)의 중앙부에는 도전 재료로 이루어지는 랜드(102)가 형성되며, 랜드(102)의 주위에는 다수개의 리드(101)의 일단이 접근되어 있다. 리드(101)의 일단은 금속 세선(105)을 통해 반도체 소자(104)와 전기적으로 접속되며, 타단은 밀봉 수지(103)로부터 노출되어 있다. 밀봉 수지(103)는 반도체 소자(104), 랜드(102) 및 리드(101)를 밀봉하여 일체로 지지하는 기능을 갖는다.
또한, 반도체 소자(104)가 고출력인 것인 경우에는, 반도체 소자(104)로부터 발생되는 열을 효율적으로 외부로 방출하기 위해서나, 전류 용량을 확보하기 위해서도, 리드(101)는 굵게 형성된다.
한편, SIP(System In Package)라 부르는 박형의 패키지가 최근 개발되고 있다. 이 SIP에서는, 일반적으로는 플렉시블 시트 등을 기판으로 하여, 그 위에 소자가 실장되어 있으며, 전체가 몰드되어 있다. 또한, 이 패키지의 이면에는, 수많은 외부 접속 전극이 형성되며, 땜납볼이 고착되어 있다.
[특허 문헌 1]
일본 특개평11-340257호 공보
그러나, 리드 프레임형의 패키지에서는, LSI 및 TR 등의 능동 소자, 칩 컨덴서 등의 수동 소자를 한꺼번에 조립할 수 없는 문제가 있었다. 이것은, 각각의 소자를 전기적으로 접속하는 데, 리드 프레임으로는 곤란하기 때문이다.
한편, SIP형 패키지에서는, LSI 및 TR 등의 능동 소자, 칩 컨덴서 등의 수동 소자를 1개의 패키지에 조립하는 것이 가능하다. 그러나, 박형이며 소형이기 때문에 땜납볼이 작다. 이 때문에, 프린트 기판 등에 SIP를 실장하면, 실장 기판과 패키지의 열 팽창 계수의 차이에 의해, 땜납볼에 크랙이 발생하게 되는 문제가 있었다. 또한, 차량 탑재 등의 열이 발생하는 분위기에서, 고기능의 반도체 소자로서 SIP를 실현하면, 방열 및 전기적 접속 면에서 문제가 발생한다.
또한, 상술한 바와 같은 회로 장치(100)에서는, 두꺼운 금속판을 가공함으로써, 개개의 리드(101)를 굵게 형성하고 있었다. 따라서, 0.5㎜ 정도의 두께를 갖는 리드(101)를 형성한 경우, 리드(101)끼리의 간격도 0.5㎜ 이상으로 되게 된다. 이 때문에, 리드(101)를 이용하여, 회로 장치 내부에 복잡한 전기 회로를 구성할 수 없다는 문제가 있었다.
본 발명은 상술한 문제점을 감안하여 이루어진 것이며, 본 발명의 주된 목적은, 리드를 가지며 또한 내부에 미세한 패턴을 갖는 회로 모듈을 제공하는 것에 있다. 또한, 본 발명의 목적은, 리드 프레임을 채용하여 실장 기판과의 응력을 흡수하면서, 고기능의 시스템을 내재시킨 회로 모듈을 제공하는 것에 있다.
도 1의 (a), (b), (c)는 본 발명의 회로 모듈를 도시하는 평면도, 단면도, 단면도.
도 2의 (a) 내지 (d)는 본 발명의 회로 모듈을 도시하는 단면도.
도 3의 (a) 및 (b)는 본 발명의 회로 모듈을 도시하는 평면도 및 단면도.
도 4의 (a) 내지 (d)는 본 발명의 회로 모듈을 도시하는 단면도.
도 5는 회로 모듈을 도시하는 단면도.
도 6은 본 발명의 회로 모듈을 도시하는 평면도.
도 7의 (a) 및 (b)는 본 발명의 회로 모듈을 도시하는 평면도 및 단면도.
도 8의 (a) 내지 (c)는 본 발명의 회로 모듈을 도시하는 단면도.
도 9의 (a) 및 (b)는 종래의 회로 장치를 도시하는 평면도 및 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10A - 10C : 회로 모듈
11 : 리드
12 : 아일런드
13 : 금속 세선
14 : 접속부
15 : 제2 밀봉 수지
16 : 제2 회로 소자
20 : 회로 장치
본 발명의 회로 모듈은, 외부와의 전기적 입출력을 행하는 단자로 되는 리드와, 상기 리드와 전기적으로 접속된 제1 회로 소자가 제1 밀봉 수지에 의해 밀봉된 회로 장치와, 상기 리드에 형성된 아일런드에 고착된 제2 회로 소자와, 상기 회로 장치 및 상기 제2 회로 소자를 밀봉하는 제2 밀봉 수지를 가지며, 상기 회로 장치는 상기 리드끼리의 간격보다도 좁은 간격의 도전 패턴을 갖는 것을 특징으로 한다.
또한, 본 발명의 회로 모듈은, 외부와의 전기적 입출력을 행하는 단자로 되는 리드와, 상기 리드와 전기적으로 접속된 제1 회로 소자가 실장된 실장 기판과, 상기 리드에 형성된 아일런드에 고착된 제2 회로 소자와, 상기 실장 기판, 상기 제1 회로 소자 및 상기 제2 회로 소자를 밀봉하는 밀봉 수지를 가지며, 상기 실장 기판은 상기 리드끼리의 간격보다도 좁은 간격의 도전 패턴을 갖는 것을 특징으로 한다.
또한, 본 발명의 회로 모듈은, 회로 소자가 제1 밀봉 수지에 의해 밀봉된 회로 장치와, 상기 회로 장치를 밀봉하는 제2 밀봉 수지와, 상기 회로 장치와 전기적으로 접속되며 상기 제2 밀봉 수지로부터 외부로 도출하는 리드를 구비하며, 상기제2 밀봉 수지의 열 팽창 계수는, 상기 제1 밀봉 수지의 열 팽창 계수보다도 큰 것을 특징으로 한다.
도 1을 참조하여, 본 발명의 회로 모듈(10A)의 구성을 설명한다. 도 1의 (a)는 회로 모듈(10A)의 평면도이며, 도 1의 (b)는 그 단면도이다.
도면으로부터도 알 수 있는 바와 같이, 본 발명의 회로 모듈(10A)은, 외부 접속 전극이 설치된 SIP 등의 박형의 회로 장치를 리드 프레임에 실장하여 수지 밀봉한 것이다. 이 구성에 의해, 수많은 소자가 한꺼번에 실장 가능해져서, 이면에만 외부 전극이 설치된 회로 장치를 워드를 채용한 모듈로서 실현할 수 있다. 이 회로 모듈(10A)을 프린트 기판, 세라믹 기판, 또는 금속 기판(이하, 실장 기판이라 함)에 실장하여도, 리드(11)에 의해 열 응력이 저감되고, 또한 방열성도 향상된다.
회로 모듈(10A)에서는, 리드(11) 위에 회로 장치(20A)가 실장되어 있다. 또한, 파워계의 반도체 소자(파워-MOS, IGBT, 파워 IC)는, 회로 장치(20A)와는 별도로, 아일런드(12) 위에 베어 칩으로 실장되어 있다.
예를 들면, 인버터의 6개의 스위칭 트랜지스터와, 이들을 구동시키는 구동 회로가 회로 모듈(10A)에 내장되는 경우를 생각한다. 이 경우, 6개의 트랜지스터는 아일런드(12)에 실장된다. 그리고, 복수의 소자로 이루어지는 복잡한 구동 회로는, 회로 장치(20A)로서 패키지된다. 이 구성에 의해, 리드 프레임만으로는 실현할 수 없는 복잡하며 고기능을 갖는 회로를 회로 장치(20A)로서 실현할 수 있어서, 방열이 필요한 소자는 리드를 채용함으로써 방열이 가능해진다. 그러나, 실장 기판에 회로 모듈(10A)을 실장하여도, 회로 장치(20A)가 리드에 전기적으로 접속되어 있기 때문에, 접속 불량 등의 신뢰성 저하를 유발하지 않는다.
구체적으로는, 이면에 접속부(14)가 형성된 회로 장치(20A)가 있다. 또한, 이 회로 장치(20A)의 이면에 상당하는 부분에는, 복수의 리드(11)가 설치되어 있다. 또한, 방열을 필요로 하는 제2 회로 소자(16)를 위해, 아일런드(12)가 설치되어 있다. 또한, 이 아일런드(12)의 주위에도 리드(11)가 설치되어 있다. 여기서, 아일런드(12)는 리드(11)와 일체로 되어 접지 리드로서도 기능하고 있다.
리드(11)는 일단이 제2 밀봉 수지(15)로부터 외부로 도출되어, 외부와의 전기적 입출력을 행하는 단자로서 기능한다. 또한, 리드(11)의 타단 부근은 회로 모듈에 내장되는 소자와 전기적으로 접속된다. 리드(11)는 모듈에 내장되는 소자로부터 발생되는 열을 적극적으로 외부로 방출하기 위해, 또한 큰 전류 용량을 확보하기 위해, 그 단면은 크게 형성되어 있다. 예를 들면, 리드(11)의 단면을 0.5㎜×0.5㎜ 정도로 하면, 전류 용량의 확보 및 방열성의 향상을 충분히 행할 수 있다. 또한, 리드(11)는 두꺼운 금속판을 가공함으로써 형성되며, 이 가공 방법으로서는 금형을 이용한 펀칭 가공, 또는 에칭을 예로 들 수 있다. 이것으로부터, 리드(11)끼리의 간격을 그 두께에 비해 극히 좁게 하기가 어려워서, 실제로는 리드(11)끼리의 간격은 그 두께와 동일한 정도(예를 들면 0.5㎜ 이상)로 형성된다. 리드(11)의 재료로서는 동, 철, 니켈, 알루미늄, 또는 이들 합금을 전반적으로 채용할 수 있다. 여기서는, 리드(11)는 모듈의 대향되는 변으로부터 외부로 도출되어 있지만, 리드(11)의 4 방향 또는 1 방향으로 도출시킬 수도 있다.
또한, 리드(11)는 회로 장치(20A)의 하방으로 연장될 수 있다. 구체적으로는, 도 1의 (a)를 참조하여, 리드(11E)의 한쪽 단부는, 지면 상에서는 제2 밀봉 수지(15)의 상측의 측변으로부터 외부로 도출되어 있다. 그리고, 리드(11E)의 다른쪽 단부는 회로 장치(20A)의 하방으로 연장되어, 리드(11E)가 도출되는 방향과는 반대 방향(지면에서는 하방)의, 회로 장치(20A)의 주변부에 형성된 접속부(14A)에 접속되어 있다.
또한, 도 1의 (a)를 참조하여, 리드(11F)와 리드(11G)는, 회로 모듈(10A)의 서로 대향하는 변으로부터 도출되어 있지만, 회로 장치(20A)의 하방에서 양 리드는 연결되어 있다. 이와 같이, 회로 장치(20A)의 하방에서, 리드(11)를 연장시킴으로써, 리드(11)의 배선 설계의 자유도를 향상시킬 수 있다.
접속부(14)는, 땜납 등의 납재로 이루어져서, 회로 장치(20A)와 리드(11)를 기계적으로도 전기적으로도 접속시키는 기능을 갖는다. 또한, 접속부(14)의 재료로서는, Ag 페이스트나 Cu 페이스트 등의 도전성 페이스트를 채용할 수도 있다. 회로 장치(20A)의 리드(11)에의 실장은 회로 장치(20A)의 이면에 형성된 접속부(14)를 용융하는 리플로우 공정에서 행할 수 있다. 구체적으로는, 접속부(14)가 접촉되는 부분의 리드(11)의 표면에 플럭스를 도포하고, 원하는 부분에 회로 장치(20A)를 장착한 후, 리플로우를 행함으로써, 회로 장치(20A)와 리드(11) 간의 접합을 행할 수 있다.
제2 밀봉 수지(15)는, 리드(11), 회로 장치(20A), 제2 회로 소자(16), 및 금속 세선(13)을 피복하고 있다. 그리고, 제2 밀봉 수지(15)로부터는 리드(11)가 도출되어, 외부와의 전기적 입출력 단자로서 기능한다.
회로 장치(20A)는, 회로 모듈(10A)에 내장되어, 땜납 등의 납재로 이루어지는 접속부(14)를 통해 리드(11)에 기계적 또한 전기적으로 접속되어 있다. 회로 장치(20A)는, 지지 기판을 불필요하게 한 형상으로, 박형의 패키지이다. 여기서, 회로 장치(20A)는 도전 패턴(21)과, 도전 패턴(21) 위에 장착된 제1 회로 소자(22)와, 도전 패턴(21)의 이면을 노출시켜 제1 회로 소자(22)를 밀봉하는 제1 밀봉 수지(23)로 주로 이루어진다. 여기서는, LSI 칩인 반도체 소자가 제1 회로 소자(22)로서 채용되며, 금속 세선(25)을 통해 제1 회로 소자(22)와 도전 패턴(21)이 전기적으로 접속되어 있다. 따라서, 제1 회로 소자(22)는 금속 세선(25), 도전 패턴(21), 및 접속부(14)를 통해 리드(11)와 전기적으로 접속되어 있다.
도전 패턴(21)은, 상술된 리드(11)에 이용되는 금속과 마찬가지의 것을 채용할 수 있다. 여기서는, 도전 패턴(21)은 반도체 소자인 제1 회로 소자(22)가 장착되는 다이 패드와, 금속 세선(25)이 본딩되는 본딩 패드를 형성하고 있다. 또한, 원하는 회로를 회로 장치(20A) 내부에 구성하기 위한 배선부가 도전 패턴(21)에 의해 형성되어도 된다. 그리고, 리드(11)와의 접속을 행하는 접속부(14)는, 도전 패턴(21)의 이면에 형성된다. 여기서, 도전 패턴(21)끼리의 간격은, 예를 들면 150㎛ 정도이며, 그 이하의 미세한 패턴을 형성하는 것도 가능하다.
회로 장치(20A)의 이면은, 접속부(14)가 형성되는 부분을 제외하고, 레지스트(26)에 의해 피복되어 있다. 따라서, 이 레지스트(26)에 의해 땜납 등의 납재로 이루어지는 접속부(14)의 평면적 크기를 규제할 수 있다. 또한, 레지스트(26)에 의해 도전 패턴(21)의 이면과 리드(11) 간의 전기적 절연을 행할 수 있다.
제2 회로 소자(16)는 리드(11A)에 형성된 아일런드에 고착되어 있다. 상술한 바와 같이, 리드(11A)가 굵게 형성되어 있기 때문에, 제2 회로 소자(16)로서 파워계의 반도체 소자를 채용한 경우에도, 대전류를 취급하는 것이 가능하며, 또한 제2 회로 소자(16)로부터 발생되는 열을 외부로 방출시킬 수 있다. 또한, 제2 회로 소자(16)로서는, 반도체 소자 이외의 소자도 채용 가능하며, 칩 저항이나 칩 컨덴서 이외에, 수동 소자이나 능동 소자를 전반적으로 채용하는 것도 가능하다. 제2 회로 소자(16)는 그 이면이 아일런드에 고착되며, 그 표면에 형성된 전극과 다른 리드(11)가 금속 세선(13)을 통해 접속되어 있다.
또한, 도 1의 (a)에서는, 아일런드(12)와 리드(11A)는 연결되어 있지만, 아일런드(12)를 리드(11A)로부터 분리시켜 형성하여도 된다. 이것에 의해, 아일런드(12)에 고착되는 제2 회로 소자(16)의 이면을 리드(11)로부터 독립시킬 수 있다.
또한, 제2 회로 소자(16)로는, 회로 장치(20A)에 내장되는 제1 회로 소자(22)보다도 발열이 큰 소자가 채용된다. 예를 들면, 제2 회로 소자(16)로서 파워계의 반도체 소자를 채용하고, 이 제2 회로 소자를 제어하는 LSI 칩을 제1 회로 소자(22)로서 채용할 수 있다.
본 발명의 포인트는, SIP형의 패키지의 이면에 외부 접속 전극이 있는 회로 장치(20A)를, 리드 프레임(11)에 실장하는 것에 있다. 이것에 의해, 회로 장치(20A)를 직접 실장 기판에 고착하지 않기 때문에, 실장 기판의 열 팽창에 따른 땜납 크랙 등의 신뢰성 저하를 방지할 수 있다. 또한, 파워 소자인 제2 회로 소자(16)는, 리드 프레임(11)과 연속하는 아일런드(12)에 고착되며, 제2 밀봉 수지(15)에 의해 밀봉되어 있다. 이 결과, 제2 회로 소자(16)로부터 발생되는 열을 양호하게 방열할 수 있다. 또한, 리드 프레임으로서는 실현할 수 없는 복잡한 도전 패턴을 회로 장치(20A) 내에 실현할 수 있다.
또한, 회로 장치(20A)가 납재인 접속부(14)를 개재하여 리드(11)에 고착될 경우, 이 접속부(14)는 제2 밀봉 수지(15)에 의해 포위된다. 제2 밀봉 수지(15)는, 예를 들면 고열로 밀봉되기 때문에, 접속부(14)에 압축하는 데 힘을 계속하여 가한다. 이것에 의해, 접속부(14)의 크랙의 방지에도 효과가 있다.
또한, 본 발명의 포인트는, 리드(11)끼리의 간격보다도 회로 장치(20A) 내부의 도전 패턴(21)끼리의 간격이 좁은 것에 있다. 구체적으로는, 리드(11)는 굵게 형성되며, 도전 패턴(21)은 미세하게 형성되어 있다. 즉, 리드(11)가 굵게 형성됨으로써, 전류 용량의 확보 및 방열성을 향상할 수 있다. 그리고, 도전 패턴(21)이 미세하게 형성됨으로써, 복잡한 전기 회로를 구성하기 위한 패턴의 인출이 가능해져서, 교차되는 배선을 실현할 수 있다. 구체적으로는, 도전 패턴(21)끼리가 이격되는 거리를 50㎛ 정도 이하로 할 수 있다. 또한, 리드(11)끼리를 접속하는 배선부를 회로 장치(20A)에 내장시키는 것도 가능하다. 예를 들면, 도 1의 (a)를 참조하여, 리드(11B)와 리드(11D)를 전기적으로 접속하는 배선부를 도 1에 나타내는 점선의 경로로 형성할 수 있다.
또한, 도 1의 (c)를 참조하면, 여기서는 회로 장치(20A) 내부에서 제1 회로 소자(22)가 플립칩으로 실장되어 있다. 즉, 제1 회로 소자(22)는 범프 전극(25B)을 통해 도전 패턴(21)과 전기적으로 접속되어 있다.
도 2를 참조하여, 다른 형태의 회로 모듈(10A)의 구조를 설명한다. 도 2의 (a) 내지 도 2의 (d)는 각 형태의 회로 모듈(10A)의 구조를 설명하는 단면도이다. 이들 회로 모듈의 기본적 구조는, 도 1을 참조하여 설명한 것과 마찬가지이기 때문에, 이하는 상위점을 중심으로 설명한다.
도 2의 (a)를 참조하면, 여기서는 회로 장치(20B)는 지지 기판(28)를 갖고 있다. 구체적으로는, 지지 기판(28)의 표면에 도전 패턴(21)이 형성되며, 도전 패턴(21)과 전기적으로 접속된 제1 회로 소자(22)는 제1 밀봉 수지(23)에 의해 피복되어 있다. 또한, 도전 패턴(21)은 지지 기판(28)의 이면으로도 연장되며, 접속부(14)를 통해 리드(11)와 전기적으로 접속되어 있다. 지지 기판(28)으로서는, 수지제의 기판, 세라믹제의 기판 등을 전반적으로 채용할 수 있다.
도 2의 (b)를 참조할 때, 여기서는 회로 장치(20C)는 제1 도전 패턴(21A) 및 제2 도전 패턴(21B)으로 이루어지는 다층의 배선 구조를 갖는다. 제1 도전 패턴(21A)과 제2 도전 패턴(21B)은 절연층을 통하여 적층되며, 원하는 부분에서 절연층을 관통하여 접속되어 있다. 제1 도전 패턴(21A)은 금속 세선(25)을 통해 제1 회로 소자(22)와 접속되며, 제2 도전 패턴(21B)은 접속부(14)를 통해 리드(11)와 고착되어 있다. 특히, 제1 도전 패턴(21A)은 도전 패턴(21A)끼리의 간격을 50㎛ 정도로 할 수 있어서, 미세한 패턴을 형성할 수 있다.
도 2의 (c)를 참조할 때, 여기서는 제1 회로 소자(22)로서, 반도체 소자(22A)와 칩 소자(22B)가 채용되어 있다. 즉, 회로 장치(20D)에 복수개의 소자를 내장시키는 것이 가능하며, 내장되는 소자로서는 능동 소자와 수동 소자를 전반적으로 채용할 수 있다. 능동 소자로서는, 트랜지스터, 다이오드, IC 칩 등이 채용된다. 또한, 수동 소자로서는, 칩 저항, 칩 컨덴서 등이 채용된다. 또한, 회로 장치(20D)를 전기적으로 접속된 복수개의 제1 회로 소자(22)에 의해 시스템이 구축된 SIP(System In Package)로 할 수도 있다.
또한, 회로 모듈(10A)에 복수개의 소자가 내장되는 경우, 대전류가 흐르는 소자를 제2 회로 소자(16)로서 리드(11A)의 아일런드(12) 상에 고착하고, 다른 소자를 제1 회로 소자(22)로서 회로 장치(20A)에 내장시킬 수도 있다.
도 2의 (d)를 참조하면, 여기서의 회로 모듈은 외부와의 전기적 입출력을 행하는 단자로 되는 리드(11)와, 리드(11)와 전기적으로 접속된 제1 회로 소자(22)가 실장된 실장 기판(27)을 갖는다. 또한, 리드(11A)에 형성된 아일런드(12)에는 제2 회로 소자(16)가 고착되어 있다. 또한, 실장 기판(27), 제1 회로 소자(22) 및 제2 회로 소자(16)는 밀봉 수지에 의해 밀봉되어 있다. 그리고, 실장 기판(27)은 리드(11)끼리의 간격보다도 좁은 간격의 도전 패턴(21)을 갖는 구성으로 이루어져 있다.
상기한 바와 같이, 도 2에 도시하는 회로 모듈의 기본적 구성은 도 1과 마찬가지이며, 차이점은 제1 회로 소자(22)로서 반도체 소자(22A) 및 칩 소자(22B)가 실장 기판(27) 위에 실장되어 있는 점에 있다.
즉, 실장 기판(27)의 표면에 형성된 미세한 도전 패턴(21) 위에, 제1 회로 소자(22)로서의 반도체 소자(22A) 및 칩 소자(22B)가 고착되어 있다. 그리고, 실장 기판(27)을 관통하여, 실장 기판(27)의 이면으로 연장된 도전 패턴(21)은 접속부(14)에 의해 리드(11)와 전기적으로 접속되어 있다. 따라서, 제1 회로 소자(22)가 실장된 실장 기판(27)은, 도 1에 도시하는 회로 장치(20A)에 상당하는 것이다. 실장 기판(27)으로서는, 수지제의 기판, 세라믹제의 기판 등을 전반적으로 채용할 수 있다. 또한, 실장 기판(27) 내부에 다층의 배선 구조를 형성해도 된다.
도 3을 참조하여, 다른 형태의 회로 모듈(10B)의 구조를 설명한다. 도 3의 (a)는 회로 모듈(10B)의 평면도이며, 도 3의 (b)는 그 단면도이다.
도 3의 (a) 및 도 3의 (b)를 참조하면, 회로 장치(20A)는 도전 패턴(21)의 이면이 노출되는 면을 상면으로 하여, 회로 모듈(10B)에 내장되어 있다. 그리고, 도전 패턴(21)의 이면과 리드(11)는 금속 세선(13)을 통해 전기적으로 접속되어 있다. 그리고, 회로 장치(20A)는 접착제 등을 개재하여 랜드(29)에 고착되어 있다. 이 랜드(29)의 크기는 회로 장치(20A)보다도 커도 되며, 작아도 된다.
금속 세선(13)의 재료로서 알루미늄을 채용할 경우에는, 도전 패턴(21)의 이면 및 리드(11)의 표면에 도금막을 형성하지 않고, 바로 와이어 본딩을 행할 수 있다. 이 때문에, 제조 공정 및 구성의 간략화를 행할 수 있다.
또한, 도 3의 (a)를 참조하여, 금속 세선(13A)에 의해, 회로 장치(20A)의 도전 패턴(21)의 이면과, 제2 회로 소자(16)는 전기적으로 접속되어 있다. 본원의 구성에 따라, 회로 장치(20A)와 제2 회로 소자(16)를 이와 같이 바로 접속할 수 있다.
도 4를 참조하여, 다른 형태의 회로 모듈(10B)의 구조를 설명한다. 도 4의 (a) 내지 도 4의 (d)는, 각 형태의 회로 모듈(10B)의 구조를 설명하는 단면도이다.이들 회로 모듈의 기본적 구조는 도 3을 참조하여 설명한 것과 마찬가지이다.
도 4의 (a)를 참조하면, 여기서는 지지 기판(28)을 갖는 회로 장치(20B)가 회로 모듈(10B)에 내장되어 있다. 그리고, 지지 기판(28)의 이면(여기서는, 상면)의 도전 패턴(21)과 리드(11)가 금속 세선(13)에 의해 전기적으로 접속되어 있다.
도 4의 (b)를 참조하면, 여기서는 제1 도전 패턴(21A) 및 제2 도전 패턴(21B)으로 이루어지는 다층의 배선 구조를 갖는 회로 장치(20C)가, 회로 모듈(10B)에 내장되어 있다. 회로 장치(20C)의 상면에 노출되는 제2 도전 패턴(21B)과 리드(11)가 금속 세선(13)에 의해 전기적으로 접속되어 있다.
도 4의 (c)를 참조하면, 회로 장치(20D)에는 복수개의 제1 회로 소자(22)가 내장되며, 여기서는 반도체 소자(22A) 및 칩 소자(22B)가 내장되어 있다.
도 4의 (d)를 참조하면, 여기서는 실장 기판(27)의 표면에 형성된 도전 패턴(21)에, 제1 회로 소자(22)로서 반도체 소자(22A) 및 칩 소자(22B)가 고착되어 있다. 그리고, 실장 기판(27)의 주변부의 도전 패턴(21)과 리드(11)가 금속 세선(13)을 통해 전기적으로 접속되어 있다.
도 5의 단면도를 참조하여, 다른 형태의 회로 모듈의 구성을 설명한다.
이 도면에 도시하는 회로 모듈에서는, 실장 기판(27)의 표면에 회로 소자가 실장되며, 실장 기판(27)과 리드(11)는 금속 세선(25)을 통해 접속되어 있다. 또한, 실장 기판(27)에 실장되는 칩 소자(22B)도 금속 세선(25)에 의해 접속되어 있다. 즉, 전기적 접속이 금속 세선(25)에 의해서만 행해진다. 따라서, 납재나 도전성 접착제를 배제한 구성으로 되어 있기 때문에, 접속 신뢰성이 향상되어 있다.
구체적으로는, 실장 기판(27)의 주변부는, 도전 패턴(21)으로 이루어지는 패드(21A)가 형성되어 있다. 그리고, 금속 세선(25)을 통해, 패드(21A)와 리드(11)가 전기적으로 접속되어 있다. 실장 기판(27)의 표면에는, 회로 소자를 밀봉하는 제1 밀봉 수지(23)가 형성된다. 여기서, 제1 밀봉 수지(23)는 패드(21A)가 형성되는 실장 기판(27)의 주변부를 제외하고 형성되어 있다. 또한, 실장 기판(27)과 리드(11)는, 접착제(34)에 의해 기계적으로 고정되어 있다.
일반적으로는, 칩 소자(22B)는 납재를 통해 접속되지만, 여기서는, 금속 세선(25)을 이용하여 접속되어 있다. 구체적으로는, 칩 소자(22B)의 양단에 위치하는 전극부의 상면에 금속 세선(25)이 접속되어 있다. 이 때문에, 칩 소자(22B)의 전극부 상면에는, 와이어 본딩을 행하기 위한 금 도금이 실시되어도 된다. 또한, 칩 소자(22B)는, 절연성의 접착제 등에 의해 실장 기판(27)의 표면에 고착된다.
칩 소자(22B)가, 예를 들면 칩 컨덴서인 경우, 그 열 팽창 계수는 10×10-6/℃이어서, 실장 기판에 비해 그 값이 작다. 이 때문에, 납재를 이용하여 칩 소자(22B)를 실장 기판(27)에 고착한 경우, 납재에 크랙이 발생되는 문제가 있었다. 본 발명의 형태에서는, 납재를 생략한 구성으로 되어 있기 때문에, 접속 신뢰성이 향상된다.
도 6을 참조하여, 회로 장치(20)가 갖는 도전 패턴(21)의 구체적인 배선 구조의 일례를 설명한다. 여기서는, 다층의 배선 구조를 갖는 회로 장치(20C)의 배선 구조를 설명한다.
도 6을 참조하면, 금속 세선(25)과 전기적으로 접속되는 제1 도전 패턴(21A)을 실선으로 나타내며, 절연층을 개재하여 제1 도전 패턴의 하방으로 적층되는 제2 도전 패턴(21B)을 점선으로 나타내고 있다.
제1 도전 패턴(21A)은, 회로 장치(20C)에 내장되는 제1 회로 소자(22)의 주변부에 본딩 패드부를 형성하고, 금속 세선(25)을 통해 제1 회로 소자(22)와 전기적으로 접속되어 있다. 또한, 제1 도전 패턴(21A)끼리의 간격은 50㎛ 정도이어서, 매우 미세한 패턴을 형성하는 것이 가능하다. 여기서는, 제1 도전 패턴(21A)은 주변부에 본딩 패드부를 형성하며, 다층 접속부(30)까지 연장되어 있다. 그리고, 다층 접속부(30)는 절연층을 관통하여, 제1 도전 패턴(21A)과 제2 도전 패턴(21B)을 전기적으로 접속하고 있다.
제2 도전 패턴(21B)은, 주로 외부 전극을 형성하고 있다. 즉, 도 1에 도시한 바와 같은 접속 구조의 경우에는, 제2 도전 패턴(21B)은 납재로 이루어지는 접속부(14)가 형성되는 부분으로 된다. 그리고, 도 3에 도시한 바와 같은 접속 구조의 경우에는 제2 도전 패턴(21B)은 금속 세선(13)이 본딩되는 부분으로 된다. 또한, 리드(11)끼리 접속하기 위한 배선부를 제2 도전 패턴(21B)에 의해 형성할 수도 있다. 또한, 회로 장치(20C) 내부에서, 배선을 교차시키기 위한 배선부를 제2 도전 패턴(21B)에 의해 형성할 수 있다.
다음으로, 도 7을 참조하여, 다른 형태의 회로 모듈(10C)의 형성을 설명한다. 도 7의 (a)는 회로 모듈(10C)의 평면도이고, 도 6의 (b)는 그 단면도이다.
도 7의 (a)를 참조할 때, 회로 모듈(10C)의 서로 대향되는 변에는 복수개의리드(11)가 설치되어 있다. 그리고, 회로 장치(20A)는 페이스 다운으로, 접속부(14)를 통해 리드(11)에 고착되어 있다. 리드(11A)와 리드(11B)는, 회로 장치(20A)의 하방으로 연장되는 배선부(11C)에 의해 접속되어 있다.
도 7의 (b)를 참조하면, 상술한 바와 같이 배선부(11C)는 회로 장치(20A)의 하방으로 연장되어 있다. 그리고, 회로 장치(20A)에서, 도전 패턴(21)의 이면은 제1 밀봉 수지(23)로부터 노출된다. 그러나, 노출되는 도전 패턴(21)은 접속부(14)가 형성되는 부분을 제외하고, 레지스트(26)에 의해 피복되어 있다. 따라서, 레지스트(26)에 의해 회로 장치의 도전 패턴(21)과 배선부(11C)가 접촉되는 것을 방지할 수 있다.
다음으로, 도 8을 참조하여, 다른 형태의 회로 모듈을 설명한다.
도 8의 (a)를 참조하여, 회로 모듈(10D)에서는, 제1 회로 소자(22)를 내장하는 회로 장치(20B)가, 제2 밀봉 수지(15)에 의해 밀봉되어 있다. 그리고, 회로 장치(20B)에 전기적으로 접속된 리드(11)는, 제2 밀봉 수지(15)로부터 외부로 도출되어 있다. 외부로 노출되는 리드(11)가, 기판(31)의 표면에 형성된 도전로(32)에 고착됨으로써, 회로 모듈(10D)의 실장이 행해지고 있다.
여기서는, 회로 모듈(10D)의 전체를 밀봉하는 제2 밀봉 수지(15)의 열 팽창 계수를 회로 장치(20B)를 구성하는 제1 밀봉 수지(23)보다도 크게 함으로써, 접속 신뢰성을 향상시키고 있다. 구체적으로는, 제1 밀봉 수지(23)의 열 팽창 계수는, 내장되는 소자의 열 팽창 계수와의 매칭이 고려되어, 그 값이 작게 조정되어 있다.예를 들면, 제1 밀봉 수지(23)의 열 팽창 계수는 9 내지 15×10-6/℃이다. 그것에 대하여, 기판(31)이 유리 에폭시 수지로 이루어지는 경우에는, 그 열 팽창 계수는 20×10-6/℃ 정도이다. 따라서, 제1 밀봉 수지(23)와 기판(31)은 열 팽창 계수가 크게 다르다. 따라서, 회로 장치(20B)를 바로 실장 기판(21)에 고착한 경우를 생각하면, 온도 변화되었을 때에, 양자 간에 큰 인장·압축 응력이 발생할 우려가 있다. 본 발명의 형태에서는, 제2 밀봉 수지(15)의 열 팽창 계수를 20∼25×10-6/℃ 정도로 조정함으로써, 회로 모듈(10D) 전체의 열 팽창 계수를 기판(31)에 근사시키고 있다. 이것에 의해, 인장·압축 응력을 저감시킬 수 있다. 따라서, 리드(11)와 기판(31) 간의 접속부의 접속 신뢰성을 향상시킬 수 있다.
제2 밀봉 수지(15)의 열 팽창 계수의 조정은, 혼입되는 필러의 충전량을 변화시킴으로써 행할 수 있다. 예를 들면, 열 팽창 계수가 작은 SiO2등의 필러의 혼입량을 적게 함으로써, 제2 밀봉 수지(15)의 열 팽창 계수를 크게 할 수 있다.
또한, 본 발명의 형태에서는, 리드(11)에 의해 응력의 흡수가 행해지고 있다. 구체적으로는, 리드(11)의 일단은, 회로 모듈(10D)의 내부에서, 회로 장치(20B)와 고착되어 있다. 또한, 외부로 도출되는 리드(11)의 타단은, 땜납 등의 접속부(33A)를 통해, 기판(31)의 표면에 형성된 도전로(32)와 고착되어 있다. 또한, 리드(11)의 중간부에는, 경사부가 형성되도록 절곡되어 가공이 실시되고 있다. 따라서, 회로 모듈(10D)과 기판(31)의 열 팽창 계수가 상이한 경우라도, 리드(11)의경사부가 만곡됨으로써, 열 응력이 흡수된다.
도 8의 (b)를 참조하여, 회로 모듈(10E)을 설명한다. 여기서는, 실장 기판(27)의 표면에는 도전 패턴(21)이 형성되며, 이 도전 패턴(21)에 회로 장치(20D, 20E)가 고착되어 있다. 또한, 실장 기판(27)의 주변부에 배치된 도전 패턴(21)에는, 리드(11)가 고착되어 있다. 여기서는, 실장 기판(27)의 열 팽창 계수를, 기판(31)에 맞추어 크게 함으로써, 접속 신뢰성을 향상시키고 있다. 구체적으로는, 기판(31)의 열 팽창 계수를 20∼25×10-6/℃ 정도로 조정하고 있다. 또한, 이와 같이 복수개의 회로 장치(20)가 내장되는 경우라도, 전체를 밀봉하는 제2 밀봉 수지(15)의 열 팽창 계수를 크게 함으로써, 접속 신뢰성을 보다 더 향상시킬 수 있다.
또한, 여기서는, 파워계의 소자인 제2 회로 소자(16)를 수지 밀봉된 회로 장치(20)에 내장시키는 것도 가능하다. 이것에 의해, 내장되는 모든 회로 소자를 수지 밀봉된 패키지 제품으로써 실장을 행할 수 있다. 따라서, 실장의 공정을 간략화할 수 있다. 또한, 제2 회로 소자(16)로서는, 파워 MOSFET, 파워 트랜지스터, IGBT 등을 채용할 수 있다. 또한, 제2 회로 소자(16)를 베어 칩의 상태로, 리드(11)에 연속되는 아일런드에 고착하는 것도 가능하다. 예를 들면, 도 1의 (a)에 나타내는 상태로 제2 회로 소자(16)를 실장할 수 있다.
도 8의 (c)를 참조하여, 회로 모듈(10F)을 설명한다. 여기서는, 실장 기판(27)의 표면에 복수개의 회로 장치(20)가 고착되어, 전체가 제2 밀봉 수지(15)에 의해 밀봉되어 있다. 또한, 실장 기판(27)의 이면에 형성된 제2 도전 패턴(21B)은외부로 노출되어 있다.
실장 기판(27)의 표면에는 제1 도전 패턴(21A)이 형성되고, 이면에는 제2 도전 패턴(21B)이 형성되어 있다. 제1 도전 패턴(21A)과 제2 도전 패턴(21B)은, 실장 기판(27)을 관통하는 비아 홀을 통해 접속되어 있다. 표면에 형성된 제1 도전 패턴(21A)에는, 회로 장치(20)가 고착된다. 이면에 형성된 제2 도전 패턴(21B)은, 외부로 노출되어 외부 단자로서 기능하고 있다.
제2 도전 패턴(21B)은, 외부로 노출되어 외부 전극을 형성하고 있다. 제2 도전 패턴(21B)은, 예를 들면 피치가 0.2㎜ 정도의 좁은 피치로, 매트릭스 형태로 실장 기판(27)의 이면에 형성되어 있다. 이 구성에 의해, 다수개(수백개 정도)의 외부 단자를 형성할 수 있다. 또, 제2 도전 패턴(21B)은, 접속부(33B)를 통해, 실장 기판(2)의 표면에 형성된 도전로(32)에 고착되어 있다.
회로 모듈(10F)에서는, 리드(11)가 인장·압축 응력을 저감시킴으로써, 접속부(33B)의 접속 신뢰성을 확보할 수 있다. 구체적으로는, 제2 도전 패턴(21B)과 비교하면, 리드(11)는 기판(31)측과 강고하게 고착되어 있다. 따라서, 접속 강도가 강한 리드(11)가 주변부에 위치하고 있기 때문에, 제2 도전 패턴(21B)의 접속부(33B)에 작용하는 인장·압축 응력을 저감시키는 것이 가능해진다. 또한, 리드(11)는, 반드시 입출력 단자로서 기능할 필요는 없으며, 더미의 리드(11)를 이용하여도 된다.
본 발명의 회로 모듈은, 외부 단자로서 기능하는 리드와, 이 리드와 전기적으로 접속된 회로 장치를 갖는다. 또한, 상기 리드끼리의 간격보다도, 상기 회로 장치가 갖는 도전 패턴끼리의 간격쪽이 좁게 이루어져 있다. 따라서, 본 발명의 회로 모듈은 굵게 형성된 리드를 가짐으로써 큰 전류 용량과 양호한 방열성을 가지고, 또한 상기 도전 패턴에 의해 미세한 전기 회로를 구성할 수 있다.
또한, 본 발명의 회로 모듈은, 내장되는 회로 장치를 구성하는 제1 밀봉 수지보다도 전체를 밀봉하는 제2 밀봉 수지의 열 팽창 계수를 크게 하고 있다. 따라서, 회로 모듈 전체의 열 팽창 계수를 모듈이 실장되는 기판에 근사시킬 수 있다. 이 때문에, 열 응력을 저감시킬 수 있어서, 회로 모듈의 접속 신뢰성을 향상시킬 수 있다.

Claims (16)

  1. 외부와의 전기적 입출력을 행하는 단자로 되는 리드와, 상기 리드와 전기적으로 접속된 제1 회로 소자가 제1 밀봉 수지에 의해 밀봉된 회로 장치와, 상기 리드에 형성된 아일런드에 고착된 제2 회로 소자와, 상기 회로 장치 및 상기 제2 회로 소자를 밀봉하는 제2 밀봉 수지를 포함하며,
    상기 회로 장치는, 상기 리드끼리의 간격보다도 좁은 간격의 도전 패턴을 갖는 것을 특징으로 하는 회로 모듈.
  2. 제1항에 있어서,
    상기 회로 장치는, 납재로 이루어지는 접속부를 통해 상기 리드와 전기적으로 접속되는 것을 특징으로 하는 회로 모듈.
  3. 제1항에 있어서,
    상기 회로 장치는 전극이 노출되는 면을 상면으로 하여 장착되며, 금속 세선을 통하여 상기 리드와 전기적으로 접속되는 것을 특징으로 하는 회로 모듈.
  4. 제1항에 있어서,
    상기 회로 장치의 하방으로 상기 리드가 연장되는 것을 특징으로 하는 회로 모듈.
  5. 제1항에 있어서,
    상기 도전 패턴은 다층의 배선 구조를 갖는 것을 특징으로 하는 회로 모듈.
  6. 제1항에 있어서,
    상기 제2 회로 소자는, 상기 제1 회로 소자보다도 발열량이 큰 반도체 소자 인 것을 특징으로 하는 회로 모듈.
  7. 외부와의 전기적 입출력을 행하는 단자로 되는 리드와, 상기 리드와 전기적으로 접속된 제1 회로 소자가 실장된 실장 기판과, 상기 리드에 형성된 아일런드에 고착된 제2 회로 소자와, 상기 실장 기판, 상기 제1 회로 소자 및 상기 제2 회로 소자를 밀봉하는 밀봉 수지를 포함하며,
    상기 실장 기판은, 상기 리드끼리의 간격보다도 좁은 간격의 도전 패턴을 갖는 것을 특징으로 하는 회로 모듈.
  8. 제7항에 있어서,
    상기 실장 기판의 도전 패턴은, 납재로 이루어지는 접속부를 통해 상기 리드와 전기적으로 접속되는 것을 특징으로 하는 회로 모듈.
  9. 제7항에 있어서,
    상기 실장 기판의 도전 패턴은, 금속 세선을 통해 상기 리드와 전기적으로 접속되는 것을 특징으로 하는 회로 모듈.
  10. 제7항에 있어서,
    상기 실장 기판의 하방으로 상기 리드가 연장되는 것을 특징으로 하는 회로 모듈.
  11. 제7항에 있어서,
    상기 실장 기판은 다층으로 형성되는 것을 특징으로 하는 회로 모듈.
  12. 제7항에 있어서,
    상기 제2 회로 소자는, 상기 제1 회로 소자보다도 발열량이 큰 반도체 소자인 것을 특징으로 하는 회로 모듈.
  13. 회로 소자가 제1 밀봉 수지에 의해 밀봉된 회로 장치와, 상기 회로 장치를 밀봉하는 제2 밀봉 수지와, 상기 회로 장치와 전기적으로 접속되며 상기 제2 밀봉 수지로부터 외부로 도출되는 리드를 포함하며,
    상기 제2 밀봉 수지의 열 팽창 계수는, 상기 제1 밀봉 수지의 열 팽창 계수보다도 큰 것을 특징으로 하는 회로 모듈.
  14. 제13항에 있어서,
    상기 리드의 일단은, 상기 제2 밀봉 수지의 내부에서 상기 회로 장치에 접속되며,
    상기 리드의 타단은, 상기 제2 수지로부터 외부로 도출되어 외부의 기판에 고착되는 것을 특징으로 하는 회로 모듈.
  15. 제13항에 있어서,
    표면에 도전 패턴이 형성된 실장 기판을 포함하며,
    상기 회로 장치는, 상기 실장 기판의 상기 도전 패턴에 전기적으로 접속되고,
    상기 리드는, 상기 도전 패턴을 통해 상기 회로 장치와 접속되는 것을 특징으로 하는 회로 모듈.
  16. 제15항에 있어서,
    상기 실장 기판의 표면 및 이면에는, 제1 도전 패턴 및 제2 도전 패턴이 형성되며,
    상기 제1 도전 패턴은 상기 회로 장치에 전기적으로 접속되고,
    상기 제2 도전 패턴은 상기 제2 밀봉 수지로부터 외부로 노출되는 것을 특징으로 하는 회로 모듈.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP2005268404A (ja) * 2004-03-17 2005-09-29 Sanyo Electric Co Ltd 回路モジュール
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP4545022B2 (ja) * 2005-03-10 2010-09-15 三洋電機株式会社 回路装置およびその製造方法
JP4758678B2 (ja) * 2005-05-17 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US20080012099A1 (en) * 2006-07-11 2008-01-17 Shing Yeh Electronic assembly and manufacturing method having a reduced need for wire bonds
JP4344766B2 (ja) * 2007-11-30 2009-10-14 シャープ株式会社 ソースドライバ、ソースドライバの製造方法、および液晶モジュール
DE102009002519A1 (de) * 2009-04-21 2010-10-28 Robert Bosch Gmbh Gekapselte Schaltungsvorrichtung für Substrate mit Absorptionsschicht sowie Verfahren zu Herstellung derselben
US20110075392A1 (en) * 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
US9111869B2 (en) * 2011-07-29 2015-08-18 Semtech Corporation Glass/ceramics replacement of epoxy for high temperature hermetically sealed non-axial electronic packages
WO2013163416A1 (en) * 2012-04-27 2013-10-31 Kemet Electronics Corporation Coefficient of thermal expansion compensating compliant component
KR102006388B1 (ko) * 2012-11-27 2019-08-01 삼성전자주식회사 발광 소자 패키지
CN104392969A (zh) * 2014-10-13 2015-03-04 华东光电集成器件研究所 一种多芯片集成电路抗冲击封装结构
KR20160140247A (ko) * 2015-05-29 2016-12-07 삼성전기주식회사 패키지 기판
JP6790372B2 (ja) * 2016-02-05 2020-11-25 富士電機株式会社 半導体装置
CN105789198A (zh) * 2016-04-07 2016-07-20 无锡矽瑞微电子股份有限公司 一种集成sip系统封装架构
JP6693441B2 (ja) * 2017-02-27 2020-05-13 オムロン株式会社 電子装置およびその製造方法
US10622290B2 (en) 2018-07-11 2020-04-14 Texas Instruments Incorporated Packaged multichip module with conductive connectors
CN111599769A (zh) * 2019-12-31 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6066890A (en) * 1995-11-13 2000-05-23 Siliconix Incorporated Separate circuit devices in an intra-package configuration and assembly techniques
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
JP2000294707A (ja) * 1999-04-08 2000-10-20 Nec Corp 半導体装置
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP4004715B2 (ja) * 2000-05-31 2007-11-07 三菱電機株式会社 パワーモジュール
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP2002057253A (ja) * 2000-08-10 2002-02-22 Nec Corp 半導体装置およびその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
US6791166B1 (en) * 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces

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