TWI241698B - Circuit module - Google Patents

Circuit module Download PDF

Info

Publication number
TWI241698B
TWI241698B TW93121570A TW93121570A TWI241698B TW I241698 B TWI241698 B TW I241698B TW 93121570 A TW93121570 A TW 93121570A TW 93121570 A TW93121570 A TW 93121570A TW I241698 B TWI241698 B TW I241698B
Authority
TW
Taiwan
Prior art keywords
circuit
lead
conductive pattern
scope
patent application
Prior art date
Application number
TW93121570A
Other languages
English (en)
Other versions
TW200515563A (en
Inventor
Fumio Sando
Yusuke Igarashi
Noriaki Sakamoto
Original Assignee
Sanyo Electric Co
Kanto Sanyo Semiconductors Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co, Kanto Sanyo Semiconductors Co filed Critical Sanyo Electric Co
Publication of TW200515563A publication Critical patent/TW200515563A/zh
Application granted granted Critical
Publication of TWI241698B publication Critical patent/TWI241698B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Description

-1241698
九、’《Γ %說明 【發明所屬之技術領域】 本發明係關於電路模組，特％ B d s + A 之弓I線的電路模組有關。〜疋與具有作為外部端子 【先前技術】 為電以往的電路裳請構造。第9圖⑴ 利文心）。平面圖，第9圖⑻為其剖面圖（參照專 部ιΓ:?:的中央部形成有由導電材料所構成之島 。而多數引請的—端則接近於島部m周圍。 連接^的:端經由金屬細線1〇5與半導體元件_電性 將半導:則自封裝樹脂103外露。封裝樹脂103具有 另外’半導體元件104為高輸出元件時，_了將 二、=1。4產生的熱有效率地放出至外部，也為了確保 电抓谷置，係將引線101做得較粗。 另一方面，最近開發出被稱為SIP(System InPack =型封裝件。此SIP—般來說是以撓性薄片等為基板g,) 在二上安裳有元件’且整體均被模塑。另外，此種封褒件 的背面，形成有多數的外部連接電極，並安褒有鲜錫球。 [專利文獻1]曰本特開平1 1-340257號公報 [發明所要解決之課題] 但是，在引線架型的封裝件中，有無法—次裝入 315980 5 1241698 以及TR等主動元件、與晶片電容器等被動元 =在引線架型封装件中，要使各個元件進行電:連; 疋相當困難的緣故。 包1'運接
…另：方面，在SIP型的封裝件中，可將⑶以ATR 寻主動元件、與晶片電容哭等被 ,,日 奋寻被動兀件裝入1個封穿件 旦疋’因其為薄型且小型，銲锡球 灿組裝至印刷基板等時4 ’如將 在發生裝在汽車上等情形時的熱的環境下二 件時，則在放熱、電性連接上會產生門/ 此外，在上述電路裝置⑽中 曰產生問♦ 而形成各個較粗的引線101。因此，形成曰严由卢加工厚金屬板 右之引線101時，引線101彼此的間隔合在又0 5左 因此會產生無法使用引線101在 二.5_以上。 流電路的問題。 、置内邛形成複雜電 【發明内容】 本發明乃鑒於上述問題點而 提供具有引绫且肉却θ 士 本發明主要目的為 啕引線且内部具有細微圖案 勹 發明目的為提供採用引的加、良之电路杈組。此外，本 並内建有收與安裝基板之應力， 思有回祛此系統之電路模組。 [角+決課題之手段] 本發明之電路模組，具備有： 出輪入之端子的；/成人外部進行電性輪 70件經由第1封裝樹脂封裝而成之電路裝Ϊ 71# 3】5980 6 1241698 成方、述弓丨線之島部的第2 _ 裝置以及前述第2電路牛牛’·以及封裝前述電路 置且有門P 电 弟2封裝樹脂’前述電路壯 徵仏較前述㈣彼此間隔更窄之導電圖案，為特衣 電性輪入輪出之端組：具備有：形成與外部進行 之第i命故一 M 引、、泉，組裝有與前述引線 您罘J电路兀件的組裝基板· 1王迷接 部的第2電路元件；以及封裝成於前級線之島 路元件與前述第2電路元丰月且裝基板、W述第1電 有間隔較前述引線彼此間=基板具4 卜本喬明之電路模組，具備 φ 1封裝樹脂封裝之電路裝置. 电兀經由第 壯从， 直’封裝珂述電路罗罟夕 。丄 衣树脂；以及與前述電路裝置 "弟2封 樹脂導出至外部之引飧H連接而由前述第2封裝 數係大於前述第熱膨脹係' [發明效果] …恥脹係數，為特徵。 本發明之電路模組，具 % 弓1線；以及與此引線進行電性連接卜部端子功能的 述電路裝置具有之導電圖安 电衣置。此外，前 4乍。因此’本發明之電路模組，可經由使2彼此間 線得到較大的電流容量血 用k粗的引 囡案得到細微的電流電路。 、、二由則达v電 此外，本發明之電路模組，封裝整 的熱膨脹係數係大於構成内建封裝樹脂 衣i的乐1封裝樹 315980 7 1241698 月曰。因此，可使電路模組整體的熱膨脹係畫丈，接近組装模 組之基板。藉此可降低熱應力，提高電路模叙的連接^靠 性。 【實施方式】 麥照第1圖說明本發明之電路模組i〇a的構造。第1 圖(A)為電路模組10A的平面圖，第}圖⑻為其剖面圖。 由圖中可知，本發明之電路模組1GA，為將設有外部 連接電極的SIP等薄剞雷说狀要 z 手，専尘电路叙置，組裝於引線架（lead :)並以樹脂封裝者。由於此種構成，可將數量很多的 次組裝，並實現將僅在背面設有外部電極之電路裝 電路=為才木用^線之模組。將此電路模組m組裝於印刷 二：反’恥尤基板’或金屬基板(以下稱為組裝基板）， 仍-由於引線Π而降低熱應力，並提高散熱性。 外電路模組⑽之引線11上，組裝有電路裝置20。另 二功率糸的+導體元件(功率職、⑽ 在電路裝置m之外，以裸晶片㈣於島心上。）則 r舉例來5兒’⑨想在電路模組10A中内建反相器 Unverter)的6個切換雷a雕,· 以及驅動糾電 命日 一日日脰之驅動電路的情況。此情況下，6個 2而由铍數元件所構成的複雜的 線架盔半本招沾古乂 20。錯由此種構造，可使僅靠引 教I、"、、，貝、咼機能電路作為電路裝置20Α實現，而兩 要放熱的元件，則可經由 而 ”基板上組I電㈣散熱。且即使在 路杈、、且10Α，因電路裝置2〇Α係與引線 315980 8 1241698 電性連接，故不會導致連接不良等降低可靠性的問題。 具體來說’背面具有形成有連接部14的電路裝置 ° 電路農置m背面的部分，設有複數引 r 而且為必須月丈熱的第2電路元件16設置島部 亚在該島部12周圍設置引線（lead)1卜在 lead)的功能。 成i，亚發揮接地引線一_ 盘κ 、良1的立而由第2封裝樹脂15導出至外部，執行 = ; 電性輪入輪出之端子的功能。引線π另外-端 内建於電路模組内的元件電性連接。另外， I'、泉π為了積極地將内建 至外部，且遽㈣士 — 兀件所產生的熱散 來mm ’ 电流容量，形成較大的剖面。舉例 木6兄，如將引線！ 1的剖面宕 牛1幻 確仵電、、θ、，+ J面疋為〇.5_χ 0.5_左右，便可 雀保电抓4置亚充分提升散熱性。 金屬板形成。引岣η 力# y線u由加工厚 加工，或是钱刻法等。實Γ上方;:用使用模具之沖裁 成與其厚度（例如o.5mm二皮此=1隔會與形· 料，可採用銅、鐵、錄、.紹或是該此二的^ 11的材 方向或是！方向導出。心出至外部，但是也可向4 來說，夫卜；I T U也可沿電路裝置2〇A的下方延伸。具俨 不况芬“ 1圖⑴，引、線11E 一奴 由第2封裝樹脂！ 5的上 ;;勺而和在紙面上是 邊的端部，則沿電路穿置2=增， 衣置2〇A的下方延伸’與形成於導出 3]5980 9 1241698
丨炱1之方向相反方向(紙面中為下方)之電壯 的周邊部的連接部14A連接。 衣置20A 另外，麥照第1圖（A)，引線nF與引線、 由與電路模組10A相對的邊導出，但是在士罢3然是 下方兩引線相互連接。如此經由 ^二2〇A的 的下方，即可提古引靖^表11延伸在電路裝置 P 了扣回引線11電路設計的自由度。
連接部u，由銲錫等輝材構成，具有可 與引線11進行機械性與電性 ％衣置20A ，路裝置m的組裝，可藉由溶融路， 背面之連接邱1 /认、门、士 ι 少取乃、电路裝置20Α 〈運接14的迴流焊接工程 接觸連接部14之部位的引 丁八肢末祝，係在 宁沾加\ 裏1表面塗布助焊劑，#於社 的^刀載置電路裝置20Α後，藉由迴、m、_才曰 裝置20A與引線11間的接合。 Μ ，進行電路 電路包覆引線U、電路裝置咖、第2 脂1 5導出，作為：二線13。而引線11係由第2封裝樹 作為人外邛進行電流輸出輸入的端子。 笔路裝置20A係内建於電路模 錫等銲材所形成之連接部14盘引^内’而經過由銲 連接。電路f £ 2QA # ” 、、7形成機械性與電性 型封ϋ ^ 作成不需要切基板的形狀，為薄 、件。在此，電路裝置2〇Α主 及载置於導電圖案2!上m 19¥电0案21、以 = :Γ:Γ封裝第1電路元件22之第心 籌成。在此，係採用LSI晶片《半導體元件作為第 315980 ]0 1241698 元件22，並經由金屬細線25，使第〗電路元件22 ::圖案21電性連接。因此，第1電路元件” |屬細線25、導電圖宰μ以3、崖盐^ 如經 性連接。 《卞21以及連接部Π與引線"電 導電圖案21可採用與上述引線u 之材料。在此，導恭pi安91 吏用之盃屬相同 1電路-丄形成載置有半導體元件之第 电路兀件22的晶粒塾（dle咖）， 牛之乐 :;合焊墊。另外 二：裝置m内部之線路部，也可形成於 ：成 』^。而與引線Η連接的連接部14_成於導電圖1安 月面。在此，導電圖案21彼此的間隔，舉例來^ 5〇//m左右，但亦可形成更細微的圖案。 。為 =裝置20A的背面，除了形成有連接部14的部分以 卜：句由阻劑(resist)26所覆蓋。因此，藉由該阻劑％， 控制，銲錫等焊材所構成之連接部14的平面大小。 外’可藉由阻劑26，進行導電圖荦21昔而伤hi仏 電流絕緣。 ⑽2“面與引線丨丨間的 、、第2電路元件16係固定於形成於引線nA的島部。如 上述’引線11A較粗，故即使採用功率系半導體元件 第2電路元件16,亦可適應大電流。而且也可將第2電路 元件16所產生的熱散發至外部。另外’也可使用半導:一 件以外的元件作為第2電路元件16，除了晶片電阻或== 電容之外，也可採用被動元件或主動元件。第2電路^件 16的背面固定於島部，並將在其表面所形成的電極介由全 315980 11 I24l698 屬細線13與其他引線連接。 作：:卜在弟1圖(A)中，島部12與引線UA互相連接， 但亦可使島部12盥 文 12的第2電路元件、16、1面分離。藉此可使固定於島部 干丄b月面，自引線11獨立。 ^ 〇nA 第2 I路兀件1 6，係使用發熱較内建於電路|士 罝20A内之第見崎衣 系的半導俨元株：炎2更大的元件。例如可採用功率 2電路元件的LSI曰二:路兀件16,亦可採用控制該第 v曰曰片作為第1電路元件22。 本發明的重1¾，总# I。 … 係將在SIP型封裝件背面具有外邻、έ 2〇Α 、 20Α，組裝於引線架u。藉此 20A不會直接固定 电吟衣置 膨脹而產生之銲錫列1 支可防止因組裝基板之熱 度王之知錫裂縫等靠 率元件之第2 H , 另外，將功 部12 、，兒兀件16，固定在與引線架11連接之島 -杜亚以苐2封裝樹脂15封裝。其結果可使m ί置2:A所中產一生的熱得到良好的散熱效果。此外亦可在電路 貫現在引線架中無法實現的複雜導電圖安 此外，電路裝置20A透過焊材之連接部14 : 11時，該連接部14合被第 、弓I線 樹脂15,舉例^兒，曰因1仏樹脂15包圍。第2封裝 部14壓縮力。_此 θ丹、，只、七予連接 错此也可防止連接部14產生裂 此外，本發明的重點在於，相較於引 一 使電路裝置20Α内部的導電圖案21此 i的間隔， 來說，形成較粗的引線u，' B隔較窄。具體 即，經由形成較=二 微的導電圖案21。亦 車乂粗的引、.泉U，可確保電流容量並提高” 3】598〇 12 ，698 %败而&由形成細微的導電圖案21，可延袖 ,7 圖案，而實現交叉電路。十二、才隹电流 彼此的間距，可定在 ，、奴來纟兄，導電圖案 使_〗彼此連二：：:二。;-^ ^…圖⑷’可將電性連接引線11B二二D例广 形成為該圖中虛線所示之路線。 之線路 此外’參照第i圖（〇， 1電路元件22係以倒裝晶片（变"路裝置2〇A内部第 :1電路元件22係經由凸塊電極25 :二了即， 連接。 "、今兒圖案21電性 2圖==圖，說明其他型態之電路模組_構造。第 0(A)至弟2圖（D)為#日月久；,jAt 第 刊面l此/ 悲之電路模幻〇“冓造的 j面圖。该些電路模組的基本構造與 明之部分相同，故以下針對其不同部分進行說=圖所祝 蒼照第2圖(A)，在此電路裝置2〇β具有支撐基 具體來說，支撐基板28的夺面# ώ、右、μ 土 〇 0表面形成有導電圖案21，盥道 電圖案21電性連接的第1電路元件22,係由f丨料( 脂23所覆蓋。另外’導電圖案21也延伸於支樓基板^ 的背面。經由連接部14,將導電圖案21與引線u電性連 ，。支樓基板28 ’可全般使用樹脂製基板或㈣製基板 等。 參照第2圖（B)，在此電路裝置2〇c，具有由第i導電 圖案21A以及第2導電圖案21B所㈣的多層線路構造。 第1導電圖案21A與第2導電圖案21B，經過絕緣層進行 31598〇 13 1241698 和層，並在指定的位置貫 、，經由金屬細線;5 = ¥:圖案21β則經由連接部u與引線二件22連接，第2 1導電圖案2]Α，1導@ θ安9/、" 固接。特別是第 乂太 案21“皮此的間隔可—乂 Rn ”左右，而形成細微的圖案。 "-了-疋在50 參照第2圖（〇,在此|田&、替 22Β^λμ 1 ^ , 4木用+令體元件22Α鱼晶片元杜 作為弟1電路元件22。 ”日日片兀件 複數個元件，内建元件可採用：動==置_内建 几件，可採用電晶體、二極體、:被動兀件。主動 件可採用晶片電阻、晶片電* ―曰曰片寺讀。而被動元 電性連接之複數個第〗電路：：:：：二此外’也可藉由 系統完整的SIP。 件22,使笔路裝置20D作為 另外，在電路模組〗0A中 時，也可將會流通大電流的元件作建為有第^ 於引線11A的島部，而將其 作电7^件^固定 内建於電路裝置20。 f卞马弟1电路兀件22 參照第2圖（D)，在此带 電流輸入輸出之端子的引：K、：形成與外部進行 性連接之第路元件:？1;卿 引請上的島= 裳基板27、f !電路元有^電路元件16。此外，組 封裝樹脂進行封裝。而组：7 2電路元件16，均由 線u彼此之間隔更窄之導電圖案心構造。車又弓I 如上述’該圖所示之電路模組的基板構造，與第^ 315980 14 1241698 同點在於第1電路元件22的半導體元件22A 1日日元件22B係組裝於組裝基板27上。 亦即，在形成於安裝基板27表面之細微 二定:作為第〗電路元件22之半導體元件22a以及晶 面的^ 貫通組裝基板27而延伸至安裝基板Η背 门/电圖案2卜係經由連接部14與引線11電性連接。 第圖戶^有第1電路元件22的組裝基㈣，係相當於 板、^之电路1置2GA。組裝基板27可採用樹脂製基 才1尤衣基板等。另外，組裝基板27内部， 層線路構造。 |也可形成多 翏知、弟3圖，說明其他型態之電路模組1〇 3圖（A)為電路模組1〇β ^ ^ ^ ^ 炎职〜 丁田口弟d圖（^)為其剖面圖。 ^ ΐ ® I ^ (B) ? ^ ^ ^ ^ 20A „ . ，蓄十回 月面之面為上面，内建於電路模組10B。而 —笔圖案2!之背面係經由金屬細線13 接。雷攸壯w 刀、、展U電性連 則經由接著劑等以於設置面（iand) 又置面29的大小，可大於或小於電路裝置2〇a。 採用鋁作為金屬細線13材料時，不必在導電 二面=丨線u表面形成鍍膜’即可直接進行導：：合。 猎可達到製造工程及構造的簡化。 照第3圖⑴，係介由金屬細線⑽，使電路 接。=導電圖案21背面，與第2電路元件“電性連 二2本專利之構造’可如上述-般直接連接電路装置 ΖϋΑ與弟2電路元件16。 315980 ]5 1241698 麥照第4圖，說明其他型態之電路模組1〇β的構造。 第4圖⑴至g 4圖（D)，為說明各型態電路模、组1〇β構造 之剖面圖。這該些電路模組的基本構造與參照第3圖所說 明者相同。 麥照第4圖（Α)，在此具有支撐基板28的電路裝置 20Β ’係内建於電路模組1〇Β。而支撐基板28背面（在此為 ^面）之導電圖案21與引線u係經由金屬細、線Μ電性連 參照第4圖⑻，在此，具有由第1導電圖t 21A及第 2導電圖案21B構成之多層線路構造的電路裝置2〇c，係内 建於電路模組1GB。外露於電路裝置抓上面之第 圖案2 i B與引線i i職由金屬細線i 3進行電性連接广 +參照第4圖⑹，電路褒置⑽中内建有複數個第工 毛路兀件22，在此係内建有半導雕 22β。 思令牛V肢兀件22A以及晶片元件 參照第4圖⑻’在此’係在形成於安裝基板 之導電圖案21上，固定半導舻亓#9QA 表面 諍版兀件22A以及晶片元株99r 作為第1電路元件22。而組裝其^ 衣基板27周邊部的導電圖奉 21與引線11係經由金屬細線13電性連接。 口木 造。參照第5圖之剖面圖說明其他型態之電路模組的構 右/此，在圖示之電路模組中，嶋板2?的表面㈣ 有％路元件，組裝基板27與引# n ^ + ^ p 、 4iL Ή、、泉U經由金屬細線25遠 接。另外’組裝於《基板27的晶片元件m亦經由金屬 315980 16 !241698 細線25連接。亦即，電性連接僅 因此，由於係形成排除焊材或導^2；屬細線2 5施行。 提升連接之可靠性。次¥电性接著劑之構造，故可 具體來說，組裝基板27 21構成之焊墊2U。而^周故#，形成有由導電圖案 果电性連接。在组裝基 元件之第I封農樹脂23。在此，=4面’形成有封裝電路 91Α 弟1封裝樹脂23，係形成 、开爲墊m之組裝基板2 組裝基板27盥引丨总一丄 ,以外的4分。另外， 一… 係猎由接著劑％機械性固定。· H兄’晶片元件22β係經 此則使用金―25 才進订連接，仁在 接名仞大入曰μ -丄 〆、月且采次，金屬細線25係連 在“、片兀件22Β兩端的電極部上 片元件22Β的電極部上面， 此了夫日日 铲全。Θ外a μ 丌了轭加轭仃導線接合所需的 :、’$卜曰曰片元件22Β’係藉由絕緣性 定於組裝基板27表面。 按者J寺固 日日片元件22Β ’例如為晶片電容哭卑 Λ ΐηχ ΐη-6/〇Γ , 月电谷杰4，其熱膨脹係數 為10Χ 10 /C，與組裝基板相較其值較小。由此可知 用焊材將晶Η件22B固定於組裝基板27的情況下 可能發生裂缝問題。在本型態中’由於係形成省略焊 構造’故可提升連接之可靠性。 、 麥照第6圖，說明具有電路裝置20之導電圖安 具體線路構造之-例。在此說明具有多層線路構造木之= 裝置20C的線路構造。 兒路 夢照該圖，以實線表示與金屬細線25電性連接之第1 Π 315980 1241698 導電圖案21A，而以卢碎+ _ _ 円安τ t ^ 虛、、泉表不隔介絕緣層積層於第1導電 圖案：方的第2導電圖案21β。 第1導电圖案21Α，在内建於電路裝置2〇c的 + 路兀件22周邊部形成接合谭 : 1電路元件22施行電性、約…/孟屬此、泉25與弟 此的間隔為50^左右 第1導電圖案⑽彼 第1導電圖荦…二用：形成非常細微的圖案。在此， 多層連接部3。。而形成接合焊墊部，並延伸至 ^ ^ t 21Α ^ f 2 i Q ；Ρ ^ ^ ^ ^ ^ ^ 1 ¥电圖案21β電性連接。 第i Q所導電^加’主要形成外部電極。亦即，形成 弟1圖所不之連接構造時，第 2 焊材構成之連接部14 ^21B W成由 的情況，第2導電圖安911 在弟3圖所示之連接構造 另外，亦可斧由第；；：金屬細線13接合的部位。 之線路部。另外，亦可'圖案21β形成使引線11彼此連接 服内部1成使由第2導電圖案21B在電路裝置 形成使線路交錯之線路部。 繼而參照第7圖說明其他型態之電路模 成。第7圖（Α)為電路模組1〇c 第 = 剖面圖。 τ田α乐,0(B)為其 *複=:r)二=，相對的邊上，設置 部14固定於引線u 朝下方式错由連接 電路裳置m下方^ 線11B，則經由延伸於 “ ZUA下方的線路部11C而連接。 U、弟7 1KB) ’如上述，線路部uc係沿電路裝置 315980 18 1241698 20A的下方而延伸。而，心 背面%路裝置20A中，導雷円安？·（的 二卜露於第1封裝樹㈣，是，外ιΛ 除了形成連接部14的邻八+Α疋外路的導電圖案21, 可藉由阻劑26,防卜杂 到阻劑26之覆蓋。因此，
互相接觸。 电路裝置的導電圖案21與線路部UC 接著參照第8圖說 參照第8圖⑴，在…為路杈組。 件22的電路裝置2〇 1〇D中’内建第1電路元 與電路裳置2〇β '、精由第2封裝樹脂15封裝。而 導出至外呻一：接的引線U’則由第2封裝樹脂15 山王外4。露出於外部的 基板31表面的導電進’係措由固定於形成於 在此，#拉士 而進仃電路模組10D的組裝。 脂15之封裝電路模組_整體之第2封裝樹 …恥脹係數，大於構成電路裝置2〇β 脂2!的熱膨脹係數 衣之弟1封裝樹 23 〇 J * 1 數的匹配，而^慮其與内建元件熱膨脹係 將其值調整為較小。例如第丨封Μ Λ 的熱膨脹係數為9至^ 封衣树月曰23 # 由破璃产]〇 /C。相對地，當基板31係 衣羊s、曰構成時，其熱膨脹係數為2〇χ :大=異第:封裝樹脂23與基板31在熱膨脹係數:有 、/、 此，考慮到若直接將電路裝置2〇Β © $y 時，當溫度產生變化時，兩者間可= ^拉伸、厂堅縮應力。在本型態中，經由將第2封裝樹脂 的熱知脹係數調整到20至25x ir6/t左右，可使電路 果組整體的熱膨脹係數接近基板3ι。以藉此降低: 315980 19 1241698 伸、壓縮應力。因此， 的連接信賴性。 可提升引線丨1與基板31之連接部 第2封裝樹脂〗$ 的填充料的填充量來谁/、、膨服係數調心可經由變化混入 的抓等填充料的混tr例如可藉由減少熱膨脹係數小 膨脹係數。 里，來鍉南弟2封裝樹脂15之熱 此外，在本型熊φ & _
說，引線11的-端％ ?、精由引線11吸收應力。具體來 裝置20B。另外，導出路模組1〇D的内部係固定於電路 錫等連接部33A，固定J =\線U的另一端’則以鮮 而引線11的中間部，則施加彎二^面之導電路I 此，即使電路模幻⑽愈 4成傾斜部。因 M i - HI 1 1 ^ ^ 土板31之熱知服係數不同，亦可 稭由使I1、!11的傾斜部彎曲，而吸收熱應力。 簽如弟8圖⑻說明電路模組i〇e。在此 的表面係形成導電圖案2二：基板27 。此外，在配置於組 電圖案21上，固定有引線n。在此，係=周^的導 ::安裝基板27的熱膨脹係數，而提高連;妾信::基板:1 25x i〇-v〇c^ °所述-般即使在内建有複數個電路 下，亦可藉由加大封裝整體之第 、置20的'，月況 數，而近-步提升連接信賴性。15的熱膨服係 此外，在此也可將功率系元件之 建於由樹脂封裝的電路裝置2。。藉：：件16,内 J打円建的所有電路 315980 20 I241698 凡件，組農成經由樹脂封裝的封裳件。因此，可簡略安拿 辦此外，第2電路元件16可採用功謂sm、功^ GBT等。另外，也可將第2電路元件 片的狀態，固定於在連接引線i 稞曰日 第1圖(A)的狀態下進行m十。舉例來說’可在 丁乐2甩路兀件16的組裝。 參照第8圖（C)說明電路模組1〇F。 表面固定有複數個電路裝置 、衣土板27 包吩衣置，且整體係經由第2 月曰15封裝。此外，形成於組裝基板2” ：： 案21Β則露出至外部。 、电圖 〜組裝基板27的表面形成第！導電圖案2ι =導電圖案21卜第丨導電圖案21Α與第2導電圖荦2二 第2通組裝基板27的貫通孔進行連接。形成於表面的 第2 ::圖* 2U上’固定有電路裝置2〇。形成於背面的 =圖案21Β，則露出至外部發揮外部端子的功能。 2導1安導電圖案⑽即露出至外部而形成外部電極。第 、、-圖木21Β係以例如間距為〇 2_左右的狹窄 以矩陣狀形成於組裝基板27的 ，
多數個(數百個左右)外部端子。另外，；=^安可形成 β 、 r乐2導電圖幸？ 1 R u連接部33，固定於形成於組裝基 路32。 丨取四的導電 在電路模組1〇F中，係藉由引、線u降低拉伸、 力，而確保連接部33B的連接信賴性。呈 ；4 笼9道兩 ”肖且木6兄’相較於 因此^圖案21β ’引線11 # _地固定於基板31側。' 匕，由於連接強度強的引線U係位於周邊部，故可降低 315980 21 1241698 作用在第2導電圖案叫連 另外，引線11不一定需I ° 3Β的拉伸、壓縮應力。 !具備輪人| ψ山 使用虛設（dummy)的引線】1 ' 而子的功能，亦可 [圖式簡單說明】 路模組之平面圖（A)、剖面圖 路模、组之剖面圖（A)至（D)。 路模組之平面圖（A )、剖面圖 第1圖表示本發明電 (B)、剖面圖（C)。 第2圖表示本發明電 第3圖表示本發明電 ⑻。 第 第 第 第 (B)。 4圖表示本發明電 5圖表示本發明電 6圖表示本發明電 7圖表示本發明電 路模組之剖面圖（A)至（D)。 路模組之剖面圖。 路模組之剖面圖。 路模組之平面圖（A)、剖面圖 第8圖表示本發明雷 月电路杈組之剖面圖（A)至（C)。 第9圖表示以往雷攸 %路杈組之平面圖（A)、剖面圖（B) 【主要元件符號說明】 10A至 1 0 G電路模組 11C 線路部 12 島部 14 連接部 16 第2電路元件 20 、 2QA 、 20B 、 20C 、 20D 、 1卜 11A、 11B引線 11D 、11E 、1 IF、11G 引線 13、 13A 金屬細線 15 第2封裝樹脂 20E 電路裝置 21 導電圖案 21A 第1導電圖案 315980 第2導電圖案 22 半導體元件 22B 第1封裝樹脂 24 金屬細線 25B 阻劑 27 支撐基板 29 多層連接部 31 導電路 33A 、 33B 引線 102 封裝樹脂 104 金屬細線 第1電路元件 晶片元件 分離溝 凸塊電極 組裝基板 設置面 基板 連接部 設置面 半導體元件 23 315980

Claims (1)

1241698 十、申請專利範圍： 1. 一種電路模組，具備有： 形成與外部進行電性輸入輸出之端子的引線；以第 1封裝樹脂封裝與前述引線電性連接之第1電路元件的 電路裝置；固定於形成於前述引線之島部的第2電路元 件；封裝前述電路裝置以及前述第2電路元件之第2 封裝樹脂； 前述電路裝置係具有間隔較前述引線彼此間隔更 窄之導電圖案。 2，如申請專利範圍第1項之電路模組，其中，前述電路裝 置係經由焊材構成的連接部與前述引線電性連接。 3. 如申請專利範圍第1項之電路模組，其中，前述電路裝 置係以電極外露之面為上面而載置，並經由金屬細線與 前述引線電性連接。 4. 如申請專利範圍第1項之電路模組，其中，前述引線係 沿前述電路裝置下方延伸設置。 5. 如申請專利範圍第1項之電路模組，其中，前述導電圖 案具有多層線路構造。 6. 如申請專利範圍第1項之電路模組，其中，前述第2 電路元件係發熱量大於前述第1電路元件之半導體元 件。 7. —種電路模組，具備有： 形成與外部進行電性輸入輸出之端子的引線；組裝 有與前述引線電性連接之第1電路元件的組裝基板；固 24 315980 1241698 定於形成於前述引線之島部的第2電路元件;封裝前述 組裝基板、前述第1電路元件以3又、+、# Ω 了衣月j达 封裝樹脂； 2電路元件之 .•前述組麵具有間隔較前述弓!線彼此間隔更窄 之導電圖案。 岡叉乍 8·如申請專利範圍第7項之電路模組 板的導電圖案，係經由焊材 、、、且衣基 性連接。 苒戚的連接部與珂述引線電 9. 如申請專利範圍帛7項之電路模組，其中 二導電圖案係經由金屬細線與前述引線電性連接 10. 如申請專利範圍第7項之 接 沿前述組裝基板下方延伸設置^且’，、，前述引線係 η.:::Π利範圍第7項之電路模組，其中，前述組裝基 申請專利範圍第7項之電路模組 電路元件為發埶量大 別返弟2 件。 …里大於刚边第1電路元件之半導體元 13.—種電路模組，具備有： 有電路元件經由第丨封裝 裝前述電路裝置之第？⑽伽曰封衣之-电路裳置;封 連接：述第，樹 封裝樹脂:1=::的熱膨脹係數係大於前述第〗 14·如申請專利範圍第13項之 貝之电路核組，其中，前述引線 315980 25 1241698 的-端係在前述第2封 置，而前述弓I線之另^^卩連接於前述電路 固定於外部的基板。 弟2树知導出外部並 15. 16. 如申請專利範圍第13項之電路模紐，1 面形成有導電圖案之組裝基板，前述 ：備有表 組裝基板之前述導電圖案電性連接，而^係與前述 刖述導電圖案與前述電路裝置連接。 、、二由 如申請專利範圍第15項之電路模组，甘A ^ α 、再中，前述組裝 基板的表面以及背面，形成有第1導# 兔圖案以及第2 V毛圖案，前述第1導電圖案係與前述恭 ^ 、电路裝置電性連 接’而前述第2導電圖案則是由前述第 ,, 乐2封裝樹脂露出 至外部。 315980 26
TW93121570A 2003-07-31 2004-07-20 Circuit module TWI241698B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003204297 2003-07-31
JP2004205793A JP2005064479A (ja) 2003-07-31 2004-07-13 回路モジュール

Publications (2)

Publication Number Publication Date
TW200515563A TW200515563A (en) 2005-05-01
TWI241698B true TWI241698B (en) 2005-10-11

Family

ID=34379913

Family Applications (1)

Application Number Title Priority Date Filing Date
TW93121570A TWI241698B (en) 2003-07-31 2004-07-20 Circuit module

Country Status (5)

Country Link
US (1) US20050116322A1 (zh)
JP (1) JP2005064479A (zh)
KR (1) KR100606295B1 (zh)
CN (1) CN100562999C (zh)
TW (1) TWI241698B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP2005268404A (ja) * 2004-03-17 2005-09-29 Sanyo Electric Co Ltd 回路モジュール
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP4545022B2 (ja) * 2005-03-10 2010-09-15 三洋電機株式会社 回路装置およびその製造方法
JP4758678B2 (ja) * 2005-05-17 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
US20080012099A1 (en) * 2006-07-11 2008-01-17 Shing Yeh Electronic assembly and manufacturing method having a reduced need for wire bonds
JP4344766B2 (ja) * 2007-11-30 2009-10-14 シャープ株式会社 ソースドライバ、ソースドライバの製造方法、および液晶モジュール
DE102009002519A1 (de) * 2009-04-21 2010-10-28 Robert Bosch Gmbh Gekapselte Schaltungsvorrichtung für Substrate mit Absorptionsschicht sowie Verfahren zu Herstellung derselben
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
US9111869B2 (en) * 2011-07-29 2015-08-18 Semtech Corporation Glass/ceramics replacement of epoxy for high temperature hermetically sealed non-axial electronic packages
US9357634B2 (en) * 2012-04-27 2016-05-31 Kemet Electronics Corporation Coefficient of thermal expansion compensating compliant component
KR102006388B1 (ko) * 2012-11-27 2019-08-01 삼성전자주식회사 발광 소자 패키지
CN104392969A (zh) * 2014-10-13 2015-03-04 华东光电集成器件研究所 一种多芯片集成电路抗冲击封装结构
KR20160140247A (ko) * 2015-05-29 2016-12-07 삼성전기주식회사 패키지 기판
JP6790372B2 (ja) * 2016-02-05 2020-11-25 富士電機株式会社 半導体装置
CN105789198A (zh) * 2016-04-07 2016-07-20 无锡矽瑞微电子股份有限公司 一种集成sip系统封装架构
JP6693441B2 (ja) * 2017-02-27 2020-05-13 オムロン株式会社 電子装置およびその製造方法
US10622290B2 (en) 2018-07-11 2020-04-14 Texas Instruments Incorporated Packaged multichip module with conductive connectors
CN111599769A (zh) * 2019-12-31 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257546A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6066890A (en) * 1995-11-13 2000-05-23 Siliconix Incorporated Separate circuit devices in an intra-package configuration and assembly techniques
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
JP2000294707A (ja) * 1999-04-08 2000-10-20 Nec Corp 半導体装置
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP4004715B2 (ja) * 2000-05-31 2007-11-07 三菱電機株式会社 パワーモジュール
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP2002057253A (ja) * 2000-08-10 2002-02-22 Nec Corp 半導体装置およびその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
US6791166B1 (en) * 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces

Also Published As

Publication number Publication date
CN100562999C (zh) 2009-11-25
KR20050014676A (ko) 2005-02-07
TW200515563A (en) 2005-05-01
KR100606295B1 (ko) 2006-08-01
JP2005064479A (ja) 2005-03-10
US20050116322A1 (en) 2005-06-02
CN1581482A (zh) 2005-02-16

Similar Documents

Publication Publication Date Title
TWI241698B (en) Circuit module
TW510034B (en) Ball grid array semiconductor package
TWI282153B (en) Stacked-type semiconductor device
TWI273679B (en) Optimized lid mounting for electronic device carriers
JP2816028B2 (ja) 半導体装置の製造方法
TW200824088A (en) Chip package and fabricating process thereof
TW200941685A (en) Semiconductor chip package
JPH06507525A (ja) モールド・リング集積回路パッケージ
TW200425462A (en) Integrated circuit assembly
JP2002184933A (ja) 半導体装置
TW200839971A (en) Chip package module
CN110299354A (zh) 半导体封装
JP2005093551A (ja) 半導体装置のパッケージ構造およびパッケージ化方法
CN101091247B (zh) 双扁平无引脚半导体封装
TW201112362A (en) Chip package and process thereof
JPH0870059A (ja) 分離されたダイパッドを有する半導体パッケージ
TWI220782B (en) Cavity-down ball grid array package with heat spreader
TW200534454A (en) Exposed pad module integrated a passive device therein
TWI244169B (en) High electric performance semiconductor package
US9721928B1 (en) Integrated circuit package having two substrates
TW479337B (en) High heat dissipation efficiency stacked-die BGA chip package structure and manufacturing process
JP3052899B2 (ja) 半導体装置
TW426924B (en) Land-side mounting of components to an integrated circuit package
JP2001094228A (ja) 半導体装置の実装構造
TW445601B (en) Die-embedded ball grid array packaging structure with leadframe

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees