KR100630682B1 - 열 버퍼층을 구비한 집적회로 패키지 - Google Patents

열 버퍼층을 구비한 집적회로 패키지 Download PDF

Info

Publication number
KR100630682B1
KR100630682B1 KR1020040039226A KR20040039226A KR100630682B1 KR 100630682 B1 KR100630682 B1 KR 100630682B1 KR 1020040039226 A KR1020040039226 A KR 1020040039226A KR 20040039226 A KR20040039226 A KR 20040039226A KR 100630682 B1 KR100630682 B1 KR 100630682B1
Authority
KR
South Korea
Prior art keywords
buffer layer
semiconductor chip
circuit board
thermal buffer
integrated circuit
Prior art date
Application number
KR1020040039226A
Other languages
English (en)
Other versions
KR20050114033A (ko
Inventor
이용관
박태성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040039226A priority Critical patent/KR100630682B1/ko
Publication of KR20050114033A publication Critical patent/KR20050114033A/ko
Application granted granted Critical
Publication of KR100630682B1 publication Critical patent/KR100630682B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

외부로부터 회로 기판의 비아 콘택을 통하여 반도체 칩까지 전달되는 열을 차단하기 위한 열 버퍼층을 구비하는 집적회로 패키지에 관하여 개시한다. 본 발명에 따른 집적회로 패키지는 반도체 칩과, 상기 반도체 칩이 실장된 제1 면과, 그 반대측 제2 면을 가지는 회로 기판을 포함한다. 상기 회로 기판의 제2 면에는 외부 접속 단자가 형성되어 있다. 상기 회로 기판에는 접합 패드가 형성되어 있다. 본딩 와이어에 의하여 상기 반도체 칩과 상기 접합 패드가 전기적으로 연결된다. 상기 반도체 칩과 상기 회로 기판의 제1 면과의 사이에는 열 버퍼층이 개재되어 있다. 상기 반도체 칩과 그에 연결되는 전기적 연결 부분들을 덮도록 봉지부를 포함한다.
열 버퍼층, PCM, 반도체 칩, 솔더볼, 리플로우

Description

열 버퍼층을 구비한 집적회로 패키지{Integrated circuit chip package having thermal buffer material}
도 1은 종래 기술에 따른 집적회로 칩 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 집적회로 패키지의 요부 구성을 보여주는 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 집적회로 패키지의 요부 구성을 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 집적회로 패키지, 110: 회로 기판, 110a: 제1 면, 110b: 제2 면, 112: 접합 패드, 120: 반도체 칩, 122: 전극 패드, 130: 솔더볼, 140: 본딩 와이어, 150: 열 버퍼층, 160: 접착층, 170: 봉지부, 200: 집적회로 패키지, 220: 제1 반도체 칩, 222: 전극 패드, 224: 본딩 와이어, 226: 제1 접착층, 230: 제2 반도체 칩, 232: 전극 패드, 234: 본딩 와이어, 236: 제2 접착층, 250: 스페이서.
본 발명은 집적회로 패키지에 관한 것으로, 특히 FBGA (fine-pitch ball grid array) 패키지를 이용하여 구성한 집적회로 패키지에 관한 것이다.
최근, 휴대 전화, 노트북 등의 보급이 확산됨에 따라 전자기기는 소형화, 경량화 및 고정밀화(高精密化)되는 방향으로 발전하고 있으며, 이와 같은 전자기기에 사용되는 전자 디바이스는 더욱 소형화 및 고밀도화가 요구되고 있다. 이와 같은 요구를 만족시키기 위하여 반도체 소자에 대하여 적용되는 기술 중의 하나가 고집적화된 반도체 칩을 멀티 칩 패키징 기술에 의하여 실장하는 방법이다. 멀티 칩 패키징 기술은 복수의 집적회로 칩으로 하나의 패키지를 구성하는 기술로서, 이 기술은 회로 기판 모듈을 소형화 및 경량화할 수 있으며, 또한 실장 면적을 줄일 수 있다. 특히, 복수의 반도체 칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지를 구현하는 칩 적층형 멀티 칩 패키지는 하나의 반도체 칩으로만 구성된 단위 반도체 칩 패키지를 복수개 적층하는 경우에 비하여 그 크기, 무게 및 실장 면적에 있어서 소형화 및 경량화에 유리하며, 동일한 크기의 단일 칩 패키지에 비해 용량이 증가될 수 있는 이점이 있다.
최근 베어 칩(bare chip)의 특성을 그대로 패키지 상태에서 유지하면서도 취급이 용이하고 패키지 크기가 크게 줄어든 칩 크기 패키지(CSP: chip scale package)가 개발되었다. CSP 패키지는 인쇄회로기판 (PCB: Printed Circuit Board)에 보다 높은 실장 밀도로 실장될 수 있다. 이에 따라, 경박단소화를 추구하는 전자 장비를 실현하기 위하여 CSP에 대한 개발은 더욱 가속화되고 있다. 칩 스케일 패키지 중에서도 특히 FBGA 패키지가 잘 알려져 있다.
일반적으로, CSP를 제조하기 위해서는 일련의 소자 형성 공정, 패키징 공정, 검사 공정 등을 진행하여야 한다. 이러한 각 공정들 중, 패키징 공정은 통상적으로 웨이퍼로부터 분리된 반도체 칩들을 리드 프레임의 다이패드에 어태치하는 다이 어태치 공정, 반도체칩들의 본딩 패드들을 리드 프레임의 리드들에 전기적으로 연결시키는 와이어 본딩 공정, 와이어 본딩된 칩들을 몰딩하는 몰딩 공정, 솔더볼 어태치 공정, 반도체 칩들을 개별 패키지로 분리하는 개별 패키지 분리 공정 등으로 구성된다. 개별 패키지 분리 공정 후에는 검사 공정을 거친 후 보드(board) 실장 공정을 거치게 된다.
패키지 제조 공정 중 다이 어태치 공정, 몰딩 공정, 솔더볼 어태치 공정, 및 보드 실장 공정시에는 높은 공정 온도로 인하여 반도체 칩에 열적 부담이 가해지고 이로 인하여 열로 인한 손상 (thermal attack)이 반도체 칩에 가해질 수 있다. 특히 약 260℃의 고온에서 진행되는 솔더볼 어태치 공정 및 보드 실장 공정에서는 반도체 칩이 열적 스트레스를 가장 많이 받게 된다. 그러나, 현재의 패키지 생산 공정에 있어서 솔더볼의 녹는점(melting point)을 고려하면 공정 온도를 낮추는 것은 곤란하다.
도 1은 종래 기술에 따른 집적회로 칩 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 1을 참조하면, 종래 기술에 따른 집적회로 칩 패키지(10)에서는 기판(12) 위에 반도체 칩(14)이 장착되어 있다. 상기 기판(12)과 상기 반도체 칩(14)은 와이어(16)에 의하여 상호 전기적으로 연결되어 있다. 상기 기판(12) 아래에는 입출력 단자로서 복수의 솔더볼(20)이 어태치되어 있다. 상기 와이어(16)는 상기 회로 기판(12)에 형성되어 있는 도전성 비아(via) 콘택(도시 생략)을 통하여 상기 회로 기판(12) 아래의 솔더볼(20)에 전기적으로 연결된다. 상기 반도체 칩(14)은 그 외부를 감싸도록 몰딩된 절연 물질(22)에 의하여 보호된다.
상기와 같이 구성된 종래 기술에 따른 패키지에서는 그 제조 공정시 반도체 칩(14)이 약 260℃의 고온에 노출되어, 열로 인한 손상을 받기 쉽다. 패키지의 열전달 경로는 대부분 기판을 통하여 형성되어 있으며, 고온 공정시 발생되는 외부 열에 의하여 소자의 리프레쉬 특성이 열화됨으로써 불량 발생이 야기된다.
특히, 전자 기기가 소형화 및 경량화되어 감에 따라 복수의 반도체 칩을 수직으로 적층하여 하나의 단위 반도체 칩 패키지를 구현하는 칩 적층형 멀티 칩 패키지 기술을 적용하는 경우, 기판 위에는 복수개의 반도체 칩이 차례로 적층된다. 이 때, 솔더볼 리플로우 공종시 외부로부터의 열 경로가 PCB(printed circuit board)의 비아 콘택을 통하여 형성되므로, 기판의 바로 위에 적층되는 첫번째 반도체 칩은 그 위에 형성된 다른 반도체 칩에 비하여 열에 의한 손상을 더욱 많이 받게 되며, 실제로 리프레쉬 특성 열화로 인한 불량은 기판의 바로 위에 적층된 첫번째 반도체 칩에서 주로 발생되고 있다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 패키지 제조 공정시 불가피하게 적용할 수 밖에 없는 높은 공정 온도하에서도 반도체 칩이 열로 인하여 받을 수 있는 손상을 최소화할 수 있는 구성을 가지는 집적회로 패키지를 제공하는 것이다.
본 발명의 다른 목적은 고온 공정시 반도체 칩의 열로 인한 손상을 최소화하여 열적 스트레스로 인한 리프레쉬 특성 특성 열화를 방지할 수 있는 집적회로 패키지를 제공하는 것이다.
상기 목적들을 달성하기 위하여, 본 발명의 제1 양태에 따른 집적회로 패키지는 반도체 칩과, 상기 반도체 칩이 실장된 제1 면과, 그 반대측 제2 면을 가지는 회로 기판을 포함한다. 상기 회로 기판의 제2 면에는 외부 접속 단자가 형성되어 있다. 상기 회로 기판에는 접합 패드가 형성되어 있다. 본딩 와이어에 의하여 상기 반도체 칩과 상기 접합 패드가 전기적으로 연결된다. 상기 반도체 칩과 상기 회로 기판의 제1 면과의 사이에는 열 버퍼층이 개재되어 있다. 상기 반도체 칩과 그에 연결되는 전기적 연결 부분들을 덮도록 봉지부를 포함한다.
바람직하게는, 상기 열 버퍼층은 PCM(phase change material)으로 이루어진다.
상기 열 버퍼층은 유기물 또는 무기물로 이루어질 수 있다. 또한, 상기 열 버퍼층은 필름 형상의 PCM, 또는 마이크로 캡슐 형태의 PCM을 포함할 수 있다.
본 발명의 제1 양태에 따른 집적회로 패키지는 상기 반도체 칩과 상기 회로 기판과의 사이에 구비되어 있는 접착층을 더 포함할 수 있으며, 이 경우 상기 열 버퍼층은 상기 접착층 내에 함유되어 있는 PCM으로 이루어질 수 있다.
상기 목적들을 달성하기 위하여, 본 발명의 제2 양태에 따른 집적회로 패키 지는 수직으로 차례로 적층되어 있는 복수의 반도체 칩과, 상기 복수의 반도체 칩이 실장된 제1 면과, 그 반대측 제2 면을 가지는 회로 기판을 포함한다. 상기 회로 기판의 제2 면에는 외부 접속 단자가 형성되어 있으며, 상기 회로 기판에는 접합 패드가 형성되어 있다. 복수의 본딩 와이어에 의하여 상기 복수의 반도체 칩과 상기 접합 패드가 전기적으로 연결된다. 상기 복수의 반도체 칩들 사이에는 스페이서가 개재되어 있다. 상기 복수의 반도체 칩중에서 상기 회로 기판에 가장 인접한 반도체 칩과 상기 회로 기판의 제1 면과의 사이에는 열 버퍼층이 개재되어 있다. 상기 복수의 반도체 칩과 그에 연결되는 전기적 연결 부분들을 동시에 덮도록 봉지부를 포함한다.
본 발명에 따른 집적회로 패키지는 회로 기판과 그에 가장 인접해 있는 반도체 칩과의 사이에 열 버퍼층이 구비되어 있다. 따라서, 회로 기판의 비아 콘택을 통하여 반도체 칩에 전달되는 열 경로가 상기 열 버퍼층에 의하여 효과적으로 차단될 수 있으며, 따라서 솔더볼 리플로우 공정시와 같은 고온 공정하에서도 반도체 칩의 열에 의한 손상을 막을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 집적회로 패키지(100)의 요부 구성을 보여주는 단면도이다. 제1 실시예에서는 회로 기판(110)상에 단일의 반도체 칩(120)이 적층되어 단위 반도체 칩 패키지를 구현하는 경우를 예로 들어 설명한다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 집적회로 패키지(100)는 하나의 반도체 칩(120)이 집적된 회로 기판(110)을 포함한다. 상기 회로 기판(110)은 상기 반도체 칩(120)이 그 위에 실장되는 제1 면(110a)과, 상기 제1 면(110a)의 반대측에서 외부 접속 단자인 솔더볼(130)이 형성되는 제2 면(110b)을 가진다. 상기 반도체 칩(120)은 그 활성면이 위를 향하도록 상기 회로 기판(110)의 제1 면(110a)에 실장된다. 상기 반도체 칩(120)의 전극 패드(122)는 본딩 와이어(140)를 통하여 상기 회로 기판(110)에 형성된 접합 패드(112)와 전기적으로 연결되어 있다.
상기 반도체 칩(120)과 상기 회로 기판(110)의 제1 면(110a)과의 사이에는 열 버퍼층(150)이 개재되어 있다. 상기 열 버퍼층(150)은 상기 반도체 칩(120)이 열에 의한 손상을 받지 않도록 하기 위하여 외부로부터의 열이 상기 회로 기판(110)의 비아 콘택(도시 생략)을 통하여 상기 반도체 칩(120)에 전달되는 열 경로를 차단시키기 위한 것으로서, 외부로부터 상기 비아 콘택을 통하여 전달되는 열을 일시적으로 자가 저장하는 역할을 한다. 바람직하게는, 상기 열 버퍼층(150)은 PCM(phase change material)으로 이루어진다. 상기 PCM은 그 상(phase) 변환 과정에서 주변의 에너지를 일정 시간 동안 축적시켰다가 그 자체에서 저장할 수 있는 용량을 초과하면 다시 방출시키는 특징을 가지는 것으로 알려져 있다. 이와 같은 특징을 가지는 상기 열 버퍼층(150)을 구비함으로써 패키지 제조를 위한 연속적인 공정 진행시 발생되는 열이 외부로 원활하게 배출될 수 있으며, 상기 솔더볼(130) 리플로우 공정과 같이 높은 공정 온도하에서 상기 회로 기판(110)의 비아 콘택을 통하여 전달되는 열이 상기 반도체 칩(120)까지 전달되는 것을 효과적으로 차단할 수 있다. 또한, 상기 솔더볼(130) 리플로우 공정은 약 260℃의 고온에서 진행되지만, 그 공정 시간은 약 10분으로 비교적 짧게 진행된다. 이와 같이 공정 온도는 높으나 공정 시간이 짧은 경우, 상기 반도체 칩(120)이 받을 수 있는 열에 의한 손상을 상기 열 버퍼층(150)에 의하여 효과적으로 방지할 수 있다.
PCM으로 이루어지는 상기 열 버퍼층(150)은 유기물 또는 무기물로 이루어질 수 있다.
상기 열 버퍼층(150)을 구성할 수 있는 유기물의 대표적인 예를 들면, 펜타에리트리톨, 폴리에틸렌, 아세트아미드, 프로필아미드, 나프탈렌, 스테아린산, 폴리글리콜 E6000, 왁스, 3-헵타데카논, 시안아미드, d-유산, 글리세롤, 아세트산, 에틸렌디아민, 및 폴리글리콘 E400이 있다.
또한, 상기 열 버퍼층(150)을 구성할 수 있는 무기물의 대표적인 예를 들면, MgCl2ㆍ6H2O, Al2(SO4)3ㆍ10H2O, NH 4Al(SO4)2ㆍ12H2O, KAl(SO4)2ㆍ12H 2O, Mg(SO3)2ㆍ6H2O, SrBr2ㆍ6H2O, Sr(OH)2 ㆍ8H2O, Ba(OH)2ㆍ8H2O, Al(NO3)2ㆍ9H 2O, Fe(NO3)2ㆍ6H2O, NaCH2S2O2ㆍ5H2O, Ni(NO3 )2ㆍ6H2O, Na2S2O2ㆍ5H2O, ZnSO 4ㆍ7H2O, CaBr2ㆍ6H2O, Zn(NO3)2ㆍ6H2O, 및 Na2HPO4ㆍ12H2O이 있다.
상기 열 버퍼층(150)은 상기 예시된 물질들 중에서 선택되는 적어도 하나의 물질을 포함하여 구성될 수 있다.
상기 반도체 칩(120)은 상기 열 버퍼층(150) 위에 접착층(160)에 의하여 접착될 수 있다.
상기 반도체 칩(120)과, 본딩 와이어(140) 및 이들의 접합 부분 등 전기적 연결 부분은 에폭시 성형 수지와 같은 플라스틱 몰드로 이루어지는 봉지부(170)에 의하여 봉지된다.
도 2에는 상기 열 버퍼층(150)이 필름 형상을 가지는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 열 버퍼층(150)은 상기 회로 기판(150) 위에 열 버퍼 물질, 예를 들면 PCM을 도포하여 형성될 수 있다. 또는, 상기 열 버퍼층(150)은 마이크로 캡슐 형태의 PCM을 포함하는 물질을 상기 회로 기판(110) 위에 도포하여 형성할 수도 있다.
도시하지는 않았으나, 상기 열 버퍼층(150)을 별도로 형성하지 않고, 대신 상기 반도체 칩(120)과 상기 회로 기판(110)과의 사이에 있는 접착층(160)에 PCM을 함유시킴으로써 상기 접착층(160)이 열 버퍼층으로서의 역할을 하도록 구성할 수도 있다. 이 경우, 상기 접착층(160)은 반도체 칩(120)과 상기 회로 기판(110)과의 접착 역할을 함과 동시에 열 버퍼층 역할을 하게 된다.
상기 열 버퍼층(150)을 형성하기 위한 또 다른 방법으로서 상기 회로 기판(110) 제작시 PSR(photo solder resist) 또는 코어(core)에 마이크로 캡슐 형태의 PCM을 첨가하여 제작함으로써 상기 회로 기판(110)이 열 버퍼층으로서의 역할을 하도록 구성할 수도 있다.
도 3은 본 발명의 제2 실시예에 따른 집적회로 패키지(200)의 요부 구성을 보여주는 단면도이다. 제2 실시예는 제1 실시예와 대체로 유사하나, 제2 실시예에서의 다른 점은 회로 기판(110)상에 제1 반도체 칩(220) 및 제2 반도체 칩(230)으 로 구성되는 2개의 반도체 칩이 수직으로 차례로 적층되어 단위 반도체 칩 패키지를 구현한 칩 적층형 멀티칩 패키지에 본 발명을 적용하였다는 것이다. 도 3에 있어서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 그에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 집적회로 패키지(200)는 회로 기판(110)의 제1 면(110a) 위에 제1 반도체 칩(220) 및 제2 반도체 칩(230)이 수직으로 차례로 적층되어 있다. 상기 제1 반도체 칩(220) 및 제2 반도체 칩(230)은 각각 그들의 활성면이 위를 향하도록 상기 회로 기판(110)의 제1 면(110a)에 실장된다. 상기 제1 반도체 칩(220)의 전극 패드(222)는 본딩 와이어(224)를 통하여 상기 회로 기판(110)에 형성된 접합 패드(112)와 전기적으로 연결되어 있다. 그리고, 상기 제2 반도체 칩(230)의 전극 패드(232)는 본딩 와이어(234)를 통하여 상기 회로 기판(110)에 형성된 접합 패드(112)와 전기적으로 연결되어 있다. 상기 제1 반도체 칩(220)과 상기 제2 반도체 칩(230)과의 사이에는 스페이서(250)가 개재되어 있다.
상기 제1 반도체 칩(220) 및 제2 반도체 칩(230) 중 상기 회로 기판(110)에 가장 인접한 반도체 칩인 제1 반도체 칩(220)과 상기 회로 기판(110)의 제1 면(110a)과의 사이에는 열 버퍼층(150)이 개재되어 있다. 상기 열 버퍼층(150)에 관한 자세한 사항은 도 2를 참조하여 설명한 제1 실시예에 대하여 설명한 바와 동일하게 적용될 수 있다.
상기 제1 반도체 칩(220)은 상기 열 버퍼층(150) 위에 제1 접착층(226)에 의 하여 접착될 수 있다. 그리고, 상기 제2 반도체 칩(230)은 상기 스페이서(250) 위에 제2 접착층(236)에 의하여 접착될 수 있다.
상기 제1 반도체 칩(220) 및 제2 반도체 칩(230), 본딩 와이어(224, 234) 및 이들의 접합 부분 등 전기적 연결 부분은 이들을 동시에 덮고 있는 에폭시 성형 수지와 같은 플라스틱 몰드로 이루어지는 봉지부(170)에 의하여 봉지된다.
상기 제1 반도체 칩(220)과 상기 회로 기판(110)의 제1 면(110a)과의 사이에 열 버퍼층(150)이 개재되어 있으므로, 외부로부터의 열이 상기 회로 기판(110)의 비아 콘택(도시 생략)을 통하여 상기 제1 반도체 칩(220)에 전달되는 열 경로가 상기 열 버퍼층(150)에 의하여 효과적으로 차단될 수 있으며, 따라서 상기 제1 반도체 칩(220)이 열에 의한 손상을 받는 것을 방지할 수 있다.
도 3을 참조하여 설명한 제2 실시예에서는 2개의 반도체 칩을 적층한 DDP(dual die package) 구조의 칩 적층형 멀티칩 패키지의 경우 만을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며, 상기 회로 기판(110)상에 필요에 따라 2개 이상의 복수의 반도체 칩이 적층되어 있는 구조에서도 본 발명에 따른 사상이 마찬가지로 적용될 수 있음은 이 기술 분야에서 통상의 지식을 가진 자이면 잘 알 수 있을 것이다.
본 발명에 따른 집적회로 패키지는 회로 기판과 그에 가장 인접해 있는 반도체 칩과의 사이에 열 버퍼층이 구비되어 있다. 따라서, 회로 기판의 비아 콘택을 통하여 반도체 칩에 전달되는 열 경로가 상기 열 버퍼층에 의하여 효과적으로 차단 될 수 있으며, 따라서 솔더볼 리플로우 공정시와 같은 고온 공정하에서도 반도체 칩의 열에 의한 손상을 막을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 칩과,
    상기 반도체 칩이 실장된 제1 면과, 그 반대측 제2 면을 가지는 회로 기판과,
    상기 회로 기판의 제2 면에 형성되어 있는 외부 접속 단자와,
    상기 회로 기판에 형성된 접합 패드와,
    상기 반도체 칩과 상기 접합 패드를 전기적으로 연결시키기 위한 본딩 와이어와,
    상기 반도체 칩과 상기 회로 기판의 제1 면과의 사이에 개재되어 있고 PCM(phase change material)으로 이루어지는 열 버퍼층과,
    상기 반도체 칩과 그에 연결되는 전기적 연결 부분들을 덮는 봉지부를 포함하는 것을 특징으로 하는 집적회로 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 열 버퍼층은 유기물로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  4. 제3항에 있어서,
    상기 열 버퍼층은 펜타에리트리톨, 폴리에틸렌, 아세트아미드, 프로필아미드, 나프탈렌, 스테아린산, 폴리글리콜 E6000, 왁스, 3-헵타데카논, 시안아미드, d-유산, 글리세롤, 아세트산, 에틸렌디아민, 및 폴리글리콘 E400으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 집적회로 패키지.
  5. 제1항에 있어서,
    상기 열 버퍼층은 무기물로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  6. 제5항에 있어서,
    상기 열 버퍼층은 MgCl2ㆍ6H2O, Al2(SO4)3ㆍ10H 2O, NH4Al(SO4)2ㆍ12H2O, KAl(SO4)2ㆍ12H2O, Mg(SO3)2ㆍ6H2O, SrBr2ㆍ6H2O, Sr(OH)2ㆍ8H2O, Ba(OH)2ㆍ8H 2O, Al(NO3)2ㆍ9H2O, Fe(NO3)2ㆍ6H2O, NaCH 2S2O2ㆍ5H2O, Ni(NO3)2ㆍ6H2 O, Na2S2O2ㆍ5H2O, ZnSO4ㆍ7H2O, CaBr2ㆍ6H2O, Zn(NO3)2 ㆍ6H2O, 및 Na2HPO4ㆍ12H2O로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 집적회로 패키지.
  7. 제1항에 있어서,
    상기 열 버퍼층은 필름 형상의 PCM 으로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  8. 제1항에 있어서,
    상기 열 버퍼층은 마이크로 캡슐 형태의 PCM을 포함하는 것을 특징으로 하는 집적회로 패키지.
  9. 제1항에 있어서,
    상기 반도체 칩과 상기 회로 기판과의 사이에 구비되어 있는 접착층을 더 포함하고,
    상기 열 버퍼층은 상기 접착층 내에 함유되어 있는 PCM으로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  10. 제1항에 있어서,
    상기 외부 접속 단자는 복수의 솔더볼로 구성된 것을 특징으로 하는 집적회로 패키지.
  11. 수직으로 차례로 적층되어 있는 복수의 반도체 칩과,
    상기 복수의 반도체 칩이 실장된 제1 면과, 그 반대측 제2 면을 가지는 회로 기판과,
    상기 회로 기판의 제2 면에 형성되어 있는 외부 접속 단자와,
    상기 회로 기판에 형성된 접합 패드와,
    상기 복수의 반도체 칩과 상기 접합 패드를 전기적으로 연결시키기 위한 복수의 본딩 와이어와,
    상기 복수의 반도체 칩들 사이에 개재되어 있는 스페이서와,
    상기 복수의 반도체 칩중에서 상기 회로 기판에 가장 인접한 반도체 칩과 상기 회로 기판의 제1 면과의 사이에 개재되어 있는 열 버퍼층과,
    상기 복수의 반도체 칩과 그에 연결되는 전기적 연결 부분들을 동시에 덮는 봉지부를 포함하는 것을 특징으로 하는 집적회로 패키지.
  12. 제11항에 있어서,
    상기 열 버퍼층은 PCM으로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  13. 제12항에 있어서,
    상기 열 버퍼층은 유기물로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  14. 제13항에 있어서,
    상기 열 버퍼층은 펜타에리트리톨, 폴리에틸렌, 아세트아미드, 프로필아미드, 나프탈렌, 스테아린산, 폴리글리콜 E6000, 왁스, 3-헵타데카논, 시안아미드, d-유산, 글리세롤, 아세트산, 에틸렌디아민, 및 폴리글리콘 E400으로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 집적회로 패키지.
  15. 제12항에 있어서,
    상기 열 버퍼층은 무기물로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  16. 제15항에 있어서,
    상기 열 버퍼층은 MgCl2ㆍ6H2O, Al2(SO4)3ㆍ10H 2O, NH4Al(SO4)2ㆍ12H2O, KAl(SO4)2ㆍ12H2O, Mg(SO3)2ㆍ6H2O, SrBr2ㆍ6H2O, Sr(OH)2ㆍ8H2O, Ba(OH)2ㆍ8H 2O, Al(NO3)2ㆍ9H2O, Fe(NO3)2ㆍ6H2O, NaCH 2S2O2ㆍ5H2O, Ni(NO3)2ㆍ6H2 O, Na2S2O2ㆍ5H2O, ZnSO4ㆍ7H2O, CaBr2ㆍ6H2O, Zn(NO3)2 ㆍ6H2O, 및 Na2HPO4ㆍ12H2O로 이루어지는 군에서 선택되는 적어도 하나의 물질을 포함하는 것을 특징으로 하는 집적회로 패키지.
  17. 제11항에 있어서,
    상기 열 버퍼층은 필름 형상의 PCM 으로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  18. 제11항에 있어서,
    상기 열 버퍼층은 마이크로 캡슐 형태의 PCM을 포함하는 것을 특징으로 하는 집적회로 패키지.
  19. 제11항에 있어서,
    상기 회로 기판에 가장 인접한 반도체 칩과 상기 회로 기판과의 사이에 구비되어 있는 접착층을 더 포함하고,
    상기 열 버퍼층은 상기 접착층 내에 함유되어 있는 PCM으로 이루어지는 것을 특징으로 하는 집적회로 패키지.
  20. 제11항에 있어서,
    상기 외부 접속 단자는 복수의 솔더볼로 구성된 것을 특징으로 하는 집적회로 패키지.
KR1020040039226A 2004-05-31 2004-05-31 열 버퍼층을 구비한 집적회로 패키지 KR100630682B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040039226A KR100630682B1 (ko) 2004-05-31 2004-05-31 열 버퍼층을 구비한 집적회로 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040039226A KR100630682B1 (ko) 2004-05-31 2004-05-31 열 버퍼층을 구비한 집적회로 패키지

Publications (2)

Publication Number Publication Date
KR20050114033A KR20050114033A (ko) 2005-12-05
KR100630682B1 true KR100630682B1 (ko) 2006-10-02

Family

ID=37288447

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040039226A KR100630682B1 (ko) 2004-05-31 2004-05-31 열 버퍼층을 구비한 집적회로 패키지

Country Status (1)

Country Link
KR (1) KR100630682B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US8231692B2 (en) * 2008-11-06 2012-07-31 International Business Machines Corporation Method for manufacturing an electronic device
KR101800437B1 (ko) 2011-05-02 2017-11-22 삼성전자주식회사 반도체 패키지
KR102488931B1 (ko) * 2016-04-19 2023-01-13 현대모비스 주식회사 양방향 반도체 패키지 및 제조방법
WO2019066960A1 (en) * 2017-09-29 2019-04-04 Intel Corporation STACKER SEMICONDUCTOR HOUSING SPACER DEED

Also Published As

Publication number Publication date
KR20050114033A (ko) 2005-12-05

Similar Documents

Publication Publication Date Title
JP4610616B2 (ja) ダイスタック型デバイスを提供するための方法及び装置
US7521285B2 (en) Method for fabricating chip-stacked semiconductor package
KR101076537B1 (ko) 다이 위에 적층된 역전된 패키지를 구비한 멀티 칩 패키지모듈
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US7982298B1 (en) Package in package semiconductor device
KR101070913B1 (ko) 반도체 칩 적층 패키지
KR100415279B1 (ko) 칩 적층 패키지 및 그 제조 방법
US6469376B2 (en) Die support structure
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US20090317947A1 (en) Semiconductor package with heat sink, stack package using the same and manufacturing method thereof
TW200915519A (en) Semiconductor package and manufacturing method thereof
JP2007288189A (ja) マルチチップパッケージシステム
US9997471B2 (en) Semiconductor package structure and manufacturing method thereof
KR20030018642A (ko) 스택 칩 모듈
US20090051023A1 (en) Stack package and method of fabricating the same
US20070052082A1 (en) Multi-chip package structure
KR100394030B1 (ko) 적층형 반도체 패키지
KR100630682B1 (ko) 열 버퍼층을 구비한 집적회로 패키지
US7687920B2 (en) Integrated circuit package-on-package system with central bond wires
KR101345035B1 (ko) 반도체 패키지 및 그 제조 방법
US20080237831A1 (en) Multi-chip semiconductor package structure
KR101078734B1 (ko) 반도체 패키지 및 그 제조방법과, 이를 이용한 스택 패키지
JPH10256473A (ja) 半導体装置
US20080237832A1 (en) Multi-chip semiconductor package structure
US20230197591A1 (en) Electronic package and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee