KR100714917B1 - 차폐판이 개재된 칩 적층 구조 및 그를 갖는 시스템 인패키지 - Google Patents

차폐판이 개재된 칩 적층 구조 및 그를 갖는 시스템 인패키지 Download PDF

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KR100714917B1
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bonding wire
shielding plate
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권흥규
하정오
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삼성전자주식회사
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Abstract

본 발명은 칩 적층 구조 및 그를 갖는 시스템 인 패키지(System In package; SIP)에 관한 것으로, 종래의 경우 제 1 칩과 제 2 칩 사이가 서로 차폐(shielding)되지 않고, 제 1 본딩 와이어가 제 2 칩 아래에 그대로 노출되기 때문에, 반도체 칩들 사이의 신호 간섭에 따른 SIP의 성능이 떨어지는 문제가 발생된다. 그리고 제 2 칩이 제 1 칩보다 클 경우, 오버행(overhang)에 따른 제 2 칩의 손상이나 제 2 본딩 와이어의 본딩성이 떨어질 수 있다.
본 발명은 상기한 문제점을 해결하기 위해서, 제 1 칩과 제 1 본딩 와이어를 덮도록 제 1 칩 위에 제 1 본딩 와이어와 이격되게 접지된 차폐판을 부착한다. 그리고 차폐판 위에 제 2 칩을 포함하여 적어도 하나 이상의 반도체 칩이 적층된 칩 적층 구조 및 그를 갖는 SIP를 제공한다.
따라서 접지된 차폐판이 제 1 칩을 포함한 제 1 본딩 와이어를 차폐하기 때문에, 제 1 칩과 제 2 칩 사이의 신호 간섭에 따른 SIP의 성능 저하를 억제할 수 있다. 그리고 제 2 칩은 차폐판에 부착되어 지지되기 때문에, 와이어 본딩 중 제 2 칩이 손상되거나 와이어 본딩성이 떨어지는 문제를 해소할 수 있다.
실드(shield), 접지, 오버행, 신호 간섭, 시스템 인 패키지, 적층 칩

Description

차폐판이 개재된 칩 적층 구조 및 그를 갖는 시스템 인 패키지{Chip stack structure interposing shield plate and system in package comprising the same}
도 1은 종래기술에 따른 칩 적층 구조를 갖는 시스템 인 패키지의 일 예를 보여주는 단면도이다.
도 2는 종래기술에 따른 칩 적층 구조를 갖는 시스템 인 패키지의 다른 예를 보여주는 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 차폐판이 개재된 칩 적층 구조를 보여주는 분해 사시도이다.
도 4는 도 3의 Ⅳ-Ⅳ선 단면도이다.
도 5는 도 3의 칩 적층 구조를 갖는 시스템 인 패키지를 보여주는 단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지를 보여주는 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지를 보여주는 단면도이다.
도 8은 본 발명의 제 4 실시예에 따른 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지를 보여주는 단면도이다.
도 9는 본 발명의 제 5 실시예에 따른 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
30 : 배선기판 31 : 기판 몸체
32 : 금속 배선층 33 : 상부 배선층
34 : 내부 배선층 34a : 접지층
35 : 하부 배선층 36a, 36b, 36c : 비아
40 : 제 1 칩 51 : 제 1 본딩 와이어
52 : 접지 와이어 53 : 제 2 본딩 와이어
55 : 수지 봉합부 56 : 솔더 볼
60 : 차폐판 61 : 보강판
65 : 접착층 70 : 제 2 칩
100 : SIP 154 : 제 3 본딩 와이어
180 : 제 3 칩 431 : 다이 패드
432, 433 : 리드
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩이 3차원으로 적층된 칩 적층 구조 및 그를 갖는 시스템 인 패키지(System In Package; SIP)에 관한 것이다.
현재의 전자제품 시장은 휴대용으로 급격히 그 수요를 늘려 가고 있으며 이를 만족하기 위해서는 이들 시스템에 실장되는 부품들의 경박단소화가 필수적이다. 경박단소화의 경우 실장 부품인 반도체 패키지의 개별 크기를 줄이는 방법과, 다수개의 개별 반도체 칩들을 원 칩(one chip)화하는 시스템 온 칩(System On Chip; SOC)기술과, 다수개의 개별 반도체 칩들을 하나의 패키지로 집적하는 SIP 기술들이 필요하다.
SIP 기술의 경우 복수개의 반도체 칩을 수평 또는 수직으로 하나의 패키지 안에 실장하는 기술로써, 종래의 멀티 칩 모듈(Multi-Chip Module; MCM) 기술의 연장선 상에 있다. 기존 MCM의 경우에는 수평적 실장이 주된 방향이었으나 SIP의 경우에는 복수개의 반도체 칩을 3차원으로 적층하는 기술이 주로 적용된다.
SIP 중에서, 패키지 내에 두 개 이상의 반도체 칩을 적층함에 있어서, 상부에 적층되는 제 2 칩이 하부의 제 1 칩보다 작은 경우에는, 도 1에 도시된 바와 같이, 제 1 칩(12) 위에 제 2 칩(14)을 바로 적층한다. 제 1 칩(12)은 배선기판(11)과 제 1 본딩 와이어(13)에 의해 전기적으로 연결되고, 제 2 칩(14) 또한 배선기판(11)과 제 2 본딩 와이어(15)에 의해 전기적으로 연결된다. 배선기판(11) 상부면에 실장된 제 1 칩(12), 제 2 칩(14), 제 1 본딩 와이어(13) 및 제 2 본딩 와이어(15)는 수지 봉합부(16)에 의해 보호된다. 그리고 배선기판(11)의 하부면에는 솔더 볼(17)이 형성된다.
이와 같은 칩 적층 구조를 갖는 SIP(10)는 제 1 칩(12)과 제 2 칩(14) 사이 가 서로 차폐(shielding)되지 않고, 제 1 본딩 와이어(13)와 제 2 본딩 와이어(15)가 서로 근접하게 형성되기 때문에, 제 1 및 제 2 본딩 와이어(13, 15)를 타고 신호가 전달되는 과정에 상호 신호 간섭이 발생될 수 있으며, 이는 SIP(10)의 성능을 저하시킬 수 있다.
한편 제 2 칩이 제 1 칩보다 크기가 동일하거나 유사 혹은 더 클 경우에는, 미국등록특허 제5,323,060호에 개시된 바와 같이, 반도체 칩 사이에 스페이서(spacer)가 필요하다. 즉 도 2에 도시된 바와 같이, 스페이서(28)는 제 1 칩(22)에서 인출된 제 1 본딩 와이어(23)가 제 2 칩(24)의 하부면에 기계적으로 접촉하여 발생될 수 있는 전기적 간섭을 방지하는 역할을 담당한다.
이와 같은 칩 적층 구조를 갖는 SIP(20) 또한 제 1 칩(22)과 제 2 칩(24) 사이가 서로 차폐되지 않고, 제 1 본딩 와이어(23)가 제 2 칩(24) 아래에 그대로 노출되기 때문에, 반도체 칩들(22, 24) 사이의 신호 간섭에 따른 SIP(20)의 성능이 떨어지는 문제가 발생될 수 있다. 특히 적층되는 반도체 칩 중에서 외부 전자기장의 영향에 대해 민감하게 반응하는 반도체 칩 예컨대 알에프(RF; radio frequency) 소자가 사용될 경우 신호 간섭에 따른 문제가 발생되고 있다.
RF 소자가 실장되는 SIP의 경우, RF 소자, 베이스밴드(baseband) 소자 순으로 적층되며, 도 2에 도시된 칩 적층 구조를 따른다. 즉 RF 소자는 제 1 칩(22)으로 사용되고, 베이스밴드 소자는 제 2 칩(24)으로 사용된다. 이때 RF 소자와 베이스밴드 소자 사이의 신호 간섭에 따른 문제를 해소할 필요가 있다.
그리고 제 2 칩(24)의 제 2 전극 패드(24a)가 형성된 부분이 제 1 칩(22)에 의해 지지되지 않는 오버행(overhang) 구조로 갖기 때문에, 와이어 본딩 과정에서 제 2 칩(24)의 가장자리 부분에 크랙(creak)이 발생되거나 제 2 본딩 와이어(25)의 본딩성이 떨어지는 문제가 발생될 수 있다. 특히 제 2 칩(24)의 두께가 얇고 오버행된 폭이 클수록 문제 발생률은 증가한다. 즉 제 2 칩(24)과 배선기판(21)을 연결하는 와이어 본딩 공정을 진행할 때, 캐필러리(capillary)는 제 2 칩의 제 2 전극 패드(24a)에 제 2 본딩 와이어(25)의 일단을 접합시키기 위해서 일정 압력을 작용하게 된다. 그런데 제 2 전극 패드(24a)가 형성된 부분의 하부가 지지되지 않고 두께가 얇을 경우, 캐필러리가 작용하는 압력에 의해 제 2 칩(24)의 가장자리 부분에서 크랙이 발생될 수 있다. 또한 캐필러리가 작용하는 힘에 반대되는 반작용으로 제 2 칩(24)의 가장자리 부분이 진동하는 경우, 제 2 전극 패드(24a)에 대한 제 2 본딩 와이어(25)의 본딩성이 떨어진다.
따라서, 본 발명의 제 1 목적은 적층되는 반도체 칩 사이의 전기적 간섭을 억제할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 오버행된 반도체 칩의 안정적인 와이어 본딩성을 확보할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 접지층을 갖는 배선기판과, 배선기판의 상부면에 부착되며 접지층에 전기적으로 연결된 제 1 칩과, 제 1 칩과 배선기판을 전기적으로 연결하는 제 1 본딩 와이어와, 제 1 칩을 포함하여 제 1 본딩 와 이어를 덮도록 제 1 칩 위에 제 1 본딩 와이어와 이격되게 부착되는 차폐판과, 차폐판과 배선기판의 접지층을 연결하는 접지 와이어와, 차폐판 위에 부착되어 지지되는 제 2 칩과, 제 2 칩과 배선기판을 직접 연결하거나 차폐판을 경유하여 연결하는 제 2 본딩 와이어를 포함하는 차폐판이 개재된 칩 적층 구조를 제공한다.
본 발명에 따른 칩 적층 구조에 있어서, 제 1 칩은 도전성 접착제에 의해 배선기판의 상부면에 부착되어 배선기판의 접지층과 전기적으로 연결된다.
본 발명에 따른 칩 적층 구조에 있어서, 차폐판은 보강판과 절연성 접착층으로 구성된다. 보강판은 제 1 칩과 제 1 본딩 와이어가 본딩된 배선기판의 영역을 덮으며 도전성을 갖는다. 접착층은 제 1 칩과 마주보는 보강판의 하부면에 형성되며, 보강판의 하부면이 제 1 본딩 와이어와 이격되게 보강판을 제 1 칩 위에 부착시킨다. 보강판의 상부면의 적어도 접지 와이어와 제 2 본딩 와이어가 본딩되는 영역은 니켈/금(Ni/Au), 니켈/은(Ni/Ag) 또는 니켈/팔라듐(Ni/Pd) 중의 어느 하나가 도금된다. 제 1 칩 위로 돌출된 제 1 본딩 와이어의 높이보다 차폐판의 접착층의 두께가 두꺼운 것을 사용하는 것이 바람직하다. 그리고 차폐판의 접착층으로 절연성 접착 테이프가 사용될 수 있다.
본 발명에 따른 칩 적층 구조에 있어서, 차폐판의 보강판은 절연층과, 절연층의 양면에 형성된 금속층과, 절연층을 관통하여 양면의 금속층을 연결하는 비아를 포함한다.
본 발명에 따른 칩 적층 구조에 있어서, 제 1 칩은 제 2 칩보다는 작거나 클 수 있다. 제 1 칩이 제 2 칩 보다 작은 경우, 제 1 칩이 RF 소자이고, 제 2 칩은 베이스밴드(baseband) 소자일 수 있다.
본 발명에 따른 칩 적층 구조는 제 2 칩 위에 적층된 적어도 하나 이상의 반도체 칩을 더 포함할 수 있다.
그리고 본 발명에 따른 칩 적층 구조에 있어서, 배선기판으로 인쇄회로기판, 테이프 배선기판, 세라믹 기판, 실리콘 기판, 리드 프레임 등이 사용될 수 있다.
본 발명은 또한 전술된 칩 적층 구조를 갖는 SIP를 제공한다. 즉, 본 발명에 따른 SIP는 전술된 칩 적층 구조와, 배선기판의 상부면에 적층된 제 1 칩, 제 2 칩 및 본딩 와이어들을 봉합하는 수지 봉합부와, 배선기판과 연결되어 수지 봉합부 외측에 형성된 외부접속단자를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 차폐판(60)이 개재된 칩 적층 구조를 보여주는 분해 사시도이다. 도 4는 도 3의 4-4선 단면도이다.
도 3 및 도 4를 참조하면, 제 1 실시예에 따른 칩 적층 구조는 제 1 칩(40)과 제 2 칩(70) 사이에 차폐판(60; shield plate)이 재개되어 배선기판(30)의 상부면에 적층된 구조이다. 배선기판(30)은 접지층(34a; ground layer)을 갖는다. 제 1 칩(40)은 배선기판(30)의 상부면에 부착되며, 접지층(34a)과 전기적으로 연결된다. 제 1 본딩 와이어(51)는 제 1 칩(40)과 배선기판(30)을 전기적으로 연결한다. 차폐판(60)은 제 1 칩(40)을 포함하여 제 1 본딩 와이어(51)를 덮도록 제 1 칩(40) 위에 제 1 본딩 와이어(51)와 이격되게 부착된다. 접지 와이어(52)는 차폐판(60)과 배선기판의 접지층(34a)을 연결한다. 제 2 칩(70)은 차폐판(60) 위에 부착되며, 차폐판(60)에 의해 지지된다. 그리고 제 2 본딩 와이어(53)는 제 2 칩(70)과 배선기판(30)을 직접 연결하거나 차폐판(60)을 경유하여 연결한다.
따라서 제 1 실시예에 따른 칩 실장 구조는 차폐판(60)은 접지층(34a)에 접지되어 제 1 칩(40)을 포함한 제 1 본딩 와이어(51)를 차폐하기 때문에, 제 1 칩(40)과 제 2 칩(70) 사이의 신호 간섭이 발생되는 것을 억제할 수 있다. 그리고 제 2 칩(70)은 차폐판(60)에 지지되기 때문에, 와이어 본딩 중 제 2 칩(70)이 손상되거나 제 2 본딩 와이어(53)의 본딩성이 떨어지는 문제를 해소할 수 있다.
제 1 실시예에 따른 칩 적층 구조에 대해서 구체적으로 설명하면 다음과 같다.
배선기판(30)은 기판 몸체(31)에 구리(Cu) 소재의 다층의 금속 배선층(32)이 형성된 다층 인쇄회로기판으로서, 금속 배선층(32)은 기판 몸체(31)의 내부에 형성된 접지층(34a)을 포함한다.
기판 몸체(31)는 일정 두께를 갖는 절연판으로, 반도체 칩(40, 70)이 적층되는 상부면과, 상부면에 반대되는 하부면을 갖는다. 기판 몸체(31)의 소재로는 프리프레그(prepreg), 유리 섬유가 함유된 에폭시 수지(Glass-Epoxy Resin) 또는 비티 수지(BT Resin)가 사용될 수 있다. 금속 배선층(32)은 기판 몸체(31)의 상부면에 형성된 상부 배선층(33)과, 기판 몸체(31)의 하부면에 형성된 하부 배선층(35) 과, 기판 몸체(31)의 내부에 형성된 접지층(34a)을 갖는 내부 배선층(34)을 포함한다. 그리고 상부, 하부 및 내부 배선층(33, 34, 35)은 기판 몸체(31)를 관통하는 비아(36a, 36b, 36c)에 의해 전기적으로 연결된다. 한편, 배선기판(30)은 단위 기판 몸체의 일면 또는 양면에 부착된 구리 박막(Cu foil)을 패터닝하여 형성된 금속 배선층(32)을 갖는 단위 기판을 복수개 적층하여 형성한다. 제 1 실시예에 따른 배선기판(30)은 2개의 단위 기판을 적층하여 형성되며, 3층의 금속 배선층(32)을 갖는다.
상부 배선층(33)은 상부면의 중심 부분에 형성된 칩 실장 영역(33a)과, 칩 실장 영역(33a)의 둘레에 형성된 기판 패드(33b, 33c)를 갖는다. 칩 실장 영역(33a)은 제 1 칩(40)의 하부면 전체를 접지할 수 있도록, 제 1 칩(40)의 하부면을 포함할 수 있는 크기로 형성하는 것이 바람직하다. 하부 배선층(35)은 칩 실장 영역(33a)이 형성된 면의 아래에 형성된 하부 접지층(35a)과, 하부 접지층(35a) 둘레에 형성되며 기판 패드(33b, 33c)와 전기적으로 연결된 솔더 볼 패드(35b, 35c)를 갖는다. 그리고 내부 배선층(34)의 접지층(34a)이 기판 몸체(31)의 상부면에 평행하게 기판 몸체(31)의 내부에 형성된다. 접지층(34a)은 기판 몸체(31)의 상부면에 대응되는 판 형태나 배선 형태로 형성될 수 있다. 한편 제 1 실시예에서는 내부 배선층(34)으로 접지층(34a)만 형성된 예를 개시하였지만, 전원층도 함께 형성될 수 있다.
기판 패드(33b, 33c)는 접지용 기판 패드(33b)와 신호용 기판 패드(33c)로 이루어지고, 그에 대응되게 솔더 볼 패드(35b, 35c) 또한 접지용 솔더 볼 패드 (35b)와 신호용 솔더 볼 패드(35c)로 이루어진다. 하부 접지층(35a)에도 접지용 솔더 볼 패드(35a')가 형성된다.
그리고 비아(36a, 36b, 36c)는 접지용 비아(36a, 36b)와, 신호용 비아(36c)로 이루어진다. 신호용 비아(36c)는 신호용 기판 패드(33c)와 신호용 솔더 볼 패드(35c)를 연결하며, 접지층(34a)과 이격되게 형성된다. 접지용 비아(36a, 36b)는 칩 실장 영역(33a)과 하부 접지층(35a) 사이의 기판 몸체(31)를 관통하여 형성된 제 1 접지용 비아(36a)와, 접지용 기판 패드(33b)와 접지용 솔더 볼 패드(35b) 사이의 기판 몸체(31)를 관통하여 형성된 제 2 접지용 비아(36b)로 구성된다. 접지용 비아(36a, 36b)로 연결된 칩 실장 영역(33a), 접지층(34a) 및 하부 접지층(35a)은 열방출 통로로서의 역할도 담당한다.
비아(36a, 36b, 36c)의 내부는 무전해 도금 방법으로 구리가 도금되어 있으며, 제 1 접지용 비아(36a)의 경우 접지 능력 및 열방출 능력을 높이기 위해서 그 내부를 열전도성이 우수한 금속으로 채울 수도 있다. 이때, 충진용 금속으로는 도전성 및 열전도성이 우수한 저융점 금속을 사용하는 것이 바람직하다.
그리고, 상부 및 하부 배선층(33, 35)을 외부환경으로부터 보호하기 위하여, 기판 몸체(31)의 전표면에 포토 솔더 레지스트(photo solder resist)와 같은 보호층(37)이 형성된다. 이때 상부 및 하부 배선층(33, 35) 중에서 칩 실장 영역(33a), 기판 패드(33b, 33c) 및 솔더 볼 패드(35a', 35b, 35c)는 보호층(37) 밖으로 노출된다. 보호층(37) 밖으로 노출된 칩 실장 영역(33a), 기판 패드(33b, 33c) 및 솔더 볼 패드(35a', 35b, 35c)는 니켈/금(Ni/Au), 니켈/은(Ni/Ag) 또는 니켈/팔 라듐(Ni/Pd)으로 도금된다.
한편 제 1 실시예에서는 배선기판(30)으로서 인쇄회로기판을 예시하였지만, 테이프 배선기판, 세라믹 기판, 실리콘 기판 또는 리드 프레임이 사용될 수도 있다. 도 9는 배선기판(430)으로 리드 프레임이 사용된 예를 도시하고 있으며, 상세한 설명은 후술하도록 하겠다.
제 1 칩(40)은 하부면이 칩 실장 영역(33a)에 전도성 접착제(42)를 매개로 부착되어 칩 실장 영역(33a)에 접지된다. 제 1 칩(40)은 상부면의 가장자리 둘레에 제 1 전극 패드(41)가 형성된 에지 패드형 반도체 칩이다. 이때 전도성 접착제(42)로는 액상의 은-에폭시(Ag-epoxy) 접착제나 솔더가 사용될 수 있다. 제 1 칩(40)으로 에지형 전극 패드가 형성된 예를 개시하였지만, 이에 한정되는 것은 아니다.
제 1 본딩 와이어(51)는 제 1 칩의 제 1 전극 패드(41)와 기판 패드(33b)를 전기적으로 연결한다. 제 1 본딩 와이어(51)는 볼 본딩(ball bonding), 웨지 본딩(wedge bonding), 리버스 본딩(reverse bonding), 범프 리버스 본딩(bump reverse bonding) 방법 등 다양한 와이어 본딩 방법으로 형성될 수 있다. 이때 제 1 본딩 와이어(51)는 루프의 높이를 최소화할 수 있도록, 범프 리버스 본딩 방법으로 형성하는 것이 바람직하다. 제 1 칩(40)의 상부면으로 돌출된 제 1 본딩 와이어(51)의 루프의 높이는 60㎛이하로 조절하는 것이 바람직하다.
차폐판(60)은 일정 크기의 도전성을 갖는 보강판(61)과, 보강판(61)의 하부면에 형성된 절연성 접착층(65)으로 구성된다. 보강판(61)은 적어도 제 1 칩(40) 과 제 1 본딩 와이어(51)가 본딩된 배선기판(30)의 영역을 덮는 크기를 갖는다. 접착층(65)은 제 1 칩(40)의 상부면과 마주보는 보강판(61)의 하부면에 형성되며, 보강판(61)의 하부면이 제 1 본딩 와이어(51)와 이격되게 보강판(61)을 제 1 칩(40)의 상부면에 부착시킨다.
보강판(61)으로는 전기 전도성이 양호하며, 상부면에 부착될 제 2 칩(70)을 안정적으로 지지할 수 있는 철계 또는 구리계 합금으로된 금속판이 사용될 수 있다. 보강판(61)의 상부면은 양호한 와이어 본딩성을 확보하기 위해서, 니켈/금, 니켈/은 또는 니켈/팔라듐으로 도금된다. 이때 보강판(61)의 상부면 중에서 실질적으로 와이어 본딩이 이루어지는 가장자리 영역에만 도금층을 형성할 수도 있다.
차폐판(60) 부착시 제 1 칩(40)의 상부면으로 돌출된 제 1 본딩 와이어(51) 부분이 접착층(65) 내에 위치할 수 있도록, 접착층(65)은 제 1 칩(40)의 상부면으로 돌출된 제 1 본딩 와이어(51)의 높이보다는 두껍게 형성된다. 접착층(65)을 형성하는 접착제로는 절연성 접착 테이프가 사용될 수 있다.
한편 차폐판(60)은 웨이퍼와 유사한 원판 형태로 제조하여 일반적인 칩 부착 설비를 이용하여 차폐판 부착 공정을 진행할 수 있다. 즉 차폐판 원판은 격자 배열되어 분리된 복수의 차폐판(60)으로 구성되며, 차폐판 원판에서 개별 차폐판(60)을 분리하여 제 1 칩(40) 위에 적층할 수 있다. 이 경우 제 1 칩(40), 차폐판(60), 및 제 2 칩(70) 적층 공정을 기존의 칩 부착 설비를 이용하여 진행할 수 있다.
접지 와이어(52)는 차폐판의 보강판(61)과 배선기판의 접지용 기판 패드 (33b)를 전기적으로 연결한다. 이때 접지 와이어(52)의 일단은 도금층이 형성된 보강판(61) 상부면의 가장자리 영역에 본딩된다.
제 2 칩(70)은 차폐판(60)의 중심 영역에 접착제(72)를 개재하여 부착되며, 접지 와이어(52)가 형성된 영역 안쪽에 부착된다. 제 2 칩(70)은 상부면의 가장자리 부분에 제 2 전극 패드(71)가 형성된 에지 패드형 반도체 칩이다. 이때 접착제(72)로는 전도성 또는 비전도성 접착제가 사용될 수 있으며, 액상 또는 필름 타입이 사용될 수 있다. 전도성 접착제로는 은-에폭시 접착제 또는 솔더가 사용될 수 있고, 비전도성 접착제로는 에폭시 또는 실리콘 계열의 절연성 접착제가 사용될 수 있다. 제 2 칩(70)으로 에지형 전극 패드가 형성된 예를 개시하였지만, 이에 한정되는 것은 아니다.
제 1 실시예에서는 제 1 칩(40)에 비해서 상대적으로 큰 제 2 칩(70)이 적층된 예를 개시하였다. 예컨대, 제 1 칩(40)으로 RF 소자가 사용되고, 제 2 칩(70)으로 베이스밴드 소자가 사용될 수 있다.
그리고 제 2 본딩 와이어(53)는 제 2 칩(70)의 제 2 전극 패드(71)와 배선기판(30)을 직접 연결한다. 제 2 본딩 와이어(53)는 제 2 전극 패드(71) 중 접지 단자와 차폐판(60)을 직접 연결한다. 도시되지는 않았지만, 제 2 본딩 와이어에 의해, 제 2 전극 패드(71) 중 접지 단자는 차폐판(60)을 경유하여 배선기판의 접지용 기판 패드(33b)에 연결될 수 있다. 즉 일단은 접지 단자에 본딩되고, 중간 부분은 차폐판(60)에 본딩되며, 끝단은 배선기판의 접지용 기판 패드(33b)에 본딩되게 제 2 본딩 와이어를 형성할 수 있다. 물론 제 2 전극 패드(71) 중 신호 단자는 배선 기판의 신호용 기판 패드(33c)에 제 2 본딩 와이어(53)로 연결된다.
따라서 제 1 칩(40)과 제 1 본딩 와이어(51)는 접지층(34a)에 접지된 차폐판(60)에 의해 모두 가려져 차폐되기 때문에, 차폐판(60)의 상부면에 실장된 제 2 칩(70)과의 신호 간섭을 억제할 수 있다. 예컨대 제 1 칩(40)으로 RF 소자를 사용하더라도 차폐판(60)에 의해 차폐되기 때문에, 저 임피던스(low impedance) 특성을 확보할 수 있다. 그리고 차폐판(60)에 의해 제 1 칩(40)과 제 2 칩(70)을 격리시킬 수 있다.
제 2 칩(70)이 차폐판(60)에 의해 지지되기 때문에, 비록 제 2 칩(70)이 제 1 칩(40)보다 커 오버행이 발생되더라도, 와이어 본딩 공정 중 제 2 칩(70)이 손상되는 것을 억제하고 양호한 와이어 본딩성을 확보할 수 있다.
이와 같은 본 발명의 제 1 실시예에 따른 칩 적층 구조를 갖는 SIP(100)가 도 5에 도시되어 있다. 도 5를 참조하면, 제 1 실시예에 따른 SIP(100)는 배선기판(30)의 하부면에 외부접속단자로서 복수개의 솔더 볼(56a, 56b, 56c)이 형성된 BGA 타입의 반도체 패키지이다. 배선기판(30)의 상부면에 형성된 제 1 칩(40), 제 2 칩(70), 차폐판(60) 및 본딩 와이어들(51, 52, 53)을 액상의 성형수지로 봉합하여 형성된 수지 봉합부(55)에 의해 외부 환경으로부터 보호된다. 그리고 배선기판(30) 하부면의 솔더 볼 패드(35a', 35b, 35c)에 각기 솔더 볼(56a, 56b, 56c)이 형성된다.
이때 수지 봉합부(55)는 에폭시(epoxy) 계열의 액상의 성형수지를 이용한 트 랜스퍼 몰딩 방법(transfer molding method)이나 포팅 방법(potting method)으로 형성될 수 있다. 수지 봉합부(55)는 제 1 칩(40), 제 2 칩(70), 차폐판(60) 및 본딩 와이어들(51, 52, 53)을 외부환경으로부터 보호한다.
그리고 솔더 볼(56a, 56b, 56c)은 솔더 볼 패드(35a', 35b, 35c)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올리고 리플로우(reflow)시킴으로써 형성된다. 솔더 볼(56a, 56b, 56c) 대신에 니켈(Ni) 또는 금(Au) 범프가 형성될 수도 있다. 이때 솔더 볼(56a, 56b, 56c)은 신호용 솔더 볼(56c)과 접지용 솔더 볼(56a, 56b)을 포함하며, 차폐판(60)은 접지용 솔더 볼 패드(35a', 35b)에 형성된 접지용 솔더 볼(56a, 56b)을 통하여 접지를 이룬다.
제 2 실시예
본 발명의 제 1 실시예에서는 두 개의 반도체 칩이 적층된 예를 개시하였지만, 도 6에 도시된 바와 같이, 제 2 칩(170) 위에 적어도 하나 이상의 반도체 칩(180)을 더 적층할 수도 있다.
도 6을 참조하면, 제 2 실시예에 따른 SIP(200)는 제 2 칩(170) 위에 제 3 칩(180)이 적층된 칩 적층 구조를 갖는다. 이때 제 1 칩(140) 위에 차폐판(160)이 개재되어 제 2 칩(170)이 적층된 구조는 제 1 실시예와 동일하기 때문에 상세한 설명은 생략하고, 제 3 칩(180)이 적층된 구조를 중심으로 설명하면 다음과 같다.
제 3 칩(180)은 제 2 칩의 제 2 전극 패드(171) 사이의 영역에 접착제(182)를 개재하여 부착된다. 제 3 칩(180)은 상부면의 가장자리 둘레에 제 3 전극 패드 (181)가 형성된 에지 패드형 반도체 칩이다. 이때 접착제(182)로는 비전도성 접착제가 사용될 수 있으며, 액상 또는 필름 타입이 사용될 수 있다. 접착제(182)로는 에폭시 또는 실리콘 계열의 비전도성 접착제가 사용될 수 있다.
제 2 실시예에 따른 칩 적층 구조에 있어서, 제 1 칩(140)으로 RF 소자가 사용되고, 제 2 칩(170)으로 베이스밴드 소자가 사용되고, 제 3 칩(180)으로는 노아 플래시(nor flash) 소자가 사용될 수 있다.
그리고 제 3 본딩 와이어(154)는 제 3 칩(180)의 제 3 전극 패드(181)와 배선기판(130)의 기판 패드(133b, 133c)를 직접 연결한다. 도시되지는 않았지만, 제 3 본딩 와이어는 제 3 전극 패드(181) 중 접지 단자와 차폐판(160)을 직접 연결할 수 있다. 그리고 제 3 본딩 와이어에 의해, 제 3 전극 패드(181) 중 접지 단자는 차폐판(160)을 경유하여 배선기판의 접지용 기판 패드(133b)에 연결될 수 있다. 또는 제 2 전극 패드(171)와 제 3 전극 패드(181)가 제 3 본딩 와이어로 직접 연결될 수도 있다.
제 3 실시예
본 발명의 제 1 및 제 2 실시예에서는 제 1 칩 보다 큰 제 2 칩이 제 1 칩 위에 적층된 예를 개시하였지만, 도 7에 도시된 바와 같이, 제 1 칩(240)이 제 2 칩(270)보다 더 클 수도 있다.
도 7을 참조하면, 제 3 실시예에 따른 SIP(300)는 제 1 칩(240) 위에 차폐판(260)을 개재하여 제 2 칩(270)이 적층된 구조를 갖는다. 물론 차폐판(260)은 제 1 칩(240)과 제 1 본딩 와이어(251)가 본딩된 배선기판(230)의 영역을 덮는 크기를 갖는다.
따라서 제 1 칩(240)과 제 1 본딩 와이어(251)는 접지된 차폐판(260)에 의해 모두 가려져 차폐되기 때문에, 차폐판(260)의 상부면에 실장된 제 2 칩(270)과의 신호 간섭을 억제할 수 있는 등 제 1 실시예에 따른 칩 적층 구조와 동일한 효과를 기대할 수 있다.
제 4 실시예
본 발명의 제 1 내지 제 3 실시예에서는 전체가 금속 재질로 구성된 보강판을 갖는 차폐판을 개시하였지만, 도 8에 도시된 바와 같이, 절연층(362)의 양면에 금속층(363)이 접합된 구조의 보강판(361)을 갖는 차폐판(360)이 사용될 수도 있다.
도 8을 참조하면, 제 4 실시예에 따른 SIP(400)는 제 1 칩(340) 위에 차폐판(360)을 개재하여 제 2 칩(370)이 적층된 구조를 갖는 다는 점에서 제 1 실시예에 따른 SIP와 동일한 칩 적층 구조를 갖는다. 이때 차폐판(360)의 구성이 제 1 실시예에 따른 차폐판과 다른 구성을 갖기 때문에, 차폐판(360)을 중심으로 설명하면 다음과 같다.
차폐판(360)은 일정 크기의 보강판(361)과, 보강판(361)의 하부면에 형성된 절연성 접착층(365)으로 구성된다. 보강판(361)은 일정 두께를 갖는 절연층(362)의 양면에 금속층(363)이 접합된 구조를 갖는다. 양면의 금속층(363)은 절연층 (362)을 관통하여 형성된 비아(364)에 의해 전기적으로 연결된다.
이때 절연층(362)의 소재로는 배선기판(330)의 기판 몸체(331)의 소재가 사용될 수 있다. 금속층(363)으로는 구리계 또는 철계 합금이 사용될 수 있다.
제 5 실시예
본 발명의 제 1 내지 제 4 실시예에서는 배선기판으로 인쇄회로기판이 사용된 예를 개시하였지만, 도 9에 도시된 바와 같이, 다이 패드(431)를 갖는 리드 프레임이 사용될 수 있다.
도 9를 참조하면, 제 5 실시예에 따른 SIP(500)는 배선기판(430)의 다이 패드(431) 위에 차폐판(460)이 개재된 제 1 및 제 2 칩(440, 470)이 적층된 구조를 갖는다.
배선기판(430)은 다이 패드(431)와, 다이 패드(431)를 중심으로 배열된 리드(432, 433)를 포함하며, 리드(432, 433) 중 접지용 리드(432)는 다이 패드(431)와 연결되어 있다. 따라서 다이 패드(431)는 접지층으로서의 역할을 한다. 또는 다이 패드(431)는 다이 패드(431)에서 격리된 접지용 리드와 본딩 와이어로 연결되어 접지될 수도 있다.
리드(432, 433)는 접지용 리드(432)와 신호용 리드(433)로 나눌 수 있다. 접지용 리드(432) 중 적어도 하나는 다이 패드(431)와 연결된다. 그리고 신호용 리드(433)는 다이 패드(431)와 이격되어 형성된다.
이때 제 1 칩(440)의 제 1 전극 패드(441) 중 접지 단자와 접지용 리드(432) 는 제 1 본딩 와이어(451)에 의해 연결된다. 차폐판(460)과 접지용 리드(432)는 접지 와이어(452)에 의해 연결된다. 그리고 제 2 칩(470)의 제 2 전극 패드(471) 중 접지 단자와 차폐판(460)은 제 2 본딩 와이어(453)에 의해 연결된다. 도시되지는 않았지만, 제 2 본딩 와이어에 의해, 제 2 전극 패드(471) 중 접지 단자는 직접 접지용 리드(432)에 연결되거나 차폐판(460)을 경유하여 접지용 리드(432)에 연결될 수 있다.
다이 패드(431)와, 다이 패드(431)에 형성된 제 1 칩(440), 제 2 칩(470), 차폐판(460), 본딩 와이어들(451, 452, 453) 및 리드(432, 433)의 일부분을 액상의 성형수지로 봉합하여 형성된 수지 봉합부(455)에 의해 외부 환경으로부터 보호된다.
그리고 수지 봉합부(455)의 외측으로 돌출된 리드 부분은 실장 형태에 맞게 절곡되어 외부접속단자(456)로 사용된다. 본 실시예에서는 걸 윙 타입(gull wing type)으로 절곡된 예를 개시하였지만 이에 한정되는 것은 아니다.
따라서 제 1 칩(440)은 다이 패드(431)에 접지되고, 제 1 칩(440)과 제 1 본딩 와이어(451)는 접지된 차폐판(460)에 의해 모두 가려져 차폐되기 때문에, 제 1 실시예에 따른 칩 적층 구조와 동일한 효과를 기대할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 접지된 차폐판이 제 1 칩을 포함한 제 1 본딩 와이어를 차폐하고, 차폐판 위에 제 2 칩이 부착되기 때문에, 제 1 칩과 제 2 칩을 전기적으로 격리시켜 제 1 칩과 제 2 칩 사이의 신호 간섭에 따른 SIP의 성능 저하를 억제할 수 있다.
그리고 차폐판은 상부면에 부착되는 제 2 칩을 지지하는 역할도 하기 때문에, 제 2 칩이 제 1 칩보다 커 오버행이 발생되더라도 와이어 본딩 공정 중 제 2 칩이 손상되는 것을 억제하고 양호한 와이어 본딩성을 확보할 수 있다.
또한 전기적 연결 방법으로 와이어 본딩 방법을 채택하고 있고, 일반적인 칩 접착 설비를 이용하여 제 1 칩, 차폐판 및 제 2 칩을 차례로 적층할 수 있기 때문에, SIP의 제조 비용을 낮출 수 있는 장점도 있다.

Claims (20)

  1. 접지층을 갖는 배선기판과;
    상기 배선기판의 상부면에 부착되며, 상기 접지층에 전기적으로 연결된 제 1 칩과;
    상기 제 1 칩과 상기 배선기판을 전기적으로 연결하는 제 1 본딩 와이어와;
    상기 제 1 칩을 포함하여 상기 제 1 본딩 와이어를 덮도록 상기 제 1 칩 위에 부착되는 차폐판과;
    상기 차폐판과 상기 배선기판의 접지층을 연결하는 접지 와이어와;
    상기 차폐판 위에 부착되어 지지되는 제 2 칩과;
    상기 제 2 칩과 상기 배선기판을 직접 연결하거나 상기 차폐판을 경유하여 연결하는 제 2 본딩 와이어;를 포함하며,
    상기 차폐판은,
    상기 제 1 칩과 상기 제 1 본딩 와이어가 본딩된 상기 배선기판의 영역을 덮으며, 상기 접지 와이어가 연결되는 도전성을 갖는 보강판과;
    상기 제 1 칩과 마주보는 상기 보강판의 하부면에 형성되며, 상기 보강판의 하부면이 상기 제 1 본딩 와이어와 이격되게 상기 보강판을 상기 제 1 칩 위에 부착시키는 절연성 접착층;을 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  2. 제 1항에 있어서, 상기 제 1 칩을 상기 배선기판의 상부면에 부착시키며, 상기 배선기판의 접지층과 전기적으로 연결하는 전도성 접착제;를 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  3. 삭제
  4. 제 2항에 있어서, 상기 보강판의 상부면의 적어도 상기 접지 와이어 및 제 2 본딩 와이어가 본딩되는 영역은 니켈/금, 니켈/은 또는 니켈/팔라듐 중의 어느 하나가 도금된 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  5. 제 4항에 있어서, 상기 제 1 칩 위로 돌출된 상기 제 1 본딩 와이어의 높이보다 상기 차폐판의 접착층의 두께가 두꺼운 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  6. 제 5항에 있어서, 상기 차폐판의 접착층은 절연성 접착 테이프인 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  7. 제 6항에 있어서, 상기 차폐판의 보강판은,
    절연층과;
    상기 절연층의 양면에 형성된 금속층과;
    상기 절연층을 관통하여 상기 양면의 금속층을 연결하는 비아;를 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  8. 제 1항, 제 2항, 제 4항 내지 제 7항 중 어느 한 항에 있어서, 상기 제 1 칩은 상기 제 2 칩보다는 작은 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  9. 제 8항에 있어서, 상기 제 1 칩은 RF 소자이고, 상기 제 2 칩은 베이스밴드(baseband) 소자인 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  10. 제 8항에 있어서, 상기 제 2 칩 위에 적층된 적어도 하나 이상의 반도체 칩;을 더 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  11. 제 1항, 제 2항, 제 4항 내지 제 7항 중 어느 한 항에 있어서, 상기 제 1 칩은 상기 제 2 칩보다는 큰 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  12. 제 11항에 있어서, 상기 제 2 칩 위에 적층된 적어도 하나 이상의 반도체 칩;을 더 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  13. 제 1항, 제 2항, 제 4항 내지 제 7항 중 어느 한 항에 있어서, 상기 배선기판은 인쇄회로기판, 테이프 배선기판, 세라믹 기판, 실리콘 기판 또는 리드 프레임 중에 어느 하나인 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조.
  14. 제 1항, 제 2항, 제 4항 내지 제 7항 중 어느 한 항에 따른 칩 적층 구조와;
    상기 배선기판의 상부면에 적층된 상기 제 1 칩, 제 2 칩 및 본딩 와이어들을 봉합하는 수지 봉합부와;
    상기 배선기판과 연결되어 상기 수지 봉합부 외측에 형성된 외부접속단자;를 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  15. 제 14항에 있어서, 상기 제 1 칩은 상기 제 2 칩보다는 작은 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  16. 제 15항에 있어서, 상기 제 1 칩은 RF 소자이고, 상기 제 2 칩은 베이스밴드(baseband) 소자인 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  17. 제 15항에 있어서, 상기 제 2 칩 위에 적층된 적어도 하나 이상의 반도체 칩;을 더 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  18. 제 14항에 있어서, 상기 제 1 칩은 상기 제 2 칩보다는 큰 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  19. 제 18항에 있어서, 상기 제 2 칩 위에 적층된 적어도 하나 이상의 반도체 칩;을 더 포함하는 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
  20. 제 14항에 있어서, 상기 배선기판은 인쇄회로기판, 테이프 배선기판, 세라믹 기판, 실리콘 기판 또는 리드 프레임 중에 어느 하나인 것을 특징으로 하는 차폐판이 개재된 칩 적층 구조를 갖는 시스템 인 패키지.
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