JP2005217205A - チップ積層構成の3次元半導体装置及び該装置に用いられるスペーサチップ - Google Patents
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Abstract
【解決手段】 下段のロジックLSIチップ14と上段のメモリLSIチップ15との間にスペーサチップ16が介挿され、このスペーサチップ16には、多数のビアホール17、17、…及び接続配線層18、18、…が形成されていて、ロジックLSIチップ14の上面に形成された下段配線群と、メモリLSIチップ15の下面に形成された上段配線群との間で、対応関係にある、それぞれの下段配線と上段配線とが、1対1で、スペーサチップ16のビアホール17、17、…及び接続配線層18、18、…を介して、フリップチップ(金バンプ)接続されている。
【選択図】図1
Description
すなわち、128MビットDRAM搭載の3次元LSIなら、図13に示すように、メモリLSIチップ3のチップサイズよりも、ロジックLSIチップ2のチップサイズの方が大きいので、メモリLSIチップ3に邪魔されずに、ロジックLSIチップ2の上面周縁部に形成されたボンディングパッド5、5、…にボンディングワイヤ7、7、…を接続できる。しかしながら、搭載メモリの大容量化が進み、128MビットDRAMの2倍のメモリ容量をもつ256MビットDRAMのメモリLSIチップ9をロジックLSIチップ10の上に搭載しようとすると、図14に示すように、両LSIチップ9、10間のチップサイズが逆転し、メモリLSIチップ9のチップサイズの方が、ロジックLSIチップ10のそれよりも大きくなっているので、ロジックLSIチップ10の上面周縁部(ボンディングパッド11、11、…)に接続されたボンディングワイヤ12、12、…が邪魔となって、メモリLSIチップ9をロジックLSIチップ10の上に搭載できないか、あるいは、ボンディングワイヤ12、12、…をロジックLSIチップ10の上面周縁部(ボンディングパッド11、11、…)に接続できない、という問題が発生する。
それゆえ、この発明の3次元半導体装置は、設計の柔軟性を確保でき、開発期間の短縮化を図ることができるという利点がある。また、開発対象のLSIチップ側の配線負担の一部をスペーサチップが担うことができるので、歩留まりの向上を図ることができる、という利点もある。
図1は、この発明の第1実施例であるチップ積層構成の3次元半導体装置(以下、簡単に、3次元LSIともいう)を模式的に示す構成断面図、図2は、同3次元LSIの構成各部を分解して示す分解断面図、図3は、同3次元LSIを構成するロジックLSIチップのフリップチップ接続面を模式的に示す平面図、図4は、同3次元LSIを構成するメモリLSIチップのフリップチップ接続面を模式的に示す平面図、図5は、同3次元LSIを構成するスペーサチップのメモリ側フリップチップ接続面を模式的に示す平面図、また、図6は、同3次元LSIを構成するスペーサチップのロジック側フリップチップ接続面を模式的に示す平面図である。
この例の3次元LSIは、図1及び図2に示すように、パッケージ基板13の上に、MPU等のロジックLSIチップ(下段LSIチップ)14と256MビットDRAM等からなるメモリLSIチップ(上段LSIチップ)15とが順次積層された状態で、ロジックLSIチップ14とパッケージ基板13とが、ワイヤボンディング接続されて樹脂封止されている点で、上記従来のCOC(Chip On Chip)構成のLSIと共通するが、ロジックLSIチップ14とメモリLSIチップ15との間に、スペーサチップ16が介挿され、しかも、このスペーサチップ16には複数のビアホール(ビアプラグ)17、17、…及び接続配線層18、18、…が設けられていて、これらビアホール17、17、…と接続配線層18、18、…とを介して、ロジックLSIチップ14の配線群とメモリLSIチップ15の対応する配線群とが、フリップチップ(金バンプ)接続されて、一体化されている点で、上記従来の構成と著しく異なっている。
上記パッケージ基板13は、図2に示すように、ガラスエポキシ基板、セラミック基板、又はエポキシ系、ポリイミド系又はポリアミド系の絶縁テープ又はプラスチック基板等の基板本体19からなり、基板本体19の上面であって、ロジックLSIチップ14を載置するLSIチップ載置面には、熱抵抗の小さな銅(Cu)等からなる熱拡散層20が設けられていて、周辺部には、ロジックLSIチップ14の電極を外部に引き出すための、金(Au)や銅(Cu)やニッケル(Ni)等からなる多数の内部端子21、21、…が設けられている。
まず、パッケージ基板13上面の熱拡散層20には、当該熱拡散層20とロジックLSIチップ14の裏面とが当接接合される態様で、ロジックLSIチップ14が載置され接合されて、下段LSIチップを構成している。そして、ロジックLSIチップ14の表面(図1中及び図2中、上面)には、ロジックLSIチップ14側の金バンプ25、25、…とスペーサチップ16の下面(ロジック側接続面)側の金バンプ31、31、…とが1対1で重合してフリップチップ接続される態様で、スペーサチップ16が載置され接合されている。さらに、スペーサチップ16の上面(メモリ側接続面)には、スペーサチップ16の上面(メモリ側接続面)側の金バンプ30、30、…と、メモリLSIチップ15の表面(図1中及び図2中、下面)側の金バンプ28、28、…とが1対1で重合してフリップチップ接続される態様で、メモリLSIチップ15が載置され接合されて、上段LSIチップを構成している。なお、この実施例において、スペーサチップ16が、シリコン基板29から構成されているのは、ロジックLSIチップ14及びメモリLSIチップ15と素材を同一とすることにより、熱ひずみを防止するためである。
なお、金バンプ同士の接合は、熱と圧力との作用で金バンプを溶融することで、フリップチップ接続が行われる。このとき、2つの金バンプ25と31、28と30が、溶融接合されることで、チップ(14と16、15と16)間に、略20μm程度の隙間が生じる。チップ(14と16、15と16)間の隙間には、必要に応じて、アンダーフィル樹脂を注入して、フリップチップ接続部を封止するようにしても良い。
このような構成とすることで、ロジックLSIチップ14とメモリLSIチップ15との間の信号のやりとりが、信号遅延の原因となるボンディングワイヤに代えて、スペーサチップ16(ビアホール17、接続配線層18)と金バンプ25、31、28、30とを経由してなされるので、信号処理速度や信号処理電力の点でも、SOC並みの高性能(高速アクセス、低消費電力)を得ることができる。
なお、いずれの製造プロセスも公知技術を用いて実施されるので、工程図は省略する。まず、700μm乃至750μm厚のシリコンウェハ(図示せず)を用意する。そして、シリコンウェハの第1の面のビアホール形成領域に、直径10μm程度、深さ120μm乃至130μm程度の孔を開けた後、孔表面を含む上記第1の面上に、シリコン酸化膜等の下地絶縁膜、チタンナイトライド(TiN)膜等のバリア膜を順次成膜する。この後、メッキプロセスとダマシンプロセスとにより、穴の中に銅(Cu)を埋め込んで銅プラグを形成する。
次に、研磨機を用いて、第1の面と相対向する第2の面側から、シリコンウェハを削ってゆく。そして、シリコンウェハが、厚み120μm乃至130μm位になるまで、削られて、穴に埋め込まれた銅(Cu)プラグが見えてくると、ビアホール17、17、…が完成する。次に、金バンプ形成予定部位を残して、シリコンウェハの両面を絶縁保護膜で被覆する。
この第2実施例では、図7及び図8に示すように、スペーサチップ16aから接続配線層(図1、図2及び図6)が取り除かれ、ロジックLSIチップ14aとメモリLSIチップ15aとが、スペーサチップ16aのビアホール17aのみを介してフリップチップ接続されている点で、上述の第1実施例の構成と相異している。すなわち、この例のスペーサチップ16aは、シリコン基板29aと、このシリコン基板29aに穿孔された多数のビアホール17a、17a、…と、各ビアホール17aの両端に取着された金バンプ30a、31a、…とから構成されている。そして、ロジックLSIチップ14a上に設けられた金バンプ25a、25a、…とメモリLSIチップ15上に設けられた金バンプ28a、28a、…とは、各ビアホールを介して、1対1に、重合する態様で、位置決めされて形成されている。なお、図7及び図8において、図1及び図2と対応する各部には、同一の数字番号に添え字“a”を付して、その説明を省略する。
また、上述の実施例では、接続配線層18を、スペーサチップ16のいずれか一方の面に設けたが、図9に示すように、両面に設けるようにしても良い。このようにすれば、多層配線負担が上段側LSIチップ又は下段側LSIチップの一方に偏らず、多層配線負担を分担できるので、全体として、歩留まりの向上を期待できる。なお、図9において、図1と対応する各部には、同一の数字番号に添え字“b”を付して、その説明を省略する(以下の図において同じ)。
このような場合でも、この発明は、最下段と第2段目のLSIチップ間にのみ、スペーサチップを介挿する場合に限定するものではないことは当然である。必要に応じて、第2段目と第3段目のLSIチップ間に、この発明のスペーサチップを介挿しても良く、要するに、任意の第n段目と第n+1段目のLSIチップ間に、この発明のスペーサチップを介挿しても良いことは勿論である。
また、この発明を適用すれば、LSIチップ−スペーサチップ−LSIチップのサンドイッチ構造が、単一の場合に限らず、多重サンドイッチ構造、つまり、かかるサンドイッチ構造を複数有する3次元半導体装置を得ることもできる。例えば、図12に示すように、第1段目のロジックLSIチップ14eと第2段目のメモリLSIチップ15e1との間に、第1のスペーサチップ16e1を介挿させると共に、第3段目のメモリLSIチップ15e2と第4段目のメモリLSIチップ15e3との間に、第2のスペーサチップ16e1を介挿させる用にしても良い。
また、スペーサチップ自身の基板も、単一基板に限らず、多層基板でも良く、層間に、配線層を設けるようにしても良い。
また、スペーサチップの接続配線層は、単層に限らず、必要に応じて、多層構成でも良い。また、上述の実施例では、下段にロジックLSIチップを配置し、その上に、メモリLSIチップを載置するようにしたが、これとは逆に、下段にメモリLSIチップを配置し、その上に、ロジックLSIチップを載置しても良い。この発明は、下段LSIチップの上に、それよりも面積が小さい上段LSIチップが載置される場合にも、適用できる。
また、上述の実施例では、ロジックLSIチップ14の上面に形成された下段配線群と、メモリLSIチップ15の下面に形成された上段配線群との間で、対応関係にある、全ての下段配線と上段配線との対が、スペーサチップ16のビアホール17、17、…及び接続配線層18、18、…を介して、フリップチップ(金バンプ)接続される場合について述べたが、必ずしも、対応関係にある、全ての下段配線と上段配線とが、1対1で、フリップチップ(金バンプ)接続される必要はなく、少なくとも、これらの一部について、フリップチップ(金バンプ)接続がなされる場合でも、この発明は有用である。
14、14a、14b、14c、14d、14e ロジックLSIチップ(下段LSIチップ)
15e2 メモリLSIチップ(下段LSIチップ)
15、15a、15b、15c、15d、15e3 メモリLSIチップ(上段LSIチップ)
16、16a、16b、16c、16d、16e1、16e2 スペーサチップ
17、17a、17b、17c ビアホール
18、18b、18c 接続配線層
21 内部端子
26 ボンディングパッド
25、28、30、31、25a、28a、30a、31a、25b、
28b、30b、31b、25c、28c、30c、31c 金属パッド
32 ボンディングワイヤ
Claims (20)
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成されていて、
前記下段LSIチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段LSIチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続され、かつ、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項1記載のチップ積層構成の3次元半導体装置。
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成されていて、
前記下段LSIチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段LSIチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項3記載のチップ積層構成の3次元半導体装置。
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は/及び上端部側から該スペーサチップの表面又は/及び裏面に沿って単層又は多層の接続配線層が延設されていて、
前記下段LSIチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段LSIチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項5記載のチップ積層構成の3次元半導体装置。
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は/及び上端部側から該スペーサチップの表面又は/及び裏面に沿って単層又は多層の接続配線層が延設されていて、
前記下段LSIチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段LSIチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項7記載のチップ積層構成の3次元半導体装置。
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は/及び上端部側から該スペーサチップの表面又は/及び裏面に沿って単層又は多層の接続配線層が延設されていて、
前記下段LSIチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段LSIチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記一部の下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項9記載のチップ積層構成の3次元半導体装置。
- 共通の基板の上に、LSIチップを少なくとも上下2段に積層一体化して樹脂封止してなる3次元半導体装置であって、
任意の下段LSIチップと上段LSIチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は/及び上端部側から該スペーサチップの表面又は/及び裏面に沿って単層又は多層の接続配線層が延設されていて、
前記下段LSIチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段LSIチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の3次元半導体装置。 - 対応関係にある、前記一部の下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項11記載のチップ積層構成の3次元半導体装置。
- 前記スペーサチップが、シリコンのチップからなることを特徴とする請求項1乃至12のいずれか一つに記載のチップ積層構成の3次元半導体装置。
- 前記スペーサチップは、トランジスタ無搭載型のチップであることを特徴とする請求項1乃至13のいずれか一つに記載のチップ積層構成の3次元半導体装置。
- 前記下段配線及び上段配線は、主として、電源線、接地線、データバス、コントロールバス及びアドレスバスからなることを特徴とする請求項1、2、3、5、6、7、9、10又は11記載のチップ積層構成の3次元半導体装置。
- 前記下段LSIチップの上面周縁部には、電極を引き出すためのボンディングパッドが設けられ、該ボンディングパッドと、前記基板の上面に設けられた内部端子とが、ボンディングワイヤで接続されていると共に、前記下段LSIチップと較べて面積の小さな前記スペーサチップが、前記下段LSIチップと前記上段LSIチップとの間に介挿配置されることで、前記ボンディングパッドに接続された前記ボンディングワイヤと当該スペーサチップとの横方向における相互干渉が回避されていることを特徴とする請求項1乃至12の何れか一つに記載のチップ積層構成の3次元半導体装置。
- 前記スペーサチップと較べて面積の大きな前記上段LSIチップが、前記ボンディングワイヤが接続された前記ボンディングパッドを全体的に又は部分的に覆う態様で、前記スペーサチップを介して、前記下段LSIチップの上に積層されていることを特徴とする請求項16記載のチップ積層構成の3次元半導体装置。
- 前記上段LSIチップ及び前記下段LSIチップのうち、いずれか一方が、大容量メモリLSIからなると共に、他方が、ロジックLSIからなることを特徴とする請求項1乃至12、16及び17の何れか一つに記載のチップ積層構成の3次元半導体装置。
- 前記上段LSIチップ及び前記下段LSIチップのうち、いずれか一方が、特定用途又は特定カスタマ向けのLSIからなると共に、他方が、汎用のLSIからなることを特徴とする請求項1乃至12、16及び17の何れか一つに記載のチップ積層構成の3次元半導体装置。
- 下段LSIチップと上段LSIチップとの間に介挿されて積層構成の3次元半導体装置を形成するためのスペーサチップであって、
請求項1乃至19の何れか一つに記載のチップ積層構成の3次元半導体装置に専用されるものであることを特徴とするスペーサチップ。
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