JP2014078768A - 異なるサイズを有する複数の半導体チップが積層された半導体素子とそれを備えたマルチチップパッケージ - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

【課題】異なるサイズを有する複数の半導体チップが積層された半導体素子とそれを備えたマルチチップパッケージを提供する。
【解決手段】本発明の半導体素子は、第１チップと、第１チップ上に積層され、第１チップと異なるサイズを有する少なくとも１つのチップと、を含み、第１チップは、中央に配された複数の第１パッドを備え、少なくとも１つのチップは、中央に配された複数の第２パッドを備え、第１チップと少なくとも１つのチップは、垂直に配された第１パッドを用いて電気的に連結され、第１パッドと第２パッドは、第１チップと少なくとも１つのチップに同じ配列順序で配される。
【選択図】 図１

Description

本発明は、半導体素子とそれを備えたマルチチップパッケージに係り、さらに詳細には、異なるサイズを有する複数の積層された半導体チップが積層された半導体素子とそれを備えるマルチチップパッケージに関する。
最近、半導体産業の発展及びユーザの要求によって、電子機器は、さらに軽薄短小化されつつある。それにより、電子機器の核心部品である半導体チップパッケージも軽薄短小化されつつある。これにより、複数の半導体チップが垂直に積層された形態で実装基板に搭載されるチップスタックパッケージ及びウェーハ状態でパッケージングされて個々の半導体パッケージとして個別化されるウェーハレベルパッケージが提案された。前記チップスタックパッケージとウェーハレベルパッケージとは、一つの半導体チップを備えるシングルチップパッケージを複数個使用する場合より、サイズ、重量及び実装面積において、軽薄短小化されるという長所を有する。
一方、最近、モバイル製品が急速に発展するにつれて、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ及びＣＰＵのような異種の半導体チップが積層されるＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）及びＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）の要求が増加している。
マルチチップパッケージは、サイズが異なる異種の半導体チップが積層された構成を有するため、チップレベルスタックは可能であるが、ウェーハレベルの積層は不可能である。しかも、サイズが異なる半導体チップは、パッドの位置もそれぞれ異なり、チップと印刷回路基板とは、やむを得ずワイヤボンディングによって連結しなければならない。
このようにワイヤボンディング、例えば、積層ワイヤボンディングを使用する場合、ワイヤ間の絶縁状態を維持し、クロストークを防止するために、ワイヤの間に最小間隔が維持されねばならず、印刷回路基板も一定面積を有することが要求される。したがって、ワイヤボンディング方式を採用するパッケージは、一般的に、ウェーハレベルスタック方式を採用するパッケージより大きくなって、パッケージの小型化が難しい。
特開２００４−１４８４６５号公報 特開平０５−０６３１３７号公報 特開平０８−２６４７１２号公報 国際公開第２００５／０９３８３４号 特開２００１−０４４３５７号公報 特開２００５−１９１２５５号公報 特開２００６−２１０８９２号公報 特開２００７−０３６１８４号公報
本発明の目的は、積層ワイヤボンディングを使用せず、異なるサイズを有する複数のチップをチップレベルに積層しうる半導体素子とそれを備えたマルチチップパッケージを提供することである。
本発明の半導体素子は、第１チップと、第１チップ上に積層され、第１チップと異なるサイズを有する少なくとも１つのチップと、を含み、第１チップは、中央に配された複数の第１パッドを備え、少なくとも１つのチップは、中央に配された複数の第２パッドを備え、第１チップと少なくとも１つのチップは、垂直に配された第１パッドを用いて電気的に連結され、第１パッドと第２パッドは、第１チップと少なくとも１つのチップに同じ配列順序で配されたことを特徴とする。
第１パッドは、貫通ビアコンタクトで形成され、少なくとも１つのチップは、複数のチップを含み、互いに異なるサイズを有する。また、第１チップと少なくとも１つのチップは、第１パッド上のバンプを通じて電気的に連結されたことを特徴とする。
また、第１チップ及び少なくとも１つのチップのうち、少なくとも１つは、エッジ部に追加パッドを含む。
第１チップと少なくとも１つのチップは、中央に基準領域を備え、第１パッド及び第２パッドは、対応する基準領域に対して同じ座標に位置することを特徴とする。
また、同じ座標に位置する第１パッド及び第２パッドは、同一信号を伝達することを特徴とする。
第１チップと少なくとも１つのチップは、互いに異なる機能を有することを特徴とする。また、第１チップは、ロジックチップまたはＣＰＵチップであり、少なくとも１つのチップは、メモリチップであることを特徴とする
本発明のマルチチップパッケージは、基板と、基板上に積層された第１チップと、第１チップ上に積層され、第１チップと異なるサイズを有する少なくとも１つのチップと、第１チップと少なくとも１つのチップとを密封する密封材と、基板の下部面に配された導電性ボールと、を含み、第１チップは、中央に配された複数の第１パッドを備え、少なくとも１つのチップは、中央に配置された複数の第２パッドを備え、第１チップと少なくとも１つのチップは、垂直に配された第１パッドを用いて電気的に連結され、第１パッドと第２パッドは、第１チップと少なくとも１つのチップに同じ配列順序で配されたことを特徴とする。
第１パッドは、貫通ビアコンタクトで形成され、基板は、第１チップ及び少なくとも１つの半導体チップに電気的に連結されたことを特徴とする。また、第１パッドは、貫通ビアコンタクトで形成され、少なくとも１つのチップは、第１パッドを通じて基板に電気的に連結されたことを特徴とする。
少なくとも１つのチップは、複数のチップを含み、互いに異なるサイズを有することを特徴とし、第１チップと少なくとも１つのチップは、中央に基準領域を備え、第１パッド及び第２パッドは、対応する基準領域に対して同じ座標に位置することを特徴とする。また、同じ座標に位置する第１パッド及び第２パッドは、同一信号を伝達することを特徴とし、さらに、第１チップは、ロジックチップまたはＣＰＵチップであり、少なくとも１つのチップは、メモリチップであることを特徴とする。
本発明の実施形態によれば、異なるサイズを有する半導体チップのパッドは、貫通型ビアホールとして形成され、前記半導体チップは、前記パッドが相互対応するように配置される。したがって、マルチチップパッケージに対して多重ワイヤボンディング工程が行われないので、パッケージは軽薄短小化される。また、前記パッケージの場合、チップレベルで半導体チップが積層されるが、ウェーハレベルパッケージの効果が得られる。
本発明の一実施形態によるセンターパッド群を備える複数の半導体チップが積層されたマルチチップパッケージを示す断面図である。 図１の複数の半導体チップを示す分解斜視図である。 図１の複数の半導体チップのパッド位置を説明するための平面図である。 本発明の一実施形態による貫通型パッドを形成する方法を説明するための断面図である。 本発明の一実施形態による貫通型パッドを形成する方法を説明するための断面図である。 本発明の他の実施形態による貫通型パッドを形成する方法を説明するための断面図である。 本発明の他の実施形態による貫通型パッドを形成する方法を説明するための断面図である。 本発明の他の実施形態によるワイヤボンディングによって実装基板と選択された半導体チップとが電気的に連結されたマルチチップパッケージを示す断面図である。 本発明の他の実施形態によるワイヤボンディングによって実装基板と選択された半導体チップとが電気的に連結されたマルチチップパッケージを示す断面図である。 本発明の他の実施形態によるワイヤボンディングによって実装基板と選択された半導体チップとが電気的に連結されたマルチチップパッケージを示す断面図である。 本発明のさらに他の実施形態による複数の半導体チップの間に接着剤が介在されたマルチチップパッケージを示す断面図である。 本発明の他の実施形態によるエッジパッド群を備えた複数の半導体チップが積層されたマルチチップパッケージを示す平面図である。 本発明の他の実施形態によるエッジパッド群を備えた複数の半導体チップが積層されたマルチチップパッケージを示す平面図である。 本発明の他の実施形態によるエッジパッド群を備えた複数の半導体チップが積層されたマルチチップパッケージの断面図である。 図１２の複数の半導体チップのパッド位置を説明するための平面図である。 本発明のさらに他の実施形態によるマルチチップパッケージの断面図である。 本発明のさらに他の実施形態によるマルチチップパッケージの断面図である。 本発明の一実施形態によるマルチチップパッケージの製造方法を説明するための断面図である。 本発明の一実施形態によるマルチチップパッケージの製造方法を説明するための断面図である。 本発明の他の実施形態によるマルチチップパッケージの製造方法を説明するための断面図である。 本発明の他の実施形態によるマルチチップパッケージの製造方法を説明するための断面図である。
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記実施形態は、色々な他の形態に変形され、本発明の範囲が下記実施形態に限定されるものではない。むしろ、これらの実施形態は、本開示をさらに充実で完全にし、当業者に本発明の思想を完全に伝達するために提供されるものである。
任意の部材または層が他の部材または層“上に”、“に連結される”または“に結合する”と述べられる場合に、それは、直接的に他の部材上に連結される、または結合されるものでありうるか、中間に介在される部材または層が存在することもあることは自明である。これと対照的に、部材が他の部材または層“上に直接的に”、“に集積的に連結された”または“に直接的に結合された”と述べられる場合には、中間に介在する他の部材または層が存在しない。本明細書で使われたように、用語“及び／または”は該当列挙された事項のうち何れか一つ及び一つ以上の全ての組合わせを含む。
本明細書で、第１、第２及び第３の用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、これらの部材、部品、領域、層及び／または部分は、これらの用語によって限定されてはならないということは自明である。これらの用語は、一つの部材、部品、領域、層または部分を他の領域、層または部分と区別するためにのみ使われる。したがって、後述する第１部材、部品、領域、層または部分は、本発明の思想から逸脱せずに第２部材、部品、領域、層または部分を指称しうる。
また、“下”または“底部”、“下部の”、“上”または“上部”のような空間的に相対的な用語は、本明細書で図面に示したように、一つの部材と他の部材との関係を説明するために使われる。空間的に相対的な用語は、図面で示された配向と共に使用及び動作時に素子の他の配向も含むものであるということは自明である。例えば、図面の素子が覆っている場合、他の部材の“下”側上に存在するものと説明される部材は、他の部材の“上”側上に配向されることもある。したがって、例示的な用語“下”は、図面の特定配向によって“下”及び“上”の配向を何れも含みうる。素子は、他の方向に配向され（９０°回転するか、または他の配向を有することができ）、本明細書で使われる空間的に相対的な用語は、それにより解釈される。
本明細書で使われる用語は、特定の実施形態を説明するためのものに過ぎず、本発明を制限するためのものではない。本明細書で使われたように、単数形態は、文脈上確実に異なる場合を示すものではなければ、複数型も含みうる。また、本用語“〜含む。”及び／または“〜含む〜”は、本明細書で使われる時に、述べられた形状、数字、工程、動作、部材及び／または成分の存在を特定するものであって、一つ以上の他の形状、数字、工程、動作、部材、成分及び／またはこれらのグループの存在または追加を排除するものではない。
本発明の実施形態は、本発明の理想的な実施形態を概略的に示す断面図を参照して説明される。この場合、例えば、製造技術及び／または公差によって、示された形状の変形が予想される。したがって、本発明の実施形態は、本明細書に示された領域の特定形状に制限されたものと解釈されてはならず、例えば、製造上招来される形状の変化を含まねばならない。例えば、四角形に示された注入領域は、一般的に丸いまたは曲線形状を有し、かつ／またはそのエッジの注入濃度は、注入された所から注入されていない領域に２分法的に変化するというよりは、勾配を有することもある。同様に、イオン注入によって形成された埋め込み領域は、埋め込まれた領域とイオン注入が起きる表面との間の領域に一部イオン注入を招くこともある。したがって、図面に示された領域は、本質的に概念的であり、その形状は、素子領域の実際形状を示すためのものではなく、本実施形態を制限するためのものでもない。
本明細書で、異なって定義されない限り、（技術的及び科学的用語を含む）全ての用語は、当該技術分野で一般的に理解されることと同じ意味を有する。また、一般的に使われる辞典に定義されたような用語は、関連技術分野の文脈による意味と一致すると解釈されねばならず、本明細書に明示的に表現されない限り、理想的か、または過度に形式的な意味で解釈されてはならない。
本発明の一実施形態で、多重（または多層）ワイヤを使用せず、異なるサイズを有する複数の積層された半導体チップを備えるマルチチップパッケージを開示する。実施形態によるマルチチップパッケージで、それぞれの半導体チップは、同じ基準位置から所定の座標にパッドを含み、これらは、積層されかつ相互連結されて、パッドを相互対応させうる。したがって、ウェーハレベルパッケージに役に立つマルチチップパッケージが提供される。
図１は、本発明の一実施形態によるセンターパッド群を備える複数の積層された半導体チップが積層されたマルチチップパッケージの断面図である。
図１を参照すれば、本発明のマルチチップパッケージは、実装基板１００、例えば、印刷回路基板の上部に積層されている複数の半導体チップ１１０，１２０，１３０を含む。複数の半導体チップ１１０，１２０，１３０は、異なるサイズを有し、異なる機能を行える。半導体チップ１１０，１２０及び１３０のそれぞれは、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、プロセッサのうち何れか一つでありうる。一部の実施形態で、半導体チップ１１０，１２０及び１３０は、サイズが減少する順序で積層されうる。しかし、このような整列に制限されるものではない。
複数の半導体チップ１１０，１２０，１３０は、図２に示したように、半導体チップ１１０，１２０及び１３０の内部の電極（図示せず）に外部の電気的接続を提供するためのパッド群１１２，１２２，１３２をそれぞれ有しうる。パッド群１１２，１２２，１３２は、第１方向に所定の間隔ｄを有するように整列された複数のパッド１１２ａ，１２２ａ及び１３２ａを備えうる。パッド１１２ａ，１２２ａ及び１３２ａは、半導体チップ１１０，１２０，１３０をそれぞれ貫通するビアコンタクトの形態を有する。異なって表現すれば、図１に示したように、パッド１１２ａ，１２２ａ及び１３２ａは、半導体チップ１１０，１２０及び／または１３０を貫通し、露出された上部及び下部の端部を有しうる。一部の実施形態で、それぞれのパッド１１２ａ，１２２ａ及び１３２ａは、２列に整列されるが、これに制限されず、パッド１１２ａ，１２２ａ及び１３２ａは、１列または２列よりさらに多い列に整列される。
また、本実施形態のパッド群１１２，１２２及び１３２を構成するパッド１１２ａ，１２２ａ及び１３２ａは、同じ配列と同じ間隔ｄとを有しうる。
半導体チップ１１０，１２０及び１３０は、パッド群１１２，１２２及び１３２が相互対向するように積層される。パッド群１１２，１２２及び１３２は、各半導体チップ１１０，１２０及び１３０の同じ領域（例えば、中心領域あるいはエッジ領域）に配列される。各半導体チップ１１０，１２０及び１３０の同じ領域にパッドグループ１１２，１２２及び１３２を配列することは、電気的な観点で本質的なものではないが、前記半導体パッケージの面積を縮少させうる。
半導体チップ１１０，１２０及び１３０で、パッド群１１２，１２２及び１３２のパッド配列は、同一であり、これにより、半導体チップ１１０，１２０及び１３０が積層される場合、同じ信号を伝達するパッド１１２ａ，１２２ａ及び１３２ａが相互対向するようになる。
半導体チップ１１０，１２０及び１３０は、それぞれ活性面を備えうる。半導体チップ１１０，１２０及び１３０は、それらの活性面が同じ方向に、または相互対向するように積層される。
半導体チップ１１０，１２０及び１３０を積層することによって、相互対向するパッド１１２ａ，１２２ａ及び１３２ａは、連結部材、例えば、バンプ１４０によって電気的に連結される。複数の半導体チップ１１０，１２０及び１３０のうち一つの半導体チップが実装基板１００と電気的に連結される。本実施形態では、実装基板１００と半導体チップ１１０とがバンプ１４０によって連結される。
実装基板１００上に積層された複数の半導体チップ１１０，１２０及び１３０を保護するために、封止材１５０が形成され、外部信号の伝達経路として使われる導電性ボール１０４が実装基板１００の下部に付着される。
１０２は、実装基板１００に電気的経路を提供できるスタッドを示す。スタッド１０２は、導電性ボール１０４と電気的に連結される。
一部の実施形態では、半導体チップ１１０，１２０及び１３０の中心領域にパッド群が配置される。この場合、図３に示したように、最上部列に位置するパッド対１１２ａ，１２２ａ及び１３２ａの“ｘ”及び“ｙ”座標は、それぞれ（半導体チップの幅／（２−α），β）及び（半導体チップの幅／（２＋α），β）である。次列（第２最上部列）のパッド対は、最上部列上のパッド対からｘ−座標軸に沿って距離“ｄ”に配置され、パッドのうち残りのパッドは、以前列からｙ−座標軸に沿って同じ距離“ｄ”に配置される。
さらに詳細に説明すれば、半導体チップ１１０の幅がＷ１である場合、最上部列に位置する一対のパッド１１２ａ−１，１１２ａ−２の（ｘ,ｙ）座標は、それぞれ（ｗ１／２−α,β１）及び（ｗ１／２＋α,β１）となる。すなわち、一対のパッド１１２ａ−１,１１２ａ−２のｘ座標は、半導体チップ１１０の中心線に対称となっている。また、半導体チップ１２０の幅がＷ２である場合、最上部列に位置する一対のパッド１２２ａ−１,１２２ａ−２の（ｘ,ｙ）座標は、それぞれ（ｗ２／２−α,β２）及び（ｗ２／２＋α,β２）となり、一対のパッド１２２ａ−１,１２２ａ−２のｘ座標は、半導体チップ１２０の中心線に対称となっている。半導体チップ１３０の幅がＷ３である場合、半導体チップ１３０の最上部列に位置する一対のパッド１３２ａ−１,１３２ａ−２の（ｘ,ｙ）座標は、それぞれ（ｗ３／２−α,β３）及び（ｗ３／２＋α,β３）となり、一対のパッド１３２ａ−１,１３２ａ−２のｘ座標は、半導体チップ１３０の中心線に対称となっている。半導体チップ１１０,１２０及び１３０のｙ座標β１,β２,β３は、相互同じ値を有し、選択的には、半導体チップ１１０,１２０及び１３０の幅に比例してβ１、β２及びβ３の順に増大することもある。それと共に、αは、パッド１１２ａ,１２２ａ及び１３２ａのサイズを考慮して決定され、αは、３０μｍないし３００μｍほどでありうる。このような配列では、データローディングによるデータスキューの問題が減少するか、または抑制される。
パッド１１２ａを形成するためには、ビアホール１１２０が図４Ａに示したような領域Ｐに形成される。以後に、図４Ｂに示したように、ビアホール１１２０に導電性材料を充填しうる。ビアホール１１２０は、レーザドリル２００を使用するレーザドリリング方法によって形成される。ビアホール１１２０のサイズは、パッド１１２ａのサイズと同一か、または小さい。それと共に、ビアホール１１２０のサイズは、レーザの強度（照射量）によって調節される。
また、パッド１１２ａは、レーザ照射方法の代わりに、ウェーハの製造工程中にトレンチタイプに形成されることもある。例えば、図５Ａに示したように、ウェーハ１１０ａのパッド領域Ｐにトレンチを形成し、導電性材料１１２ｂを埋め込める。以後、図５Ｂのように、ウェーハ１１０ａ上に素子を完成させた後、ウェーハバックグラインディングを行って貫通型パッド１１２ａを形成することもある。図４Ａないし図５Ｂでは、第１半導体チップ１１０及び第１ビアコンタクト１１２ａのみが示されたが、第２及び第３半導体チップ１２０,１３０と第２及び第３ビアコンタクト１２２ａ,１３２ａとにも適用される。
図９を参照すれば、半導体チップ１１０,１２０,１３０と実装基板１００との間に接着剤（接着層）１４５を塗布しうる（また、図１７Ａ及び図１７Ｂを参照）。半導体チップ１１０,１２０,１３０と実装基板１００との間に介在されている接着剤は、接着力を増大させるだけでなく、半導体チップ１１０,１２０,１３０を支持するスペーサの役割を行って反りを防止しうる。
また、図６ないし図９に示したように、実装基板１００と一つの半導体チップ１１０,１２０,１３０とは、ワイヤ１６０,１６２及び／または１６４によって相互ボンディングされることもある。すなわち、実装基板１００は、図６に示したように、半導体チップ１１０と選択的にワイヤボンディングされるか、または図７に示したように、半導体チップ１２０と選択的にワイヤボンディングされるか、または図８に示したように、半導体チップ１３０と選択的にワイヤボンディングされうる。実装基板１００とワイヤボンディングされる半導体チップ１１０,１２０,１３０は、実装基板１００との電気的な連結のために、そのエッジに追加パッドをさらに備え、半導体チップ１１０,１２０,１３０の活性面が上部に向かうように配置されることもある。追加パッドは、半導体チップの活性面にのみ形成されてもよく、半導体チップを貫通して形成されてもよい。実装基板１００が何れか一つの半導体チップとワイヤボンディングされても、一つのチップ及び実装基板１００のみがワイヤボンディングされるので、ワイヤ間の垂直間隔が要求されない。また、一部の実施形態で、パッドグループが半導体チップの中心部分に配置される場合に、半導体チップのエッジに追加パッドが配列されるので、追加パッドの間に十分な間隔マージンが確保できる。したがって、ワイヤの間に水平間隔を維持するために追加領域を拡張する必要がない。したがって、本発明の実施形態によれば、ワイヤボンディングを使用しつつも、小型化されたパッケージを提供しうる。
本発明の実施形態によれば、異なるサイズを有する半導体チップのパッド群が何れも同じ位置（例えば、所定位置を基準に同一座標）に配置される。パッド群が相互対応するように、半導体チップが積層されかつ連結される。パッド群の各パッドは、貫通型ビア形態を有するように形成されるため、異なるサイズを有する半導体チップが多層のワイヤボンディングなしに積層される。
本発明の実施形態で、パッド群は、半導体チップの中心部に配置されるが、パッドグループは、半導体チップのエッジ部に配列されることもある。
すなわち、図１０に示したように、パッド群１１２,１２２,１３２は、半導体チップ１１０,１２０,１３０の一側エッジにそれぞれ配列されてもよく、図１１に示したように、半導体チップ１１０,１２０,１３０のエッジに沿って“Ｌ”字状に配列されてもよい。
図１３に示したように、各半導体チップ１１０,１２０,１３０は、積層時にパッド群１１２,１２２及び１３２が相互対応するように、半導体チップ１１０,１２０,１３０の一側エッジから所定距離ｙだけ離隔された位置にパッド１１２ａ,１２２ａ,１３２ａが配列される。すなわち、第１半導体チップ１１０の最上部列パッド１１２ａ−３の座標は（ｙ,β１）となり、第２半導体チップ１２０の最上部列パッド１２２ａ−３の座標は、（ｙ,β２）となり、第３半導体チップ１３０の最上部列パッド１３２ａ−３の座標は、（ｙ,β３）となるようにパッドが配列される。最上部列の次列のパッドは、最上部列のパッドから距離“ｄ”だけ離隔されて配列され、次列の残りのパッドは、以前列からｙ−座標軸に沿って距離“ｄ”に配置される。β１、β２、β３は、相互同一か、または半導体チップの幅に比例してβ１、β２、β３の順序に増大することもある。
パッド群１１２,１２２及び１３２が半導体チップ１１０,１２０及び１３０のエッジ部分に配列された場合、図１２に示したように、半導体チップ１１０,１２０及び１３０は、半導体チップ１１０,１２０及び１３０の一端部を一致させて積層させることもある。実施形態に開示されたように、パッド１１２ａ,１２２ａ及び１３２ａは、貫通型ビアで形成され、バンプ１４０によって相互連結されうる。それと共に、半導体チップ１１０,１２０及び１３０と実装基板１００とは、実施形態のように、バンプ１４０及び／またはワイヤで連結される。また、半導体チップ１１０,１２０及び１３０は、活性面が同一方向に向かうように、または相互対向するように積層される。
実施形態で、前記積層された半導体チップ１１０,１２０及び１３０は、底部から上側に向かうほど半導体チップのサイズが小さくなるように配置された。しかし、図１４に示したように、パッケージの上部に向かうほど大きい半導体チップ１１０が位置するように配置されることもあり、図１５に示したように、最も小さい半導体チップ１３０が中間に挿入されることもあり、これらが組合わせられた形態で積層されることもある。また、半導体チップの数は、３より大きい。
図１６Ａ及び図１６Ｂは、本発明の実施形態によるマルチチップパッケージの製造方法を説明するための断面図である。
図１６Ａを参照すれば、複数のスタッド１０２を備える実装基板１００が提供される。実装基板１００の選択されたスタッド１０２上にバンプ１４０−１を形成した後、パッド１１２の備える第１半導体チップ１１０を実装基板１００上に積層する。第１半導体チップ１１０は、貫通型パッド１１２と第１バンプ１４０とがコンタクトされるように積層される。以後に、第１半導体チップ１１０の露出されたパッド１１２上に第２バンプ１４０−２が形成される。
図１６Ｂを参照すれば、パッド（貫通型ビア）１２２を有する第２半導体チップ１２０が提供され、以後に、第２バンプ１４０−２と貫通型パッド１２２とがコンタクトされるように第１半導体チップ１１０上に第２半導体チップ１２０が積層される。次いで、第２半導体チップ１２０の露出されたパッド１２２上に第３バンプ１４０−３が形成される。パッド１３２を有する第３半導体チップ１３０を備えた後、第３バンプ１４０−３及び第３半導体チップ１３０のパッド１３２がコンタクトされるように、第３半導体チップ１３０が第２半導体チップ１２０上に積層される。以後に、実装基板１００上に半導体チップ１１０,１２０,１３０が封止されるように密封材１４０を形成する。実装基板１００の底面に導電性ボール１０４が付着される。ここで、第１、第２、第３半導体チップ１１０,１２０,１３０は、それぞれ個別的な半導体素子でありうる。
図１７Ａ及び図１７Ｂは、本発明の他の実施形態によるマルチチップパッケージの製造方法を説明するための各工程別断面図である。
図１７Ａを参照すれば、複数のスタッド１０２を有する実装基板１００上に接着層１４５を形成した後、接着層１４５上に第１半導体チップ１１０が付着される。第１半導体チップ１１０で、パッド領域は、導電性材料が充填されずにホール状態に維持されている。また接着層１４５は、ホールｈが位置する部分には存在しないように形成される。以後、ホールｈの部位を除外した第１半導体チップ１１０上に再び接着層１４５を形成した後、第２半導体チップ１２０が第１半導体チップ１１０上に付着される。このとき第２半導体チップ１２０も同様に、パッド領域が導電性材料で充填されていないホール状態を維持しており、第２半導体チップ１２０のホールと第１チップ１１０のホールとが相互対応するように配置される。第２半導体チップ１２０の上部にホールｈ領域が露出されるように接着層１４５を再び形成した後、第２半導体チップ１２０上に第３半導体チップ１３０が付着される。第３半導体チップ１３０もパッド領域がホール状態に存在し、第２半導体チップ１２０のホールと第３半導体チップ１３０のホールとが対向するように配置される。
以後に、図１７Ｂに示したように、第１、第２及び第３半導体チップ１１０,１２０及び１３０のホールに導電性材料１８０を充填し、パッド及びバンプを同時に形成しうる。後続工程は、前述した他の実施形態で開示されたところと同一でありうる。
本発明の実施形態では、半導体チップのパッド領域に貫通ホールが形成された状態で半導体チップが積層され、以後に、貫通ホール内に導電性材料を充填してパッドとバンプとを同時に製造しうる。
前述した実施形態で開示されたパッドは、２列または１列に整列されるが、本発明の実施形態は、これに限定されず、パッドは、多様な形態に配列される。
また、パッド群が半導体チップの中心部分またはエッジ部分に配置されたものが開示されたが、これに限定されず、パッド群は、半導体チップの多様な部分に形成される。
また、本発明の実施形態で、半導体チップが実装される基板についての例として印刷回路基板を説明したが、セラミック、リードフレーム、回路テープまたは回路フィルムのような実装部材が使われる。また、外部との電気的接続手段として導電ボールを使用したが、バンプなど、その他の接続手段を何れも使用しうる。
前述したように、本発明の詳細な説明では、具体的な実施形態について説明したが、当業者に本発明の範囲から逸脱しない限り、色々な変形が可能であるということは自明である。したがって、本発明の範囲は、前述した実施形態に限定されず、後述する特許請求の範囲によって決定されねばならない。
本発明は、半導体チップ関連の技術分野に適用可能である。
１００ 実装基板
１０２ スタッド
１０４ 導電性ボール
１１０,１２０,１３０ 半導体チップ
１１２,１２２,１３２ パッド群
１１２ａ,１２２ａ,１３２ａ パッド
１４０ バンプ
１４５ 接着剤
１５０ 封止材
１６０ ワイヤ

Claims (17)

  1. 第１チップと、
    前記第１チップ上に積層され、前記第１チップと異なるサイズを有する少なくとも１つのチップと、を含み、
    前記第１チップは、中央に配された複数の第１パッドを備え、前記少なくとも１つのチップは、中央に配された複数の第２パッドを備え、前記第１チップと前記少なくとも１つのチップは、垂直に配された前記第１パッドを用いて電気的に連結され、
    前記第１パッドと前記第２パッドは、前記第１チップと前記少なくとも１つのチップに同じ配列順序で配されたことを特徴とする半導体素子。
  2. 前記第１パッドは、貫通ビアコンタクトで形成されたことを特徴とする請求項１に記載の半導体素子。
  3. 前記少なくとも１つのチップは、複数のチップを含み、互いに異なるサイズを有することを特徴とする請求項１に記載の半導体素子。
  4. 前記第１チップと前記少なくとも１つのチップは、前記第１パッド上のバンプを通じて電気的に連結されたことを特徴とする請求項１に記載の半導体素子。
  5. 前記第１チップ及び前記少なくとも１つのチップのうち、少なくとも１つは、エッジ部に追加パッドを含むことを特徴とする請求項１に記載の半導体素子。
  6. 前記第１チップと前記少なくとも１つのチップは、中央に基準領域を備え、前記第１パッド及び第２パッドは、対応する基準領域に対して同じ座標に位置することを特徴とする請求項１に記載の半導体素子。
  7. 前記同じ座標に位置する前記第１パッド及び第２パッドは、同一信号を伝達することを特徴とする請求項６に記載の半導体素子。
  8. 前記第１チップと前記少なくとも１つのチップは、互いに異なる機能を有することを特徴とする請求項１に記載の半導体素子。
  9. 前記第１チップは、ロジックチップまたはＣＰＵチップであり、前記少なくとも１つのチップは、メモリチップであることを特徴とする請求項８に記載の半導体素子。
  10. 基板と、
    前記基板上に積層された第１チップと、
    前記第１チップ上に積層され、前記第１チップと異なるサイズを有する少なくとも１つのチップと、
    前記第１チップと前記少なくとも１つのチップとを密封する密封材と、
    前記基板の下部面に配された導電性ボールと、を含み、
    前記第１チップは、中央に配された複数の第１パッドを備え、前記少なくとも１つのチップは、中央に配置された複数の第２パッドを備え、前記第１チップと前記少なくとも１つのチップは、垂直に配された前記第１パッドを用いて電気的に連結され、
    前記第１パッドと前記第２パッドは、前記第１チップと前記少なくとも１つのチップに同じ配列順序で配されたことを特徴とするマルチチップパッケージ。
  11. 前記第１パッドは、貫通ビアコンタクトで形成されたことを特徴とする請求項１０に記載のマルチチップパッケージ。
  12. 前記基板は、前記第１チップ及び前記少なくとも１つの半導体チップに電気的に連結されたことを特徴とする請求項１０に記載のマルチチップパッケージ。
  13. 前記第１パッドは、貫通ビアコンタクトで形成され、前記少なくとも１つのチップは、前記第１パッドを通じて前記基板に電気的に連結されたことを特徴とする請求項１０に記載のマルチチップパッケージ。
  14. 前記少なくとも１つのチップは、複数のチップを含み、互いに異なるサイズを有することを特徴とする請求項１０に記載のマルチチップパッケージ。
  15. 前記第１チップと前記少なくとも１つのチップは、中央に基準領域を備え、前記第１パッド及び第２パッドは、対応する基準領域に対して同じ座標に位置することを特徴とする請求項１０に記載のマルチチップパッケージ。
  16. 前記同じ座標に位置する前記第１パッド及び第２パッドは、同一信号を伝達することを特徴とする請求項１５に記載のマルチチップパッケージ。
  17. 前記第１チップは、ロジックチップまたはＣＰＵチップであり、前記少なくとも１つのチップは、メモリチップであることを特徴とする請求項１０に記載のマルチチップパッケージ。
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