KR20220156220A - 적층형 반도체 장치 - Google Patents

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Abstract

본 기술의 실시예에 따른 적층형 반도체 장치는 관통 전극을 포함하는 반도체 다이; 복수의 상기 반도체 다이들이 적층되고, 상기 관통 전극을 통해 상호 전기적으로 연결되며; 적층된 복수의 상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인; 적층된 복수의 상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인; 및 상기 제1파워 라인과 상기 제2파워 라인을 상기 적층된 복수의 반도체 다이들의 외곽으로 연결시키는 외부 연결 라인을 포함할 수 있다.

Description

적층형 반도체 장치{STACKED SEMICONDUCTOR DEVICE}
본 기술은 반도체 장치에 관한 것으로, 특히 반도체 다이를 수직으로 쌓아 올린 적층형 반도체 장치에 관한 것이다.
전자 제품의 다기능화, 고용량화 및 소형화 추세에 따라 복수의 반도체 다이(semiconductor die)들을 하나의 패키지 구조 내에 통합하여, 하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터 처리, 다기능 동작을 수행할 수 있도록 한다. 또한, 복수의 반도체 다이들을 관통 실리콘 비아(Through Silicon Via;TSV) 기술을 이용하여 수직으로 적층하여 대용량 메모리를 구현하고 있다.
본 기술은 수직으로 적층된 복수의 반도체 다이에 있어서, 원활하고 신속하게 전원 공급을 하고자 한다.
본 기술의 실시예에 따른 적층형 반도체 장치는 관통 전극을 포함하는 반도체 다이; 복수의 상기 반도체 다이들이 적층되고, 상기 관통 전극을 통해 상호 전기적으로 연결되며; 적층된 복수의 상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인; 적층된 복수의 상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인; 및 상기 제1파워 라인과 상기 제2파워 라인을 상기 적층된 복수의 반도체 다이들의 외곽으로 연결시키는 외부 연결 라인을 포함할 수 있다.
본 기술의 실시예에 따르면, 최하부의 반도체 다이와 최상부의 반도체 다이의 전원 라인을 연결하여, 적층된 반도체 다이의 전원 공급을 원활하게 진행할 수 있다.
도 1은 본 기술의 실시예에 따른 적층형 반도체 장치의 단면도이다.
도 2는 본 기술의 실시예에 따른 적층형 반도체 장치의 상면도이다.
도 3은 본 기술의 실시예에 따른 적층형 반도체 장치의 단면도이다.
도 4는 본 기술의 실시예에 따른 반도체 다이의 방향에 따른 연결을 나타내는 적층형 반도체 장치의 단면이다.
도 5 내지 도 7은 본 기술의 실시예에 따른 반도체 다이의 크기가 다른 경우의 적층형 반도체 장치의 단면도이다.
본 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 기술은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 기술의 개시가 완전하도록 하며, 본 기술이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 기술은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다
도 1은 본 기술의 실시예에 따른 적층형 반도체 장치의 단면 형상을 개략적으로 나타내며, 도 2는 본 기술의 실시예에 따른 적층형 반도체 장치의 상면 형상을 개략적으로 나타낸 것이다.
도 1을 참조하면, 복수 개의 반도체 다이(100)가 적층된 반도체 장치(10-1)를 나타낸다. 적층된 복수 개의 반도체 다이(100)는 서로 간의 연결을 위해 관통 전극(Through Silicon Via;TSV, 300)과 전도성 범프(400)를 포함할 수 있다.
적층형 반도체 장치(10-1)는 기판 상에 제1반도체 다이(101)가 배치되고, 제1반도체 다이(101) 상에 제2반도체 다이(103)가 수직하게 적층될 수 있다. 제2반도체 다이(103) 상에 제3반도체 다이(105)가 수직하게 더 적층되거나 또는 복수 개의 반도체 다이(제4반도체(107) 다이, 제5반도체 다이(도시하지 않음) 등)가 수직하게 적층될 수 있다. 적층되는 반도체 다이(100)의 개수는 필요에 따라 달라질 수 있다.
복수 개의 반도체 다이(100)가 적층된 적층형 반도체 장치(10-1)에서 최하부 측에는 제1반도체 다이(101)가 위치할 수 있다. 일 실시예로, 제1반도체 다이(101)에는 제2반도체 다이(103), 제3반도체 다이(105) 및 제4반도체 다이(107)를 포함하는 나머지 반도체 다이들과 메모리 컨트롤러(도시하지 않음) 간의 인터페이스를 위한 회로가 실장될 수 있다. 제1반도체 다이(101)는 반도체 다이(100)들 간의 전력 관리 및 메모리 관리 기능 등을 수행할 수 있다. 단, 제1반도체 다이(101)가 하는 역할이 이에 한정되지는 않는다.
제1반도체 다이(101)는 관통 전극(301)을 포함할 수 있으며, 제1반도체 다이(101)는 제1반도체 다이(101) 하부에 제1전원 라인(210)과 연결될 수 있다. 제1반도체 다이(101)는 제1전원 라인(101)으로부터 전원을 공급받을 수 있다. 제1반도체 다이(101)는 제1전원 라인(101)으로부터 공급받은 전원을 수직으로 적층된 반도체 다이(103,105,107)로 공유할 수 있다.
제2반도체 다이(103)는 제1반도체 다이(101) 상에 수직으로 적층될 수 있다. 제2반도체 다이(103)는 관통 전극(303)을 포함할 수 있다. 제1반도체 다이(101)의 관통 전극(301)과 제2반도체 다이(103)의 관통 전극(303)은 동일 선상으로 위치될 수 있으며, 제1반도체 다이(101)의 관통 전극(301)과 제2반도체 다이(103)의 관통 전극(303) 사이는 전도성 범프(401)를 통해 연결될 수 있다.
제2반도체 다이(103) 상에 수직하게 제3반도체 다이(105) 및 제4반도체 다이(107)가 차례로 적층될 수 있다. 제1반도체 다이(101) 상에 제2반도체 다이(103)가 적층되는 것을 상술하였듯이, 각 반도체 다이(100)의 관통 전극(300)이 동일 선상으로 위치되게 배치되고, 각 관통 전극(300)의 사이는 전도성 범프(400)를 통해 연결될 수 있다.
복수 개의 반도체 다이(100)가 적층된 반도체 장치(10-1)에서 최상부 측에는 제n반도체 다이가 위치할 수 있다. 도 1을 참조하여, 최상부 측에 위치하는 제4반도체 다이(107)는 제2전원 라인(230)을 포함할 수 있다. 제2전원 라인(230)은 제4반도체 다이(107)의 상부에 위치하며, 적어도 제4반도체 다이(107)의 관통 전극(307)과 맞닿는 부분을 포함하여 배치될 수 있다. 제2전원 라인(230)의 형태는 제4반도체 다이(107)의 상부에 전체적으로 형성될 수 있으나, 이에 제한되지는 않는다.
외부 연결 라인(500)은 최하부 측의 제1반도체 다이(101)에 연결된 제1전원 라인(210)과 최상부 측의 제4반도체 다이(107)에 포함된 제2전원 라인(230)을 외부로 직접적으로 연결할 수 있다. 일례로, 외부 연결 라인(500)은 와이어를 포함할 수 있다.
최하부 측의 제1반도체 다이(101)로부터 차례대로 적층된 복수 개의 반도체 다이(103,105)를 거쳐 최상부 측의 제4반도체 다이(107)로 전원이 공급되는 것에 비해, 외부 연결 라인(500)을 통해 최하부 측에서 최상부 측으로 바로 전원이 공급될 수 있기 때문에 보다 빠르게 전원을 공급할 수 있다.
도 2는 본 기술의 실시예에 따른 적층형 반도체 장치(10-1)의 상면도를 개략적으로 나타낸 것이다. 최상부에 위치하는 제4반도체 다이(107)는 상부에 제2전원 라인(230)을 포함할 수 있다. 제2전원 라인(230)은 제4반도체 다이(107)에 포함된 관통 전극(307)과 맞닿아 있을 수 있다. 외부 연결 라인(500)은 제1반도체 다이(101)와 연결된 제1전원 라인(210)과 제4반도체 다이(107)의 상부에 위치한 제2전원 라인(230)을 연결할 수 있다.
도 3 내지 본 기술의 실시예에 따른 적층형 반도체 장치의 단면 형상을 개략적으로 나타낸 것이다.
도 3을 참조하면, 적층형 반도체 장치(10-2)는 복수 개의 반도체 다이(100)가 적층되는 구조에서 신호를 연결하는 제1관통 전극(310)과 전원을 연결하는 제2관통 전극(320)으로 구분할 수 있다. 적층형 반도체 장치(10-2)는 제1연결부(M1) 및 제2연결부(M2)를 포함할 수 있으며, 연결부의 개수는 이에 한정되지 않는다. 제1연결부(M1) 및 제2연결부(M2)와 같은 연결부는 관통 전극 전체에서 적어도 어느 한 곳 이상 위치할 수 있으며, 관통 전극 및 연결부를 통해 상호 전기적으로 연결될 수 있다.
적층되는 복수 개의 반도체 다이(100) 간의 신호를 연결하기 위해서, 반도체 다이(100)는 제1연결부(M1), 제2연결부(M2), 로직부(L) 및 관통 전극(310)을 포함하고, 복수의 반도체 다이(100) 사이에는 전도성 범프(400)를 통해 연결될 수 있다.
제1연결부(M1)와 제2연결부(M2)는 전기적으로 연결하는 연결부 역할을 할 수 있다. 제1연결부(M1)는 반도체 다이(100) 내에서 제2연결부(M2)보다 하측에 위치할 수 있다. 위치에 따른 설명을 위해 제1연결부(M1)와 제2연결부(M2)를 구분한 것이며, 위치가 이에 한정되지는 않는다. 제1연결부(M1)는 하부의 반도체 다이와 연결되기 위해 전도성 범프(500)를 통해 연결될 수 있다. 제1연결부(M1)와 제2연결부(M2)는 직접 연결되어 있지 않을 수 있다. 제2연결부(M2)는 상부의 반도체 다이와 연결되기 위해 관통 전극(310)의 일측과 맞닿아 있을 수 있다. 관통 전극(310)의 타측은 상부의 반도체 다이와 연결되기 위해 전도성 범프(400)와 연결될 수 있다. 반복적으로 동일한 구조를 갖는 복수의 반도체 다이들이 수직으로 적층될 수 있다.
로직부(L)는 제1연결부(M1)와 제2연결부(M2) 사이에 위치할 수 있다. 로직부(L)는 상부의 반도체 다이와 하부의 반도체 다이간의 신호를 송수신할 수 있다. 하부의 반도체 다이로부터 신호가 연결되어 전도성 범프(400)와 제1연결부(M1)를 통해 로직부(L)로 수신되고, 로직부(L)는 제2연결부(M2), 관통 전극(310) 및 전도성 범프(400)를 통해 상부의 반도체 다이로 신호를 송신할 수 있다. 일례로, 상술하였던 순서의 역순으로 신호가 수신될 수 있다.
적층된 복수 개의 반도체 다이(100) 중 최하부에 위치하는 제1반도체 다이(101)는 하부에 신호를 송수신할 수 있는 신호부(S)와 연결될 수 있다. 적층된 복수 개의 반도체 다이(100) 중 최상부에 위치하는 제4반도체 다이(107)는 제2연결부(M2)와 맞닿는 관통 전극(310)을 포함하지 않을 수 있다.
적층되는 복수 개의 반도체 다이(100) 간의 전원을 연결하기 위해서, 반도체 다이(100)는 제1연결부(M1), 제2연결부(M2) 및 관통 전극(320)을 포함할 수 있다.
제1연결부(M1)는 반도체 다이(100) 내에서 제2연결부(M2)보다 하측에 위치할 수 있다. 제1연결부(M1)의 일측은 하부의 반도체 다이와 연결되기 위해 전도성 범프(400)와 연결될 수 있다. 제1연결부(M1)는 관통 전극(320)을 통해 제2연결부(M2)와 연결될 수 있다. 제2연결부(M2)는 관통 전극(320)을 통해 상부의 반도체 다이와 연결되기 위해 전도성 범프(400)와 연결될 수 있다.
적층된 복수 개의 반도체 다이(100) 중 최하부에 위치하는 제1반도체 다이(101)는 하부에 전원을 공급받을 수 있는 제1전원 라인(210)과 연결될 수 있다. 적층된 복수 개의 반도체 다이(100) 중 최상부에 위치하는 제4반도체 다이(107)는 상부에 제2전원 라인(230)을 포함할 수 있다. 제2전원 라인(230)은 최상부에 위치하는 제4반도체 다이(107)의 상부에 포함되며, 적어도 최상부에 위치하는 제4반도체 다이(107)의 관통 전극(320)과 맞닿는 영역을 포함할 수 있다. 제2전원 라인(320)의 형태는 반도체 다이(100)의 관통 전극(320)과 맞닿아야 하며, 그 형태 및 넓이는 한정적이지 않다.
외부 연결 라인(500)은 최하부의 제1반도체 다이(101)와 연결된 제1전원 라인(210)과 최상부의 제4반도체 다이(107)의 상부에 위치한 제2전원 라인(230)을 직접 연결할 수 있다. 일례로, 외부 연결 라인(500)은 와이어를 포함할 수 있다.
전원은 하부의 반도체 다이(100)로부터 전도성 범프(400)를 거쳐 제1연결부(M1), 관통 전극(320), 제2연결부(M2) 및 관통 전극(320)의 순을 통해 전원을 상부의 반도체 다이(100)로 공급할 수 있다. 일례로, 상술하였던 순서의 역순으로 전원이 공급될 수 있다.
본 기술의 실시예에 따라, 최하부의 제1반도체 다이(101)에서 최상부의 제4반도체 다이(107)로 외부 연결 라인(500)을 통해 바로 전원을 공급하는 것이다.
적층되는 반도체 다이(100)의 개수가 증가될수록, 상부 쪽에 위치하는 반도체 다이(100)의 전원 공급 속도가 지연될 수 있다. 하지만, 본 기술의 실시예는, 제1전원 라인(210)과 제2전원 라인(230)을 외부 연결 라인(500)을 통해 직접 연결함으로써, 최상부의 반도체 다이에 전원을 바로 공급할 수 있다. 따라서, 적층형 반도체 장치(10-2)에서 최상부의 반도체 다이에 전원을 보다 원활하고 신속하게 공급할 수 있게 된다.
도 4는 본 기술의 실시예에 따른 반도체 다이의 방향에 따른 연결을 나타내는 적층형 반도체 장치의 단면을 개략적으로 나타낸 것이다.
본 기술의 실시예에 따른 적층형 반도체 장치(10-3)는 복수 개의 반도체 다이(100)를 적층할 때 반도체 다이(100)의 상면이 향하는 방향을 다르게 배치할 수 있다. 여기서, 반도체 다이(100)의 상면과 하면은 방향을 표현하기 위한 구분이다. 도 4를 참조하면, 홀수 층에 위치하는 반도체 다이(101,105) 상면의 방향이 상부 측을 향할 수 있고, 짝수 층에 위치하는 반도체 다이(103,107) 상면은 하부 측을 향할 수 있다.
제1반도체 다이(101)는 제1반도체 다이(101)의 상면이 상부 측에 하면이 하부 측에 위치할 수 있다. 제2반도체 다이(103)는 제1반도체 다이(101) 상부에 수직으로 적층될 수 있다. 제2반도체 다이(103)의 상면은 하부 측으로 하면은 상부 측으로 위치하여 적층될 수 있다. 제1반도체 다이(101)는 하부에 제1전원 라인(210)과 관통 전극(320)을 통해 제2연결부(M2)와 연결될 수 있다. 제1반도체 다이(101)의 제1연결부(M1)는 상부에 수직으로 적층된 제2반도체 다이(103)의 제1연결부(M1)와 맞닿을 수 있다. 제1반도체 다이(101)와 제2반도체 다이(103)는 전도성 범프 없이 다이렉트 본딩으로 접합될 수 있다. 제1반도체 다이(101)의 제1연결부(M1)와 제2반도체 다이(103)의 제1연결부(M1)가 맞닿아 전기적으로 연결될 수 있다.
제3반도체 다이(105)는 제2반도체 다이(103) 상부에 수직으로 적층될 수 있다. 제3반도체 다이(105)의 하면은 하부 측으로 상면은 상부 측으로 위치하여 적층될 수 있다. 제2반도체 다이(103)의 하면과 제3반도체 다이(105)의 하면이 서로 마주할 수 있다. 제2반도체 다이(103)와 제3반도체 다이(105)는 전도성 범프(400)를 통해 연결될 수 있다. 제2반도체 다이(103)와 제3반도체 다이(105)는 제2반도체 다이(103)의 제2연결부(M2)와 관통 전극(320)에 이어 전도성 범프(400)를 통해 연결되며, 제3반도체 다이(105)의 관통 전극(320)과 제2연결부(M2) 순으로 위치될 수 있다.
제4반도체 다이(107)는 제3반도체 다이(105) 상부에 수직으로 적층될 수 있다. 제4반도체 다이(107)의 상면은 하부 측으로 하면은 상부 측으로 위치하여 적층될 수 있다. 제3반도체 다이(105)와 제4반도체 다이(107)의 접합은 상술하였던 제1반도체 다이(101)와 제2반도체 다이(103)가 접합하는 것과 동일하게 전도성 범프 없이 다이렉트 본딩으로 접합될 수 있다.
적층형 반도체 장치(10-3)에서 가장 상부에 위치하는 제4반도체 다이(107)는 상부 측에 제2전원 라인(230)을 포함할 수 있다. 제4반도체 다이(107)의 상부에 위치한 제2전원 라인(230)과 제1반도체 다이(101)의 하부에 위치한 제1전원 라인(210)을 외부 연결 라인(500)을 통해 연결할 수 있다. 제1전원 라인(210)과 제2전원 라인(230)을 직접적으로 연결함으로써, 적층형 반도체 장치(10-3)에서 상부 측에 위치하는 반도체 다이에 보다 빠르게 전원 공급을 할 수 있다.
반도체 다이(100)의 상면과 하면을 어느 방향으로 위치하느냐에 따라 반도체 다이 사이의 연결 방법이 달라질 수 있다. 반도체 다이(100)를 전도성 범프(400) 없이 다이렉트 본딩하게 되면, 전도성 범프(400) 만큼 전원을 공급해야하는 길이가 줄어들고, 보다 빠르게 전원 공급이 가능해질 수 있다. 또한, 반도체 사이(100)를 다이렉트 본딩함으로써, 반도체 사이(100)에 위치하는 전도성 범프(400)의 개수가 감소하고, 적층형 반도체 장치(10-3)의 전체적인 크기를 감소시킬 수 있다.
반도체 다이(100)의 상면과 하면의 방향은 도 4에 한정되지 않고, 필요에 따라, 배치할 수 있다. 반도체 다이(100)가 위치하는 방향에 따라 대응되는 연결 방식으로 반도체 다이(100)를 연결할 수 있다. 인접하는 반도체 다이(100)의 상면이 서로 마주하게 되면, 전도성 범프(400) 없이 다이렉트 본딩으로 연결할 수 있다. 인접하는 반도체 다이(100)의 하면과 하면이 마주하거나, 반도체 다이(100)의 상면과 하면이 마주하는 경우에는 전도성 범프(400)를 통해 연결할 수 있다. 적층형 반도체 장치(10-3)의 배치는 도 4에 한정되는 것은 아니다.
도 5 내지 도 7은 본 기술의 실시예에 따른 반도체 다이의 크기가 다른 반도체 다이를 포함하는 적층형 반도체 장치의 단면도이다.
본 기술의 실시예에 따른 적층형 반도체 장치(10-4, 10-5, 10-6)는 서로 다른 크기를 갖는 반도체 다이(100)를 적층할 수 있다.
도 5를 참조하면, 적층형 반도체 장치(10-4)는 가장 하부에 위치하는 제1반도체 다이(101)의 크기가 제1반도체 다이(101)의 수직으로 적층되는 다른 복수 개의 반도체 다이(103,105,107)의 크기보다 클 수 있다.
본 기술의 실시예에 따라 가장 하부에 위치하는 제1반도체 다이(101)는 제1전원 라인(210)과 연결될 수 있고, 가장 상부에 위치하는 제4반도체 다이(107)는 제2전원 라인(230)을 포함할 수 있다. 제1반도체 다이(101)는 상부 측에 패드부(600)를 더 포함할 수 있다. 패드부(600)는 제1반도체 다이(101)에 수직으로 적층되는 제2반도체 다이(103)와 중첩되지 않는 영역에 위치할 수 있다. 패드부(600)는 제1전원 라인(210)과 연결될 수 있다(도시하지 않음). 제1반도체 다이(101)의 상부에 위치한 패드부(600)는 적층형 반도체 장치(10-4)에서 가장 상부에 위치하는 제4반도체 다이(107)의 제2전원 라인(230)과 외부 연결 라인(500)을 통해 연결될 수 있다.
외부 연결 라인(500)은 제1반도체 다이(101)의 크기를 벗어나지 않는 범위에 위치되며, 제1반도체 다이(101)의 상부 영역에 배치된 패드부(600)에서부터 제2전원 라인(230)까지 연결할 수 있다.
이를 통해, 제1전원 라인(210)과 제2전원 라인(230)을 연결하는 외부 연결 라인(500)이 제1반도체 다이(101)의 외곽으로 형성되지 않고, 제1반도체 다이(101)의 크기 범위 내에서 형성될 수 있기 때문에 크기가 다른 반도체 다이(100)를 포함하는 적층형 반도체 장치(10-4)의 크기를 감소시킬 수 있다.
도 6을 참조하면, 적층형 반도체 장치(10-5)는 가장 상부에 위치하는 제4반도체 다이(107)의 크기가 제4반도체 다이(107)의 하부에 수직으로 적층되어 있는 다른 복수 개의 반도체 다이(101,103,105)의 크기보다 클 수 있다.
본 기술의 실시예에 따라 가장 상부에 위치하는 제4반도체 다이(107)는 제2전원 라인(230)을 포함할 수 있고, 가장 하부에 위치하는 제1반도체 다이(101)는 제1전원 라인(210)과 연결될 수 있다. 제4반도체 다이(107)는 하부 측에 패드부(600)를 더 포함할 수 있다. 패드부(600)는 제4반도체 다이(107) 하부에 적층되어 있는 제3반도체 다이(105)와 중첩되지 않는 영역에 위치할 수 있다. 패드부(600)는 제2전원 라인(230)과 연결될 수 있다(도시하지 않음). 제4반도체 다이(107)의 하부에 위치한 패드부(600)는 적층형 반도체 장치(10-5)에서 가장 하부에 위치하는 제1반도체 다이(101)와 연결된 제1전원 라인(210)과 외부 연결 라인(500)을 통해 연결될 수 있다.
외부 연결 라인(500)은 제4반도체 다이(107)의 크기를 벗어나지 않는 범위에서 위치되며, 제4반도체 다이(107)의 하부 영역에 배치된 패드부(600)에서부터 제1전원 라인(210)까지 연결할 수 있다.
이를 통해, 제1전원 라인(210)과 제2전원 라인(230)을 연결하는 외부 연결 라인(500)이 제4반도체 다이(107)의 외곽으로 형성되지 않고, 제4반도체 다이(107)의 크기 범위 내에서 형성될 수 있기 때문에 크기가 다른 반도체 다이(100)를 포함하는 적층형 반도체 장치(10-5)의 크기를 감소시킬 수 있다.
도 7을 참조하면, 적층형 반도체 장치(10-6)는 복수 개의 반도체 다이가 적층되어 있는 중에 가장 하부에 위치하는 제1반도체 다이(101)와 가장 상부에 위치하는 제4반도체 다이(107)의 크기가 다른 복수 개의 반도체 다이(103,105)의 크기보다 클 수 있다.
본 기술의 실시예에 따라 가장 하부에 위치하는 제1반도체 다이(101)는 제1전원 라인(210)과 연결될 수 있고, 제1반도체 다이(101)의 상부에 제1패드부(601)를 더 포함할 수 있다. 제1패드부(601)는 제1반도체 다이(101)에 수직으로 적층되는 제2반도체 다이(103)와 중첩되지 않는 영역에 위치할 수 있다. 제1패드부(601)는 제1전원 라인(210)과 연결될 수 있다(도시하지 않음).
본 기술의 실시예에 따라 가장 상부에 위치하는 제4반도체 다이(107)는 제2전원 라인(230)을 포함할 수 있고, 제4반도체 다이(107)의 하부에 제2패드부(603)를 더 포함할 수 있다. 제2패드부(603)는 제4반도체 다이(107) 하부에 적층되어 있는 제3반도체 다이(105)와 중첩되지 않는 영역에 위치할 수 있다. 패드부(600)는 제2전원 라인(230)과 연결될 수 있다(도시하지 않음).
도 7의 적층형 반도체 장치(10-7)는 제1반도체 다이(101)의 상부에 위치하는 제1패드부(601)와 제4반도체 다이(107)의 하부에 위치하는 제2패드부(603)가 외부 연결 라인(500)을 통해 연결될 수 있다. 외부 연결 라인(500)은 제1반도체 다이(101) 또는 제4반도체 다이(107)의 크기를 벗어나지 않는 범위에서 제1패드부(601)와 제2패드부(603)를 연결할 수 있다.이를 통해, 제1전원 라인(210)과 제2전원 라인(230)을 연결하는 외부 연결 라인(500)이 제1반도체 다이(101) 또는 제4반도체 다이(107)의 외곽으로 형성되지 않고, 제1반도체 다이(101) 또는 제4반도체 다이(107)의 크기 범위 내에서 형성될 수 있다.
도 5 내지 도 7에서는 적층형 반도체 장치(10-4, 10-5, 10-6)의 복수의 반도체 다이(100)의 방향이 일정하게 도시하였지만, 이에 한정되지 않는다. 도 4에서 상술하였듯이, 필요에 따라 반도체 다이(100)의 방향을 상이하게 배치할 수 있다. 배치된 반도체 다이(100)의 방향에 따라 전도성 범프(400)를 통해 연결하거나 다이렉트 본딩을 통해 연결할 수 있다.
본 기술의 실시예에 따라 각 반도체 다이(100)는 전원 생성부(도시하지 않음)를 포함할 수 있다. 각 반도체 다이(100)의 전원 생성부는 제1전원 라인(210)으로부터 공급되는 전원과 제2전원 라인(230)으로부터 공급되는 전원을 병합하여, 일정한 전원을 공급하도록 제어할 수 있다. 전원 생성부는 제1전원 라인(210)과 제2전원 라인(230)을 통해 받아 안정화된 전원을 로직부(L)로 공급하여 신호를 전달시킬 수 있다.
본 기술의 실시예에 따른 적층형 반도체 장치(10-1,2,3,4,5,6)는 적층되는 반도체 다이(100)의 개수가 늘어남에 따라 발생할 수 있는 전원 공급의 문제를 개선시킬 수 있다.
제2전원 라인(230)을 더 포함시켜, 전원 공급이 가장 취약할 수 있는 상부측에 위치하는 반도체 다이와 외부 연결 라인을 통해 직접적으로 연결시켜, 보다 빠르고 정확하게 전원을 공급할 수 있다. 또한, 다양한 사이즈의 반도체 다이를 이용하는 경우에는 크기가 큰 반도체 다이의 상부 또는 하부에 패드부를 더 포함시켜, 제1전원 라인과 제2전원 라인을 직접 연결하여 적층형 반도체 장치의 크기가 커지는 것을 방지할 수 있다.
이와 같이, 본 기술이 속하는 기술분야의 당업자는 본 기술이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10-1,10-2,10-3,10-4,10-5,10-6 : 적층형 반도체 장치
100,101,103,105,107 : 반도체 다이
210 : 제1전원 라인 230 : 제2전원 라인
300, 301, 303, 305, 307, 310, 320 : 관통 전극
400, 401, 403, 405 : 전도성 범프
600 : 패드부 601 : 제1패드부
603 : 제2패드부

Claims (20)

  1. 각각이 관통 전극을 포함하고, 상기 관통 전극을 통해 상호 전기적으로 연결되어 적층되는 복수의 반도체 다이;
    상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인;
    상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인; 및
    상기 제1파워 라인과 상기 제2파워 라인을 상기 복수의 반도체 다이의 외곽으로 연결시키는 외부 연결 라인을 포함하는 적층형 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 반도체 다이 사이를 전도성 범프를 통해 연결하는 적층형 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 반도체 다이 사이를 전도성 범프 또는 다이렉트 본딩을 통해 연결하는 적층형 반도체 장치.
  4. 제1항에 있어서,
    상기 외부 연결 라인은 와이어를 포함하는 적층형 반도체 장치.
  5. 제1항에 있어서,
    상기 제2파워 라인은 상기 최상부 반도체 다이가 포함하는 상기 관통 전극과 맞닿아 있는 적층형 반도체 장치.
  6. 각각이 관통 전극 및 연결부를 포함하고, 상기 관통 전극 및 상기 연결부를 통해 상호 전기적으로 연결되어 적층되는 복수의 반도체 다이;
    상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인;
    상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인; 및
    상기 제1파워 라인과 상기 제2파워 라인을 상기 복수의 반도체 다이의 외곽으로 연결시키는 외부 연결 라인을 포함하는 적층형 반도체 장치.
  7. 제6항에 있어서,
    상기 외부 연결 라인은 와이어를 포함하는 적층형 반도체 장치.
  8. 제6항에 있어서,
    상기 복수의 반도체 다이 사이를 전도성 범프를 통해 연결하는 적층형 반도체 장치.
  9. 제6항에 있어서,
    상기 복수의 반도체 다이 사이를 전도성 범프 또는 다이렉트 본딩을 통해 연결하는 적층형 반도체 장치.
  10. 각각이 관통 전극을 포함하고, 상기 관통 전극을 통해 상호 전기적으로 연결되어 적층되는 복수의 반도체 다이;
    상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인;
    상기 최하부 반도체 다이의 상부에 구비된 상기 제1파워 라인과 연결된 패드부;
    상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인; 및
    상기 패드부와 상기 제2파워 라인을 연결시키는 외부 연결 라인을 포함하고;
    상기 반도체 다이 중 상기 최하부 반도체 다이는 나머지 상기 반도체 다이들보다 크기가 큰 반도체 다이로 구성되는 적층형 반도체 장치.
  11. 제10항에 있어서,
    상기 반도체 다이는 전도성 범프를 통해 적층되는 적층형 반도체 장치.
  12. 제10항에 있어서,
    상기 반도체 다이는 전도성 범프 또는 다이렉트 본딩을 통해 적층되는 적층형 반도체 장치.
  13. 제10항에 있어서,
    상기 외부 연결 라인은 와이어를 포함하는 적층형 반도체 장치.
  14. 각각이 관통 전극을 포함하고, 상기 관통 전극을 통해 상호 전기적으로 연결되어 적층되는 복수의 반도체 다이;
    상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인;
    상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인;
    상기 최상부 반도체 다이의 하부에 구비된 상기 제2파워 라인과 연결된 패드부; 및
    상기 패드부와 상기 제1파워 라인을 연결시키는 외부 연결 라인을 포함하고;
    상기 반도체 다이 중 상기 최상부 반도체 다이는 나머지 상기 반도체 다이들보다 크기가 큰 반도체 다이로 구성되는 적층형 반도체 장치.
  15. 제14항에 있어서,
    상기 반도체 다이는 전도성 범프를 통해 적층되는 적층형 반도체 장치.
  16. 제14항에 있어서,
    상기 반도체 다이는 전도성 범프 또는 다이렉트 본딩을 통해 적층되는 적층형 반도체 장치.
  17. 제14항에 있어서,
    상기 외부 연결 라인은 와이어를 포함하는 적층형 반도체 장치.
  18. 각각이 관통 전극을 포함하고, 상기 관통 전극을 통해 상호 전기적으로 연결되어 적층되는 복수의 반도체 다이;
    상기 반도체 다이 중 최하부 반도체 다이의 하부에 연결된 제1파워 라인;
    상기 최하부 반도체 다이의 상부에 구비된 상기 제1파워 라인과 연결된 제1패드부;
    상기 반도체 다이 중 최상부 반도체 다이의 상부에 구비된 제2파워 라인;
    상기 최상부 반도체 다이의 하부에 구비된 상기 제2파워 라인과 연결된 제2패드부; 및
    상기 제1패드부와 상기 제2패드부를 연결시키는 외부 연결 라인을 포함하고;
    상기 반도체 다이 중 상기 최하부 반도체 다이와 상기 최상부 반도체 다이는 나머지 상기 반도체 다이들보다 크기가 큰 반도체 다이로 구성되는 적층형 반도체 장치.
  19. 제18항에 있어서,
    상기 반도체 다이는 전도성 범프 또는 다이렉트 본딩을 통해 적층되는 적층형 반도체 장치.
  20. 제18항에 있어서,
    상기 외부 연결 라인은 와이어를 포함하는 적층형 반도체 장치.
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