KR20210067768A - 인터포저를 포함하는 반도체 패키지 - Google Patents

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KR20210067768A
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엄주일
이재훈
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Abstract

본 출원의 일 측면에 따르는 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 적층되는 하부칩, 인터포저 및 상부칩, 및 상기 패키지 기판과 상기 하부칩을 전기적으로 연결하는 본딩 와이어를 포함한다. 상기 하부칩은, 상기 하부칩의 상면 상에 서로 이격하여 배치되며 상기 하부칩의 내부 배선에 의해 서로 전기적으로 연결되는 제1 및 제2 하부칩 패드, 상기 하부칩의 상면 상에서 상기 본딩 와이어와 접합하는 와이어본딩 패드, 및 상기 제2 하부칩 패드와 상기 와이어본딩 패드를 전기적으로 연결하는 하부칩 재배선을 포함한다. 상기 인터포저는, 상기 인터포저의 상면 상에서 상기 상부칩과 전기적으로 연결되는 상부칩 접속 패드, 상기 인터포저의 하면 상에서 상기 제1 하부칩 패드와 전기적으로 연결되는 하부칩 접속 패드, 및 상기 상부칩 접속 패드와 상기 하부칩 접속 패드를 전기적으로 연결시키는 관통 비아 전극을 포함한다.

Description

인터포저를 포함하는 반도체 패키지{semiconductor package having interposer}
본 출원은 반도체 패키지에 관한 것으로서, 보다 상세하게는 인터포저를 포함하는 반도체 패키지에 관한 것이다.
통상적으로, 반도체 패키지는 기판 및 상기 기판 상에 실장된 반도체 칩을 포함하여 구성된다. 상기 반도체 칩은 상기 기판과 범프 또는 와이어와 같은 접속 수단을 통해 전기적으로 연결될 수 있다.
최근에는, 반도체 패키지의 고성능화 및 고집적화 요구에 따라, 기판 상에 복수의 반도체 칩을 적층하는 반도체 패키지의 구조가 다양하게 제안되고 있다. 일 예로서, 와이어 본딩 또는 관통 실리콘 비아(Through Silicon Via, TSV) 기술을 이용하여 기판 상에 적층된 상기 복수의 반도체 칩을 서로 전기적으로 연결하는 기술이 제안되고 있다.
본 출원의 일 실시 예는, 인터포저를 포함하는 반도체 패키지에서, 반도체 칩 내 기생 캐패시턴스를 감소시킬 수 있는 패키지 구조를 제공한다.
본 출원의 일 측면에 따르는 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 적층되는 하부칩, 인터포저 및 상부칩, 및 상기 패키지 기판과 상기 하부칩을 전기적으로 연결하는 본딩 와이어를 포함한다. 상기 하부칩은, 상기 하부칩의 상면 상에 서로 이격하여 배치되며 상기 하부칩의 내부 배선에 의해 서로 전기적으로 연결되는 제1 및 제2 하부칩 패드, 상기 하부칩의 상면 상에서 상기 본딩 와이어와 접합하는 와이어본딩 패드, 및 상기 제2 하부칩 패드와 상기 와이어본딩 패드를 전기적으로 연결하는 하부칩 재배선을 포함한다. 상기 인터포저는, 상기 인터포저의 상면 상에서 상기 상부칩과 전기적으로 연결되는 상부칩 접속 패드, 상기 인터포저의 하면 상에서 상기 제1 하부칩 패드와 전기적으로 연결되는 하부칩 접속 패드, 및 상기 상부칩 접속 패드와 상기 하부칩 접속 패드를 전기적으로 연결시키는 관통 비아 전극을 포함한다.
본 출원의 다른 측면에 따르는 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되고 와이어본딩을 통해 상기 패키지 기판과 전기적으로 연결되는 하부칩, 상기 하부칩 상에 배치되고 상기 하부칩과 전기적으로 연결되는 관통 비아 전극을 구비하는 인터포저, 및 상기 인터포저 상에 배치되고 상기 관통 비아 전극과 전기적으로 연결되는 상부칩을 포함한다. 상기 상부칩은 상기 인터포저 및 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결된다.
본 출원의 또다른 측면에 따르는 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 배치되는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되는 제2 적층 구조물, 상기 패키지 기판과 상기 제1 적층 구조물의 상기 제1 하부칩을 전기적으로 연결하는 제1 본딩 와이어, 및 상기 패키지 기판과 상기 제2 적층 구조물의 상기 제2 하부칩을 전기적으로 연결하는 제2 본딩 와이어를 포함한다. 상기 제1 적층 구조물은 제1 하부칩, 제1 인터포저 및 제1 상부칩을 구비하며, 상기 제2 적층 구조물은 제2 하부칩, 제2 인터포저 및 제2 상부칩을 구비한다. 상기 제1 인터포저는 상기 제1 하부칩과 상기 제1 상부칩을 전기적으로 연결하는 제1 관통 비아 전극을 포함하고, 상기 제2 인터포저는 상기 제2 하부칩과 상기 제2 상부칩을 전기적으로 연결하는 제2 관통 비아 전극을 포함한다. 상기 제1 상부칩은 상기 제1 인터포저 및 상기 제1 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결되며, 상기 제2 상부칩은 상기 제2 인터포저 및 상기 제2 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결된다.
본 출원의 실시 예들은, 패키지 기판 상에서 순차적으로 적층되는 하부칩, 인터포저, 및 상부칩을 구비하는 반도체 패키지를 제공한다. 상기 반도체 패키지에서, 상기 하부칩은 와이어본딩을 이용하여 상기 패키지 기판과 연결된다. 상기 상부칩은 상기 인터포저의 관통 비아 전극을 통해 상기 하부칩과 접속되며, 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결될 수 있다.
본 출원의 실시 예들에서는, 상기 상부칩이 상기 패지지 기판과 직접적으로 접속하지 않고, 상기 인터포저 및 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 접속할 수 있다. 이에 따라, 상기 상부칩은 상기 패키지 기판과의 신호 교환을 위해, 와이어 본딩과 관련된 입출력 패드 및 입출력 회로를 적용하지 않을 수 있다. 그 결과, 반도체 패키지의 동작 중에, 상기 상부칩의 상기 입출력 패드 및 입출력 회로에서 발생하는 기생 캐패시턴스를 감소시킬 수 있다. 이와 같이, 본 출원의 실시 예들은 반도체 칩에서 발생하는 기생 캐패시턴스를 감소시켜, 반도체 패키지의 신호 전달 속도와 같은 성능을 향상시킬 수 있는 반도체 패키지의 구조를 제공할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 2 및 도 3은 본 출원의 일 실시 예에 따르는 반도체 패키지의 반도체 칩들을 개략적으로 나타내는 평면도이다.
도 4a 및 도 4b는 본 출원의 일 실시 예에 따르는 반도체 패키지의 인터포저를 개략적으로 나타내는 도면이다.
도 5는 본 출원의 일 실시 예에 따르는 반도체 칩들과 패키지 기판과의 전기적 신호 교환 방법을 개략적으로 나타내는 모식도이다.
도 6은 본 출원의 일 실시 예에 따르는 반도체 패키지의 내부 회로 구성을 개략적으로 나타내는 도면이다.
도 7은 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)" 및 "하부(bottom or lower)", "좌측(left)"및 "우측(right)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.본 출원에서 설명되는 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이 형태로 절단 가공된 형태를 포함할 수 있다. 상기 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩을 의미할 수 있다. 상기 반도체 칩은 상기 절단 가공된 형태에 따라 반도체 다이로 명명될 수 있다.
본 출원 명세서에서, 반도체 패키지는 상기 반도체 칩이 실장되는 패키지 기판을 포함할 수 있다. 상기 패키지 기판은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있으며, 인쇄회로기판으로 명명될 수도 있다.
상기 반도체 패키지는, 일 실시 예로서, 상기 패키지 기판 상에 적층된 복수의 반도체 칩을 포함할 수 있다. 상기 반도체 패키지는, 상기 복수의 반도체 칩 중 어느 하나를 마스터(Master) 칩으로 설정하고, 나머지 반도체 칩들을 슬레이브(Slave) 칩으로 설정할 수 있다. 그리고, 상기 반도체 패키지는 상기 마스터 칩을 이용하여 상기 슬레이브 칩의 메모리 셀들을 제어할 수 있다. 상기 마스터 칩은 상기 패키지 기판과 직접 신호를 교환할 수 있으며, 상기 슬레이브 칩은 상기 마스터 칩을 경유하여, 상기 패키지 기판과 신호를 교환할 수 있다.
상기 반도체 패키지는 각종 전자 정보 처리 장치, 일 예로서, 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들 등에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 반도체 패키지(1)는 패키지 기판(100), 패키지 기판(100) 상에 적층되는 하부칩(200), 인터포저(300) 및 상부칩(400)을 포함한다. 반도체 패키지(1)는 패키지 기판(100)과 하부칩(200)을 전기적으로 연결하는 본딩 와이어(50a, 50b)를 포함할 수 있다.
하부칩(200) 및 상부칩(400)은 집적 회로를 포함하는 반도체 칩일 수 있다. 하부칩(200)은 본딩 와이어(50a, 50b)를 이용하는 와이어본딩 방법에 의해 패키지 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 하부칩(200)은 패키지 기판(100)과 직접 전기적 신호를 교환할 수 있다. 반면에, 상부칩(400)은 인터포저(300) 내의 관통 비아 전극(330a, 330b)을 이용하여 하부칩(200)과 먼저 전기적으로 연결된 후에, 하부칩(200)을 경유하여 패키지 기판(100)과 전기적으로 연결될 수 있다. 즉, 상부칩(400)은 인터포저(300) 및 하부칩(200)을 통하여 패키지 기판(100)과 전기적 신호를 교환할 수 있다.
도 1을 참조하면, 패키지 기판(100)이 제공된다. 패키지 기판(100)은 상면 (100S1)과 상면(100S1)의 반대쪽인 하면(100S2)을 구비할 수 있다. 도시되지 않았지만, 패키지 기판(100)은 적어도 한 층 이상의 집적 회로 패턴을 포함할 수 있다.
패키지 기판(100)의 상면(100S1)에는 하부칩(200)과의 와이어본딩을 위한 접속 패드(110a, 110b)가 배치될 수 있다. 또한, 하면(100S2)에는 다른 반도체 패키지 또는 인쇄회로기판과의 전기적 연결을 위한 접속 구조물(550)이 배치될 수 있다. 상기 접속 구조물(550)은 일 예로서, 범프 또는 솔더볼 등을 포함할 수 있다.
패키지 기판(100)의 상부에는 하부칩(200)이 배치될 수 있다. 하부칩(200)은 접착층(510)에 의해 패키지 기판(100)과 접합될 수 있다. 접착층(510)은 비전도성을 가지는 폴리머 물질을 포함할 수 있다.
하부칩(200)은 상면(200S1)과 하면(200S2)을 구비할 수 있다. 또한, 상면(200S1)에는 제1 하부칩 패드(210a, 210b) 및 제2 하부칩 패드(220a, 220b)가 서로 이격하여 배치될 수 있다. 제1 하부칩 패드(210a, 210b)는 제1 범프(520)에 의해 인터포저(300)의 하부칩 접속 패드(320a, 320b)에 각각 접속될 수 있다.
제2 하부칩 패드(220a, 220b)는 제1 하부칩 패드(210a, 210b)와 측면 방향(일 예로서, x-축에 평행한 방향)으로 이격하여 배치될 수 있다. 제2 하부칩 패드(220a, 220b)는 하부칩(200)의 내부 배선(미도시)에 의해 제1 하부칩 패드(210a, 210b)와 전기적으로 연결될 수 있다.
하부칩(220)의 상면(200S1)의 에지 영역에는 와이어본딩 패드(230a, 230b)가 배치될 수 있다. 와이어본딩 패드(230a, 230b)는 본딩 와이어(50a, 50b)와 각각 접합할 수 있다. 와이어본딩 패드(230a, 230b)는 하부칩 재배선(240a, 240b)에 의해 제2 하부칩 패드(220a, 220b)와 각각 전기적으로 연결될 수 있다.
하부칩(200)의 상부에는 인터포저(300)가 배치될 수 있다. 인터포저(300)는 상면(300S1)과 하면(300S2)을 구비할 수 있다. 하면(300S2) 상에는 하부칩(200)과 전기적으로 연결되는 하부칩 접속 패드(320a, 320b)가 배치될 수 있다. 상술한 바와 같이, 하부칩 접속 패드(320a, 320b)는 제1 범프(520)에 의해 하부칩(200)의 제1 하부칩 패드(210a, 210b)에 접속될 수 있다. 한편, 상면(300S1) 상에는 상부칩(400)과 전기적으로 연결되는 상부칩 접속 패드(310a, 310b)가 배치될 수 있다. 후술하는 바와 같이, 상부칩 접속 패드(310a, 310b)는 제2 범프(530)에 의해, 상부 칩(400)의 제1 상부칩 패드(410a, 410b)에 접속될 수 있다.
도 1을 다시 참조하면, 인터포저(300)의 에지부는 하부칩(200) 및 상부칩(200)의 에지부로부터 측면 방향으로 리세스된 위치에 배치될 수 있다. 일 예로서, 인터포저(300)의 일 측벽면(300E1)은 하부칩(200)의 일 측벽면(200E1) 및 상부칩(400)의 일 측벽면(400E1)으로부터 측면 방향(즉, x-축에 평행인 D1 방향)으로 리세스된 위치에 배치될 수 있다. 마찬가지로, 인터포저(300)의 다른 측벽면(300E2)는 하부칩(200)의 다른 측벽면(200E2) 및 상부칩(400)의 다른 측벽면(400E2)으로부터 측면 방향(즉, x-축에 평행인 D2 방향)으로 리세스된 위치에 배치될 수 있다. 따라서, 인터포저(300)에 있어서 x-축에 평행한 방향에 따르는 폭은 하부칩(200) 및 상부칩(400)에 있어서 x-축에 평행한 방향을 따르는 폭보다 작을 수 있다. 상기 리세스된 공간 내에는 본딩 와이어(50a, 50b)의 적어도 일부분이 수용될 수 있다. 이에 따라, 하부칩(200)의 와이어본딩 패드(230a, 230b)와 본딩 와이어(50a, 50b) 사이의 접합이 안정적으로 이루어질 수 있다.
인터포저(300)는 상부칩 접속 패드(310a, 310b)와 하부칩 접속 패드(320a, 320b)를 전기적으로 연결하는 관통 비아 전극(330a, 330b)을 포함할 수 있다. 일 실시 예에서, 도 4a, 도 4b 및 도 5와 관련하여 후술하는 바와 같이, 인터포저(300)는, 상부칩 접속 패드(310a, 310b) 및 하부칩 접속 패드(320a, 320b)를 관통 비아 전극(330a, 330b)에 각각 연결하기 위해, 상면(300S1) 및 하면(300S2) 상에 배치되는 제1 내지 제4 인터포저 재배선(341, 342, 351, 352)를 더 포함할 수 있다.
인터포저(300)의 상부에는 상부칩(400)이 배치될 수 있다. 상부칩(400)은 상면(400S1)과 하면(400S2)을 구비할 수 있다. 인터포저(300)와 대면(facing)하는 상부칩(400)의 상면(400S1) 상에는 제1 상부칩 패드(410a, 410b) 및 제2 상부칩 패드(420a, 420b)가 배치될 수 있다. 제1 상부칩 패드(410a, 410b)는 제2 범프(530)에 의해 인터포저(300)의 상부칩 접속 패드(310a, 310b)에 접속할 수 있다. 제2 상부칩 패드(420a, 420b)는 제1 상부칩 패드(410a, 410b)와 측면 방향(일 예로서, x-축에 평행한 방향)으로 이격하여 배치되며, 인터포저(300), 하부칩(200) 및 패키지 기판(100)을 포함하는 외부 장치와의 전기적 접속에 참여하지 않을 수 있다.
일 실시 예에 있어서, 하부칩(200)과 상부칩(400)은 동종의 칩일 수 있다. 다만, 하부칩(200)은, 상부칩(400)과 대비하여, 하부칩(200)의 상면(200S1)에 와이어본딩 패드(230a, 230b) 및 하부칩 재배선(240a, 240b)을 더 구비할 수 있다. 이때, 하부칩 재배선(240a, 240b)는 제2 하부칩 패드(220a, 220b)와 연결될 수 있다. 하부칩(200)과 상부칩(400)은 z-축에 평행한 방향을 따라 서로 중첩되도록 배치될 수 있다.
도시하지 않은 다른 실시예들에 있어서, 하부칩(200)과 상부칩(400)은 동일한 구성을 가질 수 있다. 즉, 상부칩(400)은 상면의 에지 영역에 와이어본딩 패드을 구비할 수 있으며, 상기 와이어본딩 패드와 제2 상부칩 패드(420a, 420b)를 전기적으로 연결하는 상부칩 재배선을 더 구비할 수 있다. 다만, 이 경우에, 상기 상부칩의 상기 와이어본딩 패드는 패키지 기판(100)과 본딩 와이어에 의해 전기적으로 연결되지 않는다.
일 실시 예에서, 하부칩(200)과 상부칩(400)은 메모리 칩일 수 있다. 이 때, 하부칩(200)은 마스터 칩이며, 상부칩(400)은 슬레이브 칩일 수 있다. 하부칩(200)은 본딩 와이어(50a, 50b)를 이용하여 패키지 기판(100)과 직접 전기적으로 연결될 수 있다. 상부칩(400)은 관통 비아 전극(330a, 330b)를 통해 하부칩(200)과 먼저 전기적으로 연결된 후에, 하부칩(200)의 내부 배선, 입출력 회로 및 본딩 와이어(50a, 50b)을 경유하여 패키지 기판(100)과 전기적으로 연결될 수 있다.
도 2 및 도 3은 본 출원의 일 실시 예에 따르는 반도체 패키지의 반도체 칩들을 개략적으로 나타내는 평면도이다. 구체적으로, 도 2는 도 1의 하부칩(200)을 개략적으로 나타낸다. 도 3은 도 1의 상부칩(400)을 개략적으로 나타낸다. 도 4a 및 도 4b는 본 출원의 일 실시 예에 따르는 반도체 패키지의 인터포저를 개략적으로 나타내는 도면이다. 구체적으로, 도 4a는 도 1의 인터포저(300)를 개략적으로 나타내는 평면도이다. 도 4b는 도 4a의 관통 비아 전극 배치 영역(A)의 일 부분(B)을 투시하는 사시도이다.
도 2를 참조하면, 하부칩(200)은 x-축에 평행한 방향을 따르는 단축과 y-축에 평행한 방향을 따르는 장축을 구비할 수 있다. 또한, 하부칩(200)은 상기 장축을 따라 배치되는 중심축(Cy-200)을 구비할 수 있다. 하부칩(200)은 상기 단축 방향을 따라 소정의 크기의 폭(W200)을 가지며, 상기 장축 방향을 따라 소정의 크기의 길이(L200)를 가질 수 있다. 중심축(Cy-200)은 하부칩(200)의 폭(W200)의 1/2 지점을 가로지르도록 설정될 수 있다.
하부칩(200)의 상면(200S1) 상에는 제1 하부칩 패드(210a, 210b), 제2 하부칩 패드(220a, 220b), 및 와이어본딩 패드(230a, 230b)가 장축 방향(즉, y-축에 평행한 방향)을 따라 각각 배열될 수 있다. 제1 하부칩 패드(210a, 210b), 제2 하부칩 패드(220a, 220b), 및 와이어본딩 패드(230a, 230b)는 각각 중심축(Cy-200)에 대해 서로 대칭인 쌍(pair)으로 구성될 수 있다. 구체적인 예에서, 제1 하부칩 패드(210a, 210b)는 제2 하부칩 패드(220a, 220b) 및 와이어본딩 패드(230a, 230b)와 대비하여, 중심축(Cy-200)에 보다 가까이 배치될 수 있다. 또한, 제2 하부칩 패드(220a, 220b)는 와이어본딩 패드(230a, 230b)와 대비하여 중심축(Cy-200)에 보다 가까이 배치될 수 있다.
제1 하부칩 패드(210a, 210b)는 중심축(Cy-200)을 기준으로, 제1 하부칩 좌측 패드(210a)와 제1 하부칩 우측 패드(210b)로 분류될 수 있다. 제2 하부칩 패드(220a, 220b)은 중심축(Cy-200)을 기준으로 제2 하부칩 좌측 패드(220a)와 제2 하부칩 우측 패드(220b)로 분류될 수 있다. 와이어본딩 패드(230a, 230b)는 중심축(Cy-200)을 기준으로 와이어본딩 좌측 패드(230a)와 와이어본딩 우측 패드(230b)로 분류될 수 있다.
도 2에 도시되는 바와 같이, 제1 하부칩 패드(210a, 210b)의 표면적은 제2 하부칩 패드(220a, 220b)의 표면적보다 작을 수 있다. 일 예로서, 제1 하부칩 패드(210a, 210b)는 제2 하부칩 패드(220a, 220b)보다 작은 크기를 가질 수 있다. 는 각각 정렬될 수 있다. .
제1 하부칩 패드(210a, 210b)는, 제2 하부칩 패드(220a, 220b)와 비교할 때, 관통 비아 전극 배치 영역(A) 내에 상대적으로 밀집되어 배치될 수 있다. 제1 하부칩 패드(210a, 210b)는 관통 비아 전극 배치 영역(A) 내에서 중심축(Cy-200)을 따라 소정의 간격(S1)으로 배열될 수 있다. 한편, 제2 하부칩 패드(220a, 220b)는 관통 비아 전극 배치 영역(A)의 외부에서 중심축(Cy-200)을 따라 동일한 소정 간격(S2)으로 연속적으로 배치될 수 있다. 제1 하부칩 패드(210a, 210b)이 y-축에 평행한 방향을 따라 배열될 때, 제1 하부칩 패드(210a, 210b)는 제2 하부칩 패드(220a, 220b) 사이에 배치될 수 있다. 즉, 제1 하부칩 패드(210a, 210b)과 제2 하부칩 패드(220a, 220b)는 y-축에 평행한 방향을 따라, 서로 엇갈리도록 배치될 수 있다.
도 1 및 도 2를 함께 참조하면, 전기적 신호는, 관통 비아 전극(330a, 330b)을 통해서, 하부칩(200)의 제1 하부칩 패드(210a, 210b)과 상부칩(400)의 제1 상부칩 패드(410a, 410b) 사이에서 서로 소통(communicate)할 수 있다. 즉, 제1 하부칩 패드(210a, 210b)는 상부칩(400)과 전기적 신호를 교환하기 위한 하부칩(200)의 신호 입출력 패드로 기능할 수 있다.
도 1을 다시 참조하면, 하부칩 재배선(240a, 240b)이 하부칩(200)의 상면(200S1) 상에 배치될 수 있다. 하부칩 재배선(240a, 240b)은 와이어본딩 패드(230a, 230b)와 제2 하부칩 패드(220a, 220b)를 전기적으로 연결할 수 있다. 하부칩 재배선(240a, 240b)은 중심축(Cy-200)에 대해 서로 대칭인 쌍(pair)으로 구성될 수 있다. 구체적인 예에서, 하부칩 재배선(240a, 240b)은 중심축(Cy-200)을 기준으로, 하부칩 좌측 재배선(240a)와 하부칩 우측 재배선(240b)로 분류될 수 있다.
상술한 바와 같이, 패키지 기판(100)으로부터 본딩 와이어(50a, 50b)를 통해 와이어본딩 패드(230a, 230b)에 도달한 전기 신호는 하부칩 재배선(240a, 240b)을 통해 제2 하부칩 패드(220a, 220b)로 전달될 수 있다. 이어서, 제2 하부칩 패드(220a, 220b)에 도달한 상기 전기 신호는 내부 집적 회로로 전달될 수 있다. 상기 전기 신호 중 일부분은 제1 하부칩 패드(210a, 210b)를 통해 출력되어, 인터포저(300)의 관통 비아 전극(330a, 330b)를 경유하여 상부칩(400)의 제1 상부칩 패드(410a, 410b)로 입력될 수 있다.
도 3을 참조하면, 상부칩(400)이 개시된다. 상부칩(400)은 x-축에 평행한 방향을 따르는 단축과 y-축에 평행한 방향을 따르는 장축을 구비할 수 있다. 또한, 상부칩(400)은 상기 장축을 따라 배치되는 중심축(Cy-400)을 구비할 수 있다. 상부칩(400)은 상기 단축 방향을 따라 소정의 크기의 폭(W400)을 가지며, 상기 장축 방향을 따라 소정의 크기의 길이(L400)를 가질 수 있다. 중심축(Cy-400)은 상부칩(400)의 폭(W400)의 1/2 지점을 가로지르도록 설정될 수 있다. 일 실시 예에 있어서, 상부칩(400)이 하부칩(200)과 서로 중첩되도록 배치될 때, 상부칩(400)의 중심축(Cy-400)은 하부칩(200)의 중심축(Cy-200)과 중첩될 수 있다.
상부칩(400)의 상면(400S1) 상에는 제1 상부칩 패드(410a, 410b) 및 제2 상부칩 패드(420a, 420b)가 상기 장축 방향(즉, y-축에 평행한 방향)을 따라 각각 배열될 수 있다. 제1 상부칩 패드(410a, 410b) 및 제2 상부칩 패드(420a, 420b)는 각각 중심축(Cy-400)에 대해 서로 대칭인 쌍(pair)으로 구성될 수 있다. 구체적인 예에서, 제1 상부칩 패드(410a, 410b)는 제2 상부칩 패드(420a, 420b)와 대비하여, 중심축(Cy-400)에 보다 가까이 배치될 수 있다. 제1 상부칩 패드(410a, 410b)는 중심축(Cy-400)을 기준으로, 제1 상부칩 좌측 패드(410a)와 제1 상부칩 우측 패드(410b)로 분류될 수 있다. 제2 상부칩 패드(420a, 420b)도 중심축(Cy-400)을 기준으로 제2 상부칩 좌측 패드(420a)와 제2 상부칩 우측 패드(420b)로 분류될 수 있다.
도 3에 도시되는 바와 같이, 제1 상부칩 패드(410a, 410b)의 표면적은 제2 상부칩 패드(420a, 420b)의 표면적보다 작을 수 있다.. 일 예로서, 제1 상부칩 패드(410a, 410b)는 제2 상부칩 패드(420a, 420b)보다 작은 크기를 가질 수 있다
제1 상부칩 패드(410a, 410b)는, 제2 상부칩 패드(420a, 420b)와 비교할 때, 관통 비아 전극 배치 영역(A) 내에 상대적으로 밀집되어 배치될 수 있다. 제1 상부칩 패드(410a, 410b)는 관통 비아 전극 배치 영역(A) 내에서 중심축(Cy-400)을 따라 소정의 간격(S1)으로 배열될 수 있다. 한편, 제2 상부칩 패드(420a, 420b)는 상면(400S1)에서 중심축(Cy-400)을 따라 동일한 소정 간격(S2)으로 연속적으로 배치될 수 있다.
도 1 및 도 3을 함께 참조하면, 전기적 신호는, 관통 비아 전극(330a, 330b)을 통해서, 상부칩(400)의 제1 상부칩 패드(410a, 410b)과 하부칩(200)의 제1 하부칩 패드(210a, 210b) 사이에서 서로 소통(communicate)할 수 있다. 즉, 제1 상부칩 패드(410a, 410b)는 하부칩(200)과 전기적 신호를 교환하기 위한 상부칩(400)의 신호 입출력 패드로 기능할 수 있다. 제2 상부칩 패드(420a, 420b)는 후술하는 도 6에서와 같이, 상부칩(400) 내부의 입출력 회로 블록(400A1, 400A2)과 연결될 수 있다. 다만, 제2 상부칩 패드(420a, 420b)는 인터포저(300), 하부칩(200), 및 패키지 기판(100)과 같은 외부 장치의 구성요소와 직접적으로 연결되지 않는다. 여기서, 상기 직접적 연결이란, 제2 상부칩 패드(420a, 420b)가 범프 또는 본딩 와이어와 같은 외부 접속 구조물을 통해, 상기 외부 구성요소와 접속되는 것을 의미할 수 있다.
도시되지 않은 몇몇 다른 실시예들에 있어서, 상부칩(400)은 도 2에 도시되는 하부칩(200)과 실질적으로 동일한 구성을 가질 수 있다. 즉, 상부칩(400)은 상면(400S1)의 에지 영역에 와이어본딩 패드를 구비할 수 있다. 와이어본딩 패드의 위치는 도 2에 도시되는 하부칩(200)의 와이어본딩 패드(230a, 230b)의 위치와 동일할 수 있다. 또한, 상부칩(400)은 상기 와이어본딩 패드와 제2 상부칩 패드(420a, 420b)를 연결하는 상부칩 재배선을 구비할 수 있다.
도 4a 및 도 4b를 참조하면, 하부칩(200)과 상부칩(400) 사이에 인터포저(300)가 배치될 수 있다. 인터포저(300)는 x-축에 평행한 방향을 따르는 단축과 y-축에 평행한 방향을 따르는 장축을 구비할 수 있다. 또한, 인터포저(300)는 상기 장축을 따라 배치되는 중심축(Cy-300)을 구비할 수 있다. 인터포저(300)는 상기 단축 방향을 따라 소정의 크기의 폭(W300)을 가지며, 상기 장축 방향을 따라 소정의 크기의 길이(L300)를 가질 수 있다. 중심축(Cy-300)은 인터포저(300)의 폭(W300)의 1/2 지점을 가로지르도록 설정될 수 있다. 일 실시 예에 있어서, 상부칩(400), 인터포저(300) 및 하부칩(200)이 서로 중첩되도록 배치될 때, 상부칩(400)의 중심축(Cy-400), 인터포저(300)의 중심축(Cy-300) 및 하부칩(200)의 중심축(Cy-200)은 서로 중첩될 수 있다.
인터포저(300)의 상면(300S1) 상에는 상부칩 접속 패드(310a, 310b)가 상기 장축 방향(즉, y-축에 평행한 방향)을 따라 각각 배열될 수 있다. 일 실시예에서, 상부칩 접속 패드(310a, 310b)는 각각 중심축(Cy-300)에 대해 서로 대칭인 쌍(pair)으로 구성될 수 있다. 상부칩 접속 패드(310a, 310b)는, 중심축(Cy-300)에 서로 대칭인 상부 좌측 패드(310a)와 상부 우측 패드(310b)로 분류될 수 있다. 상부 좌측 패드(310a)와 상부 우측 패드(310b)는 x-축에 평행한 방향을 따라, 소정 간격(S1)으로 이격하여 배치될 수 있다. 도 4a에 구체적으로 도시되지는 않았으나, 인터포저(300)의 하면(300S2) 상에는 하부칩 접속 패드(320a, 320b)가 상기 장축 방향을 따라 각각 배열될 수 있다. 일 실시예에서, 하부칩 접속 패드(320a, 320b)는 각각 중심축(Cy-300)에 대해 서로 대칭인 쌍(pair)으로 구성될 수 있다. 하부칩 접속 패드(320a, 320b)는 상부칩 접속 패드(310a, 310b)와 서로 중첩되도록 배치될 수 있다.
도 4a 및 도 4b를 참조하면, 상면(300S1) 상에서 y-축에 평행한 방향을 따라, 상부 좌측 패드(310a)로부터 연장되어 제1 비아 연장 패드(341p)에 이르는 제1 인터포저 재배선(341)이 배치될 수 있다. 제1 비아 연장 패드(341p)는 제1 관통 비아 전극(330a)과 연결될 수 있다. 또한, 상면(300S1) 상에서 y-축에 평행한 방향을 따라, 상부 우측 패드(310b)로부터 연장되어 제2 비아 연장 패드(342p)에 이르는 제2 인터포저 재배선(342)이 배치될 수 있다. 제2 비아 연장 패드(342p)는 제2 관통 비아 전극(330b)와 연결될 수 있다.
도 4b를 참조하면, 인터포저(300)의 하면(300S2) 상에 배치되는 하부칩 접속 패드(320a, 320b)는 중심축(Cy-300)에 서로 대칭인 하부 좌측 패드(320a)와 하부 우측 패드(320b)로 분류될 수 있다. 이때, 하면(300S2) 상에서 y-축에 평행한 방향을 따라, 하부 우측 패드(320b)로부터 연장되어 제3 비아 연장 패드(351p)에 연결되는 제3 인터포저 재배선(351)이 배치될 수 있다. 제3 비아 연장 패드(351p)는 제1 관통 비아 전극(330a)에 연결될 수 있다. 또한, 하면(300S2) 상에서 y-축에 평행한 방향을 따라, 하부 좌측 패드(320a)로부터 연장되어 제4 비아 연장 패드(352p)에 연결되는 제4 인터포저 재배선(352)이 배치될 수 있다. 제4 비아 연장 패드(352p)는 제2 관통 비아 전극(330b)에 연결될 수 있다.
일 실시 예에서, 하부 좌측 패드(320a)는 상부 좌측 패드(310a)의 직하부에 배치되고, 상부 좌측 패드(310a)를 대면하도록 배치될 수 있다. 또한, 하부 우측 패드(320b)는 상부 우측 패드(310b)의 직하부에 배치되고, 상부 우측 패드(310b)를 대면하도록 배치될 수 있다. 다시 말해, 하부 좌측 패드(320a)와 상부 좌측 패드(310a)는 수직 방향(즉, z-축에 평행한 방향)으로 서로 중첩되고, 하부 우측 패드(320b)와 상부 우측 패드(310b)는 수직 방향(즉, z-축에 평행한 방향)으로 서로 중첩되도록 배치될 수 있다.
도 5는 본 출원의 일 실시 예에 따르는 반도체 칩들과 패키지 기판과의 전기적 신호 교환 방법을 개략적으로 나타내는 모식도이다. 도 5에서는, 도 1, 도 2, 도 3, 도 4a, 및 도 4b와 관련하여 상술한 반도체 패키지(1)의 하부칩(200), 인터포저(300) 및 상부칩(400)의 구성을 이용하여, 상기 전기적 신호 교환 방법을 개략적으로 설명한다. 설명의 편의상 도 5에서, 패키지 기판(100)은 도시를 생략한다.
도 5를 도 1과 함께 참조하면, 패키지 기판(100)과 하부칩(200) 사이의 전기적 신호 교환은 다음과 같이 진행될 수 있다. 일 예로서, 패키지 기판(100)의 전기적 신호는 본딩 와이어(50a, 50b)를 통해 와이어본딩 좌측 패드(230a) 및 와이어본딩 우측 패드(230b)로 각각 입력될 수 있다. 상기 입력된 전기적 신호는 하부칩 좌측 재배선(240a) 및 하부칩 우측 재배선(240b)를 각각 경유하여, 제2 하부칩 좌측 패드(220a) 및 제2 하부칩 우측 패드(220b)에 각각 도달한 후에, 내부 배선을 통해 하부칩(200) 내부의 기능 블록으로 이동할 수 있다. 상기 기능 블록은 도 6을 이용하여 후술한다. 또한, 반도체 패키지(1)는 상기 경로의 반대 방향인 하부칩(200)으로부터 패키지 기판(100)으로의 전기 신호의 경로를 가질 수 있다.
한편, 패키지 기판(100)과 상부칩(400)사이의 전기적 신호 교환은 다음과 같이 진행될 수 있다. 일 예로서, 패키지 기판(100)으로부터 본딩 와이어(50a)를 통해 하부칩(200)의 와이어본딩 좌측 패드(230a)로 전기 신호가 입력될 수 있다. 상기 전기 신호는 하부칩 좌측 재배선(240a)를 통해 제2 하부칩 좌측 패드(220a)로 전달될 수 있다. 상기 전기 신호는 상기 내부 회로 배선을 통해 제1 하부칩 좌측 패드(210a)에 도달할 수 있다. 이후에, 상기 전기 신호는, 제1 하부칩 좌측 패드(210a)로부터 제1 범프(520)를 통해 인터포저(300)의 하부 좌측 패드(320a)에 전달될 수 있다. 이어서, 상기 전기 신호는 제4 인터포저 재배선(352), 제4 비아 연장 패드(352p), 제2 관통 비아 전극(330b), 제2 비아 연장 패드(342p), 제2 인터포저 재배선(342)를 경유하여 상부 우측 패드(310b)에 도달할 수 있다. 상기 전기 신호는 상부 우측 패드(310b)로부터 제2 범프(530)을 통해 상부칩(400)의 제1 상부칩 우측 패드(410b)에 도달할 수 있다. 이와 같이, 반도체 패키지(1)는, 패키지 기판(100)으로부터 하부칩(200) 및 인터포저(300)를 경유하여 상부칩(400)에 이르는 상기 전기 신호의 경로를 가질 수 있다. 또한, 반도체 패키지(1)는 상기 경로의 반대 방향인 상부칩(400)으로부터 인터포저(300) 및 하부칩(200)을 경유하여 패키지 기판(100)에 이르는 전기 신호의 경로를 가질 수 있다. 상술한 패키지 기판(100)과 상부칩(400) 사이의 일 전기 신호 경로중 하부칩(200)과 상부칩(400) 사이의 일 부분을 도 5에서는 'F1'으로 도시하고 있다.
마찬가지로, 다른 예로서, 패키지 기판(100)으로부터 본딩 와이어(50b)를 통해 하부칩(200)의 와이어본딩 우측 패드(230b)로 전기 신호가 입력될 수 있다. 상기 전기 신호는 하부칩 우측 재배선(240b)를 통해 제2 하부칩 우측 패드(220b)로 전달될 수 있다. 상기 전기 신호는 상기 내부 회로 배선을 통해 제1 하부칩 우측 패드(210b)에 도달할 수 있다. 이후에, 상기 전기 신호는, 제1 하부칩 우측 패드(210b)로부터 제1 범프(520)를 통해 인터포저(300)의 하부 우측 패드(320b)에 전달될 수 있다. 이어서, 상기 전기 신호는 제3 인터포저 재배선(351), 제3 비아 연장 패드(351p), 제1 관통 비아 전극(330a), 제1 비아 연장 패드(341p), 제1 인터포저 재배선(341)을 경유하여 상부 좌측 패드(310a)에 도달할 수 있다. 상기 전기 신호는 상부 좌측 패드(310a)로부터 제2 범프(530)을 통해 상부칩(400)의 제1 상부칩 좌측 패드(410a)에 도달할 수 있다. 이와 같이, 반도체 패키지(1)는, 패키지 기판(100)으로부터 하부칩(200) 및 인터포저(300)를 경유하여 상부칩(400)에 이르는 상기 전기 신호의 경로를 가질 수 있다. 또한, 반도체 패키지(1)는 상기 경로의 반대 방향인 상부칩(400)으로부터 인터포저(300) 및 하부칩(200)을 경유하여 패키지 기판(100)에 이르는 전기 신호의 경로를 가질 수 있다.
도 6은 본 출원의 일 실시 예에 따르는 반도체 패키지의 내부 회로 구성을 개략적으로 나타내는 도면이다. 도 6은 도 1과 관련하여 상술한 반도체 패키지(1)의 내부 회로를 개략적으로 구현한 도면일 수 있다.
도 6을 참조하면, 패키지 기판(100)은 상면(100S1) 상에 배치되어 본딩 와이어(50a, 50b)가 접속하는 접속 패드(110a, 110b)를 구비할 수 있다. 또한, 패키지 기판(100)은 하면(100S2) 상에 배치되어 다른 반도체 패키지 또는 인쇄회로기판과의 전기적 연결을 위해 구비되는 접속 구조물(550)을 포함할 수 있다.
하부칩(200)은 한 쌍의 제2 하부칩 패드(220a, 220b)에 각각 연결되는 제1 및 제2 입출력 회로 블록(200A1, 200A2), 제1 입출력 회로 블록(200A1)에 연결되는 제1 어드레스 및 커맨드 회로 블록(200B1), 제2 입출력 회로 블록(200A2)에 연결되는 제1 데이터 전송 회로 블록(200B2), 및 제1 메모리 셀 코어 블록(200C)을 포함할 수 있다. 제1 메모리 셀 코어 블록(200C)은 제1 어드레스 및 커맨드 회로 블록(200B1) 및 제1 데이터 전송 회로 블록(200B2)에 각각 연결될 수 있다.
상부칩(400)은 한 쌍의 제1 상부칩 패드(210a, 210b)에 각각 연결되는 제2 어드레스 및 커맨드 회로 블록(400B1) 및 제2 데이터 전송 회로 블록(400B2)을 포함한다. 또한, 상부칩(400)은 제2 어드레스 및 커맨드 회로 블록(400B1) 및 제2 데이터 전송 회로 블록(400B2)에 각각 연결되는 제2 메모리 셀 코어 블록(400C)을 포함할 수 있다. 상부칩(400)은 제2 상부칩 패드(420a, 420b)에 각각 연결되는 제3 및 제4 입출력 회로 블록(400A1, 400A2)을 구비할 수 있다. 하지만, 제2 상부칩 패드(420a, 420b)는 패키지 기판(100), 하부칩(200) 및 인터포저(300)와 같은 외부 구성요소에 직접적으로 연결되지 않는다.
일 실시 예에서, 패키지 기판(100)과 반도체 칩(200, 400) 사이의 전기적 신호 교환은 다음과 같이 진행될 수 있다. 패키지 기판(100)의 전기적 신호는 접속 패드(110a, 110b), 본딩 와이어(50a, 50b), 하부칩(200)의 와이어본딩 패드(230a, 230b), 하부칩 재배선(240a, 240b)을 경유하여 제2 하부칩 패드(220a, 220b)에 각각 입력될 수 있다. 상기 입력된 전기적 신호 중, 제1 하부칩 내부 배선(200I1)을 따르는 일부의 입력 신호는 제1 입출력 회로 블록(200A1)을 통과하여 제1 어드레스 및 커맨드 회로 블록(200B1)에서 제1 어드레스 및 커맨드 신호로 변환된 후에, 제1 메모리 셀 코어 블록(200C)에 전달될 수 있다. 또한, 상기 입력된 전기적 신호 중, 제2 하부칩 내부 배선(200I2)을 따르는 다른 일부의 입력 신호는 제2 입출력 회로 블록(200A2)을 통과하여 제1 데이터 전송 회로 블록(200B2)에서 데이터 신호로 변환된 후에, 제1 메모리 셀 코어 블록(200C)에 전달될 수 있다.
한편, 하부칩(200)의 제1 하부칩 내부 배선(200I1)은 제1 하부칩 좌측 패드(210a), 제1 범프(520), 인터포저(300)의 하부 좌측 패드(320a), 관통 비아 전극 및 재배선을 포함하는 인터포저(300)의 제1 내부 배선(360a), 상부 우측 패드(310b), 제2 범프(530), 및 제1 상부칩 우측 패드(410b)를 경유하여, 상부칩(400)의 제1 상부칩 내부 배선(400I1)과 연결될 수 있다 이에 따라, 패키지 기판(100)의 전기적 신호 중 하부칩(200)의 제1 어드레스 및 커맨드 회로 블록(200B1)으로부터 출력되는 일부분의 전기적 신호가 상부칩(400)의 제1 상부칩 내부 배선(400I1)을 따라, 제2 어드레스 및 커맨드 회로 블록(400B1)에 입력될 수 있다. 상기 전기적 신호는 제2 어드레스 및 캐맨드 회로 블록(400B1)에서 제2 어드레스 및 커맨드 신호로 변환된 후에, 제2 메모리 셀 코어 블록(400C)에 전달될 수 있다.
이에 따라, 본 출원의 실시예에서, 상부칩(400)은, 패키지 기판(100)과 전기적 신호를 교환하기 위해, 하부칩(200) 및 인터포저(300)를 경유하는 전기적 경로를 이용할 수 있다. 즉, 상부칩(400)은 제2 상부칩 우측 패드(420b)를 경유하는 제4 입출력 회로 블록(400A1)을 적용하지 않을 수 있다.
마찬가지로, 하부칩(200)의 제2 하부칩 내부 배선(200I2)은 제1 하부칩 우측 패드(210b), 제1 범프(520), 인터포저(300)의 하부 우측 패드(320b), 관통 비아 전극 및 재배선을 포함하는 인터포저(300)의 제2 내부 배선(360b), 상부 좌측 패드(310a), 제2 범프(530), 제1 상부 칩 좌측 패드(410a)을 경유하여, 제2 상부칩 내부 배선(400I2)과 연결될 수 있다. 이에 따라, 패키지 기판(100)의 전기적 신호 중 하부칩(200)의 제1 데이터 전송 회로 블록(200B2)으로부터 출력되는 일부분의 전기적 신호가 제2 상부칩 내부 배선(400I2)을 따라, 제2 데이터 전송 회로 블록(400B2)에 입력될 수 있다. 상기 전기적 신호는 제2 데이터 전송 회로 블록(400B2)에서 데이터 신호로 변환된 후에, 제2 메모리 셀 코어 블록(400C)에 전달될 수 있다.
한편, 도 6을 다시 참조하면, 하부칩(200)의 제1 데이터 셀 코어 블록(200C)로부터 출력된 전기 신호는 제1 하부칩 내부 배선(200I1)을 따라 제1 어드레스 및 커맨드 회로 블록(200B1), 제1 입출력 회로 블록(200A1)을 통과하여 제2 하부칩 좌측 패드(220a)에 도달하거나, 또는 제2 하부칩 내부 배선(200I2)를 따라 제1 데이터 전송 회로 블록(200B2), 및 제2 입출력 회로 블록(200A2)를 통과하여, 제2 하부칩 우측 패드(220b)에 도달할 수 있다. 이후에, 상기 전기 신호는 하부칩 재배선(240a, 240b)를 통해 와이어본딩 패드(230a, 230b)로 전송된 후에, 본딩 와이어(50a, 50b)를 통해 패키지 기판(100)으로 전달될 수 있다.
또한, 상부칩(400)의 제2 데이터 셀 코어 블록(400C)로부터 출력된 전기 신호는 제1 상부칩 내부 배선(400I1)을 따라 제2 어드레스 및 커맨드 회로 블록(400B1)을 통과하여 제1 상부칩 우측 패드(410b)에 도달하거나, 또는 제2 상부칩 내부 배선(400I2)를 따라 제2 데이터 전송 회로 블록(400B2)을 통과하여, 제1 상부칩 좌측 패드(410a)에 도달할 수 있다. 이후에, 상기 전기 신호는 제2 범프(530)을 통해, 인터포저(300)의 상부칩 접속 패드(310a, 310b)에 도달할 수 있다. 이어서, 상기 전기 신호는 인터포저(300)의 제1 및 제2 내부 배선(360a, 360b)을 통과하여, 인터포저(300)의 하부칩 접속 패드(320a, 320b)에 도달할 수 있다. 이어서, 상기 전기 신호는 제1 범프(520)를 거쳐서 하부칩(200)의 제1 하부칩 패드(210a, 210b)로 입력될 수 있다. 상기 입력된 전기 신호는 제1 및 제2 하부칩 내부 배선(200I1, 200I2)을 따라 제2 하부칩 패드(220a, 220b)로 전송될 수 있다. 이어서, 상기 전기 신호는 하부칩 재배선(240a, 240b)을 통해 와이어본딩 패드(230a, 230b)로 이동한 후에, 본딩 와이어(50a, 50b)를 통해 패키지 기판(100)으로 전송될 수 있다.
상술한 바와 같이, 본 출원의 실시 예들은, 패키지 기판 상에서 적층되는 하부칩, 인터포저, 및 상부칩을 구비하는 반도체 패키지를 제공한다. 상기 반도체 패키지에서, 상기 하부칩은 상기 패키지 기판과 본딩 와이어를 이용하여 전기적 신호를 교환할 수 있다. 상기 상부칩은 상기 인터포저를 통해 상기 하부칩과 접속되며, 상기 하부칩을 경유하여 상기 패키지 기판과 전기적 신호를 교환할 수 있다. 이에 따라, 상기 상부칩은 상기 패키지 기판 사이의 직접적인 전기적 접속을 생략할 수 있으며, 그 결과, 상기 상부칩과 상기 패키지 기판사이의 전기적 접속에 수반될 수 있는 상기 상부칩 내의 입출력 회로, 상기 상부칩 상의 재배선, 및 와이어본딩 패드의 적용을 피할 수 있다. 이에 따라, 상기 전기적 신호의 입출력 과정에서 상기 상부칩에 발생하는 기생 캐패시턴스를 감소시킬 수 있다.
결론적으로, 본 출원의 실시 예에서는 패키지 기판 상에 적층되는 반도체 칩에서 발생하는 상기 기생 캐패시턴스의 감소시킴으로써, 반도체 패키지의 신호 전달 속도를 향상시킬 수 있는 반도체 패키지의 구조를 제공할 수 있다.
도 7은 본 출원의 다른 실시 예에 따르는 반도체 패키지를 개략적으로 나타내는 단면도이다. 도 7을 참조하면, 반도체 패키지(2)는, 도 1과 관련하여 상술한 반도체 패키지(1)의 상부에 추가로 적층되는 제2 하부칩(1200), 제2 인터포저(1300) 및 제2 상부칩(1300)을 구비할 수 있다. 이 때, 제2 하부칩(1200)은 본딩 와이어(50c, 50d)에 의해 패키지 기판(100)의 접속 패드(110c, 110d)와 전기적으로 연결될 수 있다.
도 7을 참조하면, 반도체 패키지(2)는 패키지 기판(100), 패키지 기판(100) 상에 배치되는 제1 적층 구조물(2a), 및 제1 적층 구조물(2a) 상에 배치되는 제2 적층 구조물(2b)을 포함한다. 제1 적층 구조물(2a)는 제1 하부칩(200), 제1 인터포저(300) 및 제1 상부칩(400)을 포함한다. 제2 적층 구조물(2b)은 제2 하부칩(1200), 제2 인터포저(1300) 및 제2 상부칩(1400)을 포함한다. 제1 적층 구조물(2a)의 제1 상부칩(400)과 제2 적층 구조물(2b)의 제2 하부칩(1200) 사이에 접착층(540)이 배치됨으로써, 제1 적층 구조물(2a)과 제2 적층 구조물(2b)이 서로 접합할 수 있다.
또한, 반도체 패키지(2)는 패키지 기판(100)과 제1 적층 구조물(2a)의 제1 하부칩(200)을 전기적으로 연결하는 제1 본딩 와이어(50a, 50b), 및 패키지 기판(100)과 제2 하부칩(1200)을 전기적으로 연결하는 제2 본딩 와이어(50c, 50d)를 포함한다.
제1 적층 구조물(2a)의 제1 하부칩(200), 제1 인터포저(300) 및 제1 상부칩(400)의 구성은, 도 1과 관련하여 상술한 반도체 패키지(1)의 하부칩(200), 인터포저, 및 상부칩(400)의 구성과 동일하다. 즉, 동일한 도면 부호를 가지는 구성요소는 실질적으로 동일한 구성요소이므로, 상기 구성요소에 대한 상세한 설명은 생략한다.
제2 적층 구조물(2b)의 제2 하부칩(1200), 제2 인터포저(1300) 및 제2 상부칩(1400)의 구성은 제1 적층 구조물(2a)의 제1 하부칩(200), 제1 인터포저(300) 및 제1 상부칩(400)의 구성과 실질적으로 동일하다. 일 예로서, 제2 하부칩(1200)의 패드(1210a, 1210b, 1220a, 1220b)는 제1 하부칩(200)의 패드(210a, 210b, 220a, 220b)와 각각 동일한 구성을 가진다. 또한, 제2 하부칩(1200)의 와이어본딩 패드(1230a, 1230b)는 제1 하부칩(200)의 와이이본딩 패드(230a, 230b)와 각각 동일한 구성을 가진다. 또한, 제2 하부칩(1200)의 재배선(1240a, 1240b)는 제1 하부칩(200)의 재배선(240a, 240b)와 각각 동일한 구성을 가진다. 또한, 제2 상부칩(1400)의 패드(1410a, 1410b, 1420a, 1420b)는 제1 상부칩(400)의 패드(410a, 410b, 420a, 420b)와 각각 동일한 구성을 가진다. 또한, 제2 인터포저(1300)의 상부칩 접속 패드(1310a, 1310b), 제2 관통 비아 전극(1330a, 1330b), 하부칩 접속 패드(1320a, 1320b)은 제1 인터포저(300)의 상부칩 접속 패드(310a, 310b), 제1 관통 비아 전극(330a, 330b), 하부칩 접속 패드(320a, 320b)와 각각 동일한 구성을 가진다. 제2 하부칩(1200)과 제2 인터포저(1300)은 제3 범프(550)에 의해 전기적으로 접속되며, 제2 인터포저(1300)과 제2 상부칩(1400)은 제4 범프(560)에 의해 전기적으로 접속된다.
제1 하부칩(200)은 본딩 와이어(50a, 50b)를 통하여 패키지 기판(100)과 전기적으로 연결될 수 있다. 본딩 와이어(50a, 50b)는 제1 하부칩(200)의 와이어본딩 패드(230a, 230b)와 패키지 기판(100)의 접속 패드(110a, 110b)를 전기적으로 연결할 수 있다. 반면에, 제1 상부칩(400)은 제1 인터포저(300)를 이용하여 제1 하부칩(200)에 접속한 후에, 제1 하부칩(200)을 경유하여 패키지 기판(100)과 전기적으로 연결될 수 있다.
제2 하부칩(1200)은 본딩 와이어(50c, 50d)를 통하여 패키지 기판(100)과 전기적으로 연결될 수 있다. 본딩 와이어(50c, 50d)는 제2 하부칩(1200)의 와이어본딩 패드(1230a, 1230b)와 패키지 기판(100)의 접속 패드(110c, 110d)를 전기적으로 연결할 수 있다. 반면에, 제2 상부칩(1400)은 제2 인터포저(1300)를 이용하여 제2 하부칩(1200)에 접속한 후에, 제2 하부칩(1200)을 경유하여 패키지 기판(100)과 전기적으로 연결될 수 있다.
도 7을 참조하면, 제1 인터포저(300)의 에지부)는 제1 상부칩(400)의 에지부 및 제1 하부칩(200)의 에지부로부터 측면 방향(즉, x-축에 평행한 방향)으로 리세스된 위치에 배치된다. 일 예로서, 제1 인터포저(300)의 양쪽 측벽면(300E1, 300E2)은 제1 상부칩(400)의 양쪽 측벽면(400E1, 400E2) 및 제1 하부칩(200)의 양쪽 측벽면(200E1, 200E2)로부터 측면 방향(즉, x-축에 평행한 방향)으로 리세스된 위치에 각각 배치될 수 있다. 제2 인터포저(1300)의 에지부는 제2 상부칩(1400)의 에지부 및 제2 하부칩(1200)의 에지부로부터 측면 방향(즉, x-축에 평행한 방향)으로 리세스된 위치에 배치될 수 있다. 일 예로서, 제2 인터포저(1300)의 양쪽 측벽면 측벽면(1300E1, 1300E2)는 제2 상부칩(1400)의 양쪽 측벽면(1400E1, 1400E2) 및 제2 하부칩(1200)의 양쪽 측벽면(1200E1, 1200E2) 으로부터 측면 방향(즉, x-축에 평행한 방향)으로 리세스된 위치에 각각 배치될 수 있다.
도 7에서는, 패키지 기판(100) 상에 실질적으로 동일한 구성의 2개의 적층 구조물(2a, 2b)이 적층되는 반도체 패키지 구조를 개시하고 있지만, 몇몇 다른 실시예들에 있어서, 패키지 기판(100) 상에 적층되는 상기 적층 구조물의 개수는 한정되지 않을 수 있다. 즉, 다른 실시 예에 있어서, 패키지 기판(100) 상에 본 출원의 실시 예에 따르는 적층 구조물이 셋 이상 적층되는 반도체 패키지가 구현될 수 있다.
상술한 바와 같이, 본 출원의 실시 예들은, 패키지 기판 상에서 순차적으로 적층되는 하부칩, 인터포저, 및 상부칩을 구비하는 반도체 패키지를 제공한다. 상기 반도체 패키지에서, 상기 하부칩은 와이어본딩을 이용하여 상기 패키지 기판과 연결된다. 상기 상부칩은 상기 인터포저의 관통 비아 전극을 통해 상기 하부칩과 접속되며, 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결될 수 있다.
본 출원의 실시 예들에서는, 상기 상부칩이 상기 패지지 기판과 직접적으로 접속하지 않고, 상기 인터포저 및 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 접속할 수 있다. 이에 따라, 상기 상부칩은 상기 패키지 기판과의 신호 교환을 위해, 와이어 본딩과 관련된 입출력 패드 및 입출력 회로를 적용하지 않을 수 있다. 그 결과, 반도체 패키지의 동작 중에, 상기 상부칩의 상기 입출력 패드 및 입출력 회로에서 발생하는 기생 캐패시턴스를 감소시킬 수 있다. 이와 같이, 본 출원의 실시 예들은 반도체 칩에서 발생하는 기생 캐패시턴스를 감소시켜, 반도체 패키지의 신호 전달 속도와 같은 성능을 향상시킬 수 있는 반도체 패키지의 구조를 제공할 수 있다.상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1 2: 반도체 패키지
100: 패키지 기판,
100S1: 상면, 100S2: 하면,
110a, 110b: 접속 패드,
200: 하부 칩,
200S1: 상면, 200S2: 하면,
210a, 210b: 제1 하부 칩 패드,
220a, 220b: 제2 하부 칩 패드,
230a, 230b: 와이어본딩 패드,
240a, 240b: 하부칩 재배선,
300: 인터포저,
300S1: 상면, 300S2: 하면,
310a, 310b: 상부칩 접속 패드,
320a, 320b: 하부칩 접속 패드,
330a, 330b: 관통 비아 전극,
50a, 50b, 50c, 50d: 본딩 와이어,
341, 342, 351, 352 : 제1 내지 제4 인터포저 재배선,
400: 상부 칩,
400S1: 상면, 400S2: 하면,
410a, 410b: 제1 상부 칩 패드,
420a, 420b: 제2 상부 칩 패드,
520: 제1 범프, 530: 제2 범프,
510, 540: 접착층.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 적층되는 하부칩, 인터포저 및 상부칩; 및
    상기 패키지 기판과 상기 하부칩을 전기적으로 연결하는 본딩 와이어를 포함하고,
    상기 하부칩은
    상기 하부칩의 상면 상에 서로 이격하여 배치되며, 상기 하부칩의 내부 배선에 의해 서로 전기적으로 연결되는 제1 및 제2 하부칩 패드;
    상기 하부칩의 상면 상에서 상기 본딩 와이어와 접합하는 와이어본딩 패드; 및
    상기 제2 하부칩 패드와 상기 와이어본딩 패드를 전기적으로 연결하는 하부칩 재배선을 포함하고,
    상기 인터포저는
    상기 인터포저의 상면 상에서 상기 상부칩과 전기적으로 연결되는 상부칩 접속 패드;
    상기 인터포저의 하면 상에서 상기 제1 하부칩 패드와 전기적으로 연결되는 하부칩 접속 패드; 및
    상기 상부칩 접속 패드와 상기 하부칩 접속 패드를 전기적으로 연결시키는 관통 비아 전극을 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부칩은
    상기 상부칩의 상면 상에서, 상기 상부칩 접속 패드와 접속하는 제1 상부칩 패드; 및
    상기 제1 상부칩 패드와 측면 방향으로 이격하여 배치되고, 상기 인터포저와의 전기적 접속에 참여하지 않는 제2 상부칩 패드를 포함하는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 하부칩 패드와 상기 하부칩 접속 패드 사이에 배치되는 제1 범프; 및
    상기 상부칩 접속 패드와 상기 제1 상부칩 패드 사이에 배치되는 제2 범프를 더 포함하는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 하부칩은 상기 패키지 기판과 직접 전기적으로 연결되며,
    상기 상부칩은 상기 인터포저 및 상기 하부칩을 경유하여, 상기 패키지 기판과 전기적으로 연결되는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 하부칩은, 한 쌍의 상기 제1 하부칩 패드, 한 쌍의 상기 제2 하부칩 패드, 및 한 쌍의 상기 와이어본딩 패드를 포함하고,
    상기 상부칩은, 한 쌍의 제1 상부칩 패드를 포함하는
    반도체 패키지.
  6. 제5 항에 있어서,
    상기 하부칩은
    상기 한 쌍의 제2 하부칩 패드에 각각 연결되는 제1 및 제2 입출력 회로 블록;
    상기 제1 입출력 회로 블록에 연결되는 제1 어드레스 및 커맨드 블록;
    상기 제2 입출력 회로 블록에 연결되는 제1 데이터 전송 회로 블록; 및
    상기 제1 어드레스 및 커맨드 블록 및 상기 제1 데이터 전송 회로 블록에 각각 연결되는 제1 메모리 셀 코어 블록을 포함하며,
    상기 상부칩은
    상기 한 쌍의 제1 상부칩 패드에 각각 연결되는 제2 어드레스 및 커맨드 블록, 및 제2 데이터 전송 회로 블록; 및
    상기 제2 어드레스 및 커맨드 블록 및 상기 제2 데이터 전송 회로 블록에 각각 연결되는 제2 메모리 셀 코어 블록을 포함하는
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 패키지 기판의 전기적 신호는 상기 본딩 와이어, 상기 와이어본딩 패드, 상기 하부칩 재배선, 상기 제2 하부칩 패드를 경유하여 상기 제1 및 제2 입출력 회로 블록으로 각각 입력되며,
    상기 제1 및 제2 입출력 회로 블록에 입력된 전기적 신호는 상기 하부칩의 내부 배선에 의해 상기 제1 어드레스 및 커맨드 블록 및 상기 제1 데이터 전송 회로 블록을 각각 경유하여 상기 하부칩의 제1 메모리 셀 코어 블록으로 전달되는
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 패키지 기판의 전기적 신호 중 일부분은 상기 제1 하부칩 패드를 통해 상기 인터포저로 출력되며,
    상기 출력된 전기적 신호는 상기 인터포저의 내부 배선을 경유하여 상기 상부칩의 상기 제1 상부칩 패드로 입력되고,
    상기 제1 상부칩 패드로 입력된 전기적 신호는 상기 상부칩의 내부 배선을 이용하여 상기 제2 어드레스 및 커맨드 블록 및 상기 제2 데이터 전송 회로 블록을 각각 경유하여 상기 상부칩의 제2 메모리 셀 코어 블록으로 전달되는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 인터포저의 에지부는
    상기 상부칩 및 상기 하부칩의 에지부로부터 측면 방향으로 리세스된 위치에 배치되는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 상부칩 접속 패드 및 상기 하부칩 접속 패드는 각각 상기 인터포저의 중심축을 기준으로 서로 대칭인 쌍(pair)으로 배치되는
    반도체 패키지.
  11. 제10 항에 있어서,
    상기 인터포저는,
    상기 상부칩 접속 패드로서, 상기 인터포저의 중심축에 서로 대칭인 상부 좌측 패드 및 상부 우측 패드를 포함하고,
    상기 하부칩 접속 패드로서, 상기 상부 좌측 패드와 중첩되도록 배치되는 하부 좌측 패드 및 상기 상부 우측 패드와 중첩되도록 배치되는 하부 우측 패드를 포함하되,
    상기 상부 좌측 패드는 제1 관통 비아 전극을 통해 상기 하부 우측 패드와 전기적으로 연결되며, 상기 상부 우측 패드는 제2 관통 비아 전극을 통해 상기 하부 좌측 패드와 전기적으로 연결되는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 인터포저는
    상기 상면 상에 배치되고, 상기 상부 좌측 패드와 상기 제1 관통 비아 전극을 전기적으로 연결하는 제1 인터포저 재배선;
    상기 상면 상에 배치되고 상기 제2 관통 비아 전극과 상기 상부 우측 패드를 전기적으로 연결하는 제2 인터포저 재배선;
    상기 하면 상에 배치되고 상기 하부 우측 패드와 상기 제1 관통 비아 전극을 전기적으로 연결하는 제3 인터포저 재배선; 및
    상기 하면 상에 배치되고 상기 제2 관통 비아 전극과 상기 하부 좌측 패드를 전기적으로 연결하는 제4 인터포저 재배선을 구비하는
    반도체 패키지.
  13. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 와이어본딩을 통해 상기 패키지 기판과 전기적으로 연결되는 하부칩;
    상기 하부칩 상에 배치되고, 상기 하부칩과 전기적으로 연결되는 관통 비아 전극을 구비하는 인터포저; 및
    상기 인터포저 상에 배치되고, 상기 관통 비아 전극과 전기적으로 연결되는 상부칩을 포함하고,
    상기 상부칩은 상기 인터포저 및 상기 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결되는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 하부칩은
    상기 하부칩의 상면 상에 배치되고 상기 관통 비아 전극과 전기적으로 연결되는 제1 하부칩 패드;
    상기 상면 상에 상기 제1 하부칩 패드와 이격하여 배치되며, 상기 하부칩의 내부 배선을 통해 상기 제1 하부칩 패드와 전기적으로 연결되는 제2 하부칩 패드;
    상기 상면 상에 상기 제1 및 제2 하부칩 패드와 이격하여 배치되고, 상기 와이어본딩을 수행하는 본딩 와이어와 접속하는 와이어본딩 패드; 및
    상기 상면 상에 배치되고 상기 제2 하부칩 패드와 상기 와이어본딩 패드를 전기적으로 연결하는 하부칩 재배선을 포함하는
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 인터포저는
    상기 인터포저의 하면 상에서 상기 제1 하부칩 패드와 전기적으로 연결되는 하부칩 접속 패드; 및
    상기 인터포저의 상면 상에서 상기 상부칩과 전기적으로 연결되는 상부칩 접속 패드를 포함하고,
    상기 관통 비아 전극은 상기 하부칩 접속 패드와 상기 상부칩 접속 패드를 전기적으로 연결시키는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 상부칩은
    상기 상부칩의 상면 상에서 상기 상부칩 접속 패드와 접속하는 상부칩 패드를 포함하는
    반도체 패키지.
  17. 제13 항에 있어서,
    상기 인터포저의 에지부는
    상기 상부칩 및 상기 하부칩의 에지부로부터 측면 방향으로 리세스된 위치에 배치되는
    반도체 패키지.
  18. 패키지 기판;
    상기 패키지 기판 상에 배치되는 제1 적층 구조물, 상기 제1 적층 구조물은 제1 하부칩, 제1 인터포저 및 제1 상부칩을 구비함;
    상기 제1 적층 구조물 상에 배치되는 제2 적층 구조물, 상기 제2 적층 구조물은 제2 하부칩, 제2 인터포저 및 제2 상부칩을 구비함;
    상기 패키지 기판과 상기 제1 적층 구조물의 상기 제1 하부칩을 전기적으로 연결하는 제1 본딩 와이어; 및
    상기 패키지 기판과 상기 제2 적층 구조물의 상기 제2 하부칩을 전기적으로 연결하는 제2 본딩 와이어를 포함하고,
    상기 제1 인터포저는 상기 제1 하부칩과 상기 제1 상부칩을 전기적으로 연결하는 제1 관통 비아 전극을 포함하고, 상기 제2 인터포저는 상기 제2 하부칩과 상기 제2 상부칩을 전기적으로 연결하는 제2 관통 비아 전극을 포함하며,
    상기 제1 상부칩은 상기 제1 인터포저 및 상기 제1 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결되며,
    상기 제2 상부칩은 상기 제2 인터포저 및 상기 제2 하부칩을 경유하여 상기 패키지 기판과 전기적으로 연결되는
    반도체 패키지.
  19. 제18 항에 있어서,
    상기 제1 인터포저의 에지부는 상기 제1 상부칩의 에지부 및 상기 제1 하부칩의 에지부로부터 측면 방향으로 리세스된 위치에 배치되며,
    상기 제2 인터포저의 에지부는 상기 제2 상부칩의 에지부 및 상기 제2 하부칩의 에지부로부터 측면 방향으로 리세스된 위치에 배치되는
    반도체 패키지.
  20. 제18 항에 있어서,
    상기 제1 적층 구조물의 상기 제1 상부칩과 상기 제2 적층 구조물의 상기 제2 하부칩 사이에 배치되는 접착층을 더 포함하는
    반도체 패키지.
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