JPH08264712A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08264712A JPH08264712A JP9190795A JP9190795A JPH08264712A JP H08264712 A JPH08264712 A JP H08264712A JP 9190795 A JP9190795 A JP 9190795A JP 9190795 A JP9190795 A JP 9190795A JP H08264712 A JPH08264712 A JP H08264712A
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- JP
- Japan
- Prior art keywords
- holes
- semiconductor device
- conductive material
- semiconductor chips
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを多層化することにより、実装
効率の高い集積回路を実現する。 【構成】 複数の半導体チップ１，２，３を高さ方向に
所定間隔をもって積み重ね、各半導体チップに設けられ
たスルーホール１A，２B，３Cを通して、導電材４によ
り電気的に接続する。
効率の高い集積回路を実現する。 【構成】 複数の半導体チップ１，２，３を高さ方向に
所定間隔をもって積み重ね、各半導体チップに設けられ
たスルーホール１A，２B，３Cを通して、導電材４によ
り電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、実装密度の高い集積回
路を搭載することのできる半導体装置に関するものであ
る。
路を搭載することのできる半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路のゲート規模は増
大の一途をたどっており、それに従って半導体チップの
面積も拡大している。この問題に対して産業界では、パ
ッケージの多層化等の技術をもって実装密度の高い半導
体集積回路の開発を行なってきた。その中でも、半導体
集積回路をバンプを用いてプリント基板に表面実装をす
る技術が産業界で行なわれるようになった。
大の一途をたどっており、それに従って半導体チップの
面積も拡大している。この問題に対して産業界では、パ
ッケージの多層化等の技術をもって実装密度の高い半導
体集積回路の開発を行なってきた。その中でも、半導体
集積回路をバンプを用いてプリント基板に表面実装をす
る技術が産業界で行なわれるようになった。
【０００３】図３は従来の半導体装置の構成を示す平面
図、図４は図３のＢ−Ｂ断面図である。図３および図４
において、５はバンプ、６は上段の半導体チップ、７は
下段の半導体チップ、８は上段の半導体チップ６のＡパ
ッド、９は下段の半導体チップ７のＢパッド、10はワイ
ヤーボンディングパッドである。
図、図４は図３のＢ−Ｂ断面図である。図３および図４
において、５はバンプ、６は上段の半導体チップ、７は
下段の半導体チップ、８は上段の半導体チップ６のＡパ
ッド、９は下段の半導体チップ７のＢパッド、10はワイ
ヤーボンディングパッドである。
【０００４】上記半導体装置の作成は、下段の半導体チ
ップ７上に形成された、Ａパッド８に金属からなる複数
のバンプ５を設ける。そして、周辺のワイヤーボンディ
ングパッド10が形成された下段の半導体チップ７上にＡ
パッド８に対応したＢパッド９を形成し、該Ｂパッド９
と下段の半導体チップ７をバンプ５を介して熱圧着した
ものである。この構成により、上段，下段の半導体チッ
プ６，７は、上下の複合化を行ない、実装効率の向上を
図っている。
ップ７上に形成された、Ａパッド８に金属からなる複数
のバンプ５を設ける。そして、周辺のワイヤーボンディ
ングパッド10が形成された下段の半導体チップ７上にＡ
パッド８に対応したＢパッド９を形成し、該Ｂパッド９
と下段の半導体チップ７をバンプ５を介して熱圧着した
ものである。この構成により、上段，下段の半導体チッ
プ６，７は、上下の複合化を行ない、実装効率の向上を
図っている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、バンプによる積層手段となっているため
半導体チップを２層以上の多層化は困難であり、これ以
上の実装効率の向上を図ることはできないという欠点を
有していた。
来の構成では、バンプによる積層手段となっているため
半導体チップを２層以上の多層化は困難であり、これ以
上の実装効率の向上を図ることはできないという欠点を
有していた。
【０００６】本発明は、上記従来の問題点を解決するも
ので、より多数の多層化を行い、集積度の高い半導体装
置の提供を目的とするものである。
ので、より多数の多層化を行い、集積度の高い半導体装
置の提供を目的とするものである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、複数のスルーホールを有する複数の半導体
チップを、前記スルーホールを通した導電材により高さ
方向に所定間隔をもって積層し、前記半導体チップを電
気的に接続したことを特徴とする。
するために、複数のスルーホールを有する複数の半導体
チップを、前記スルーホールを通した導電材により高さ
方向に所定間隔をもって積層し、前記半導体チップを電
気的に接続したことを特徴とする。
【０００８】
【作用】本発明によれば、スルーホールを通して導電材
により複数の半導体チップの高さ方向への多層化が可能
であり、より実装効率の高い半導体装置を得ることがで
きる。
により複数の半導体チップの高さ方向への多層化が可能
であり、より実装効率の高い半導体装置を得ることがで
きる。
【０００９】
【実施例】図１は本発明の一実施例における半導体装置
の構成を示す平面図、図２は図１のＡ−Ａ断面図であ
る。図１および図２において、１〜３は半導体チップ、
１A２B，３Cは各半導体チップ１，２，３のスルーホー
ル、４は前記スルーホールに通した導電材である。
の構成を示す平面図、図２は図１のＡ−Ａ断面図であ
る。図１および図２において、１〜３は半導体チップ、
１A２B，３Cは各半導体チップ１，２，３のスルーホー
ル、４は前記スルーホールに通した導電材である。
【００１０】本発明の半導体装置は、各半導体チップ
１，２，３を高さ方向に所定間隔をもって次々と積み重
ねるとき各半導体チップに設けられたスルーホール１
A，２B，３Cを通して、導電材４により各半導体チップ
が電気的に接続された構成である。
１，２，３を高さ方向に所定間隔をもって次々と積み重
ねるとき各半導体チップに設けられたスルーホール１
A，２B，３Cを通して、導電材４により各半導体チップ
が電気的に接続された構成である。
【００１１】このように本実施例によれば、半導体チッ
プを所定間隔をもって高さ方向に積み重ね、そして、そ
れぞれにスルーホールを設け、そのスルーホールを通し
て、導電材により電気的に接続することにより、何層に
も多層化を行なうことが可能である。
プを所定間隔をもって高さ方向に積み重ね、そして、そ
れぞれにスルーホールを設け、そのスルーホールを通し
て、導電材により電気的に接続することにより、何層に
も多層化を行なうことが可能である。
【００１２】なお本実施例では、一例として半導体チッ
プは３枚で構成されているが、さらに枚数を増加させて
もよい。
プは３枚で構成されているが、さらに枚数を増加させて
もよい。
【００１３】
【発明の効果】以上説明したように本発明の半導体装置
は、複数の半導体チップを高さ方向に所定間隔をもって
積み重ね、これらを電気的に導電材で接続することによ
り、従来例の10倍程度の実装効率の高い半導体装置を作
ることができ、コストの削減にも大きな効果をもたら
す。
は、複数の半導体チップを高さ方向に所定間隔をもって
積み重ね、これらを電気的に導電材で接続することによ
り、従来例の10倍程度の実装効率の高い半導体装置を作
ることができ、コストの削減にも大きな効果をもたら
す。
【図１】本発明の一実施例における半導体装置の構成を
示す平面図である。
示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】従来例における半導体装置の構成を示す平面図
である。
である。
【図４】図３のＢ−Ｂ断面図である。
１，２，３…半導体チップ、 １A，２B，３C…スルー
ホール、 ４…導電材。
ホール、 ４…導電材。
Claims (1)
- 【請求項１】 複数のスルーホールを有する複数の半導
体チップを、前記スルーホールを通した導電材により、
高さ方向に所定の間隔をもって積層し、前記半導体チッ
プを電気的に接続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190795A JPH08264712A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190795A JPH08264712A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264712A true JPH08264712A (ja) | 1996-10-11 |
Family
ID=14039657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190795A Pending JPH08264712A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264712A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000036650A1 (fr) * | 1998-12-16 | 2000-06-22 | Seiko Epson Corporation | Puce de semi-conducteur, dispositif a semi-conducteur, carte de circuits et materiel electronique et leurs procedes de production |
| KR100379539B1 (ko) * | 1999-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그의 제조방법 |
| US6642615B2 (en) | 2000-02-28 | 2003-11-04 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board and electronic instrument |
| US6693358B2 (en) | 2000-10-23 | 2004-02-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device |
| US6717251B2 (en) | 2000-09-28 | 2004-04-06 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| KR100680974B1 (ko) * | 2005-12-28 | 2007-02-09 | 주식회사 하이닉스반도체 | 스택 패키지 및 스택 패키징 방법 |
| JP2008042210A (ja) * | 2006-08-08 | 2008-02-21 | Samsung Electronics Co Ltd | 異なるサイズを有する複数の半導体チップが積層されたマルチチップパッケージ及びその製造方法 |
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
| US8513802B2 (en) | 2010-02-05 | 2013-08-20 | Samsung Electronics Co., Ltd. | Multi-chip package having semiconductor chips of different thicknesses from each other and related device |
-
1995
- 1995-03-27 JP JP9190795A patent/JPH08264712A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6424048B1 (en) | 1998-12-16 | 2002-07-23 | Seiko Epson Corporation | Semiconductor chip, semiconductor device, circuit board and electronic equipment and production methods for them |
| US6677237B2 (en) | 1998-12-16 | 2004-01-13 | Seiko Epson Corporation | Semiconductor chip, semiconductor device, circuit board and electronic equipment and production methods for them |
| WO2000036650A1 (fr) * | 1998-12-16 | 2000-06-22 | Seiko Epson Corporation | Puce de semi-conducteur, dispositif a semi-conducteur, carte de circuits et materiel electronique et leurs procedes de production |
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| US6908785B2 (en) | 2001-12-06 | 2005-06-21 | Samsung Electronics Co., Ltd. | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same |
| US7531890B2 (en) | 2001-12-06 | 2009-05-12 | Samsung Electronics Co., Ltd. | Multi-chip package (MCP) with a conductive bar and method for manufacturing the same |
| KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
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| US8395259B2 (en) | 2006-08-08 | 2013-03-12 | Samsung Electronics Co., Ltd. | Multi-chip package having a stacked plurality of different sized semiconductor chips, and method of manufacturing the same |
| US9397034B2 (en) | 2006-08-08 | 2016-07-19 | Samsung Electronics Co., Ltd. | Multi-chip package having a stacked plurality of different sized semiconductor chips, and method of manufacturing the same |
| US9761563B2 (en) | 2006-08-08 | 2017-09-12 | Samsung Electronics Co., Ltd. | Multi-chip package having a stacked plurality of different sized semiconductor chips, and method of manufacturing the same |
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