JPH0286159A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0286159A JPH0286159A JP63236411A JP23641188A JPH0286159A JP H0286159 A JPH0286159 A JP H0286159A JP 63236411 A JP63236411 A JP 63236411A JP 23641188 A JP23641188 A JP 23641188A JP H0286159 A JPH0286159 A JP H0286159A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 239000008188 pellet Substances 0.000 claims description 15
- 229910000679 solder Inorganic materials 0.000 abstract description 8
- 239000002184 metal Substances 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 6
- 238000003475 lamination Methods 0.000 abstract description 3
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 8
- 238000004806 packaging method and process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積型半導体装置の構造に適用して有効な
技術に関する。
技術に関する。
この種の技術について記載されている例としては、総研
出版株式会社、昭和60年6月1日発行、[超LSIテ
クノロジーJP596〜P605がある。
出版株式会社、昭和60年6月1日発行、[超LSIテ
クノロジーJP596〜P605がある。
上記文献では、いわゆるフィルムキャリア方式による半
導体装置の製造技術および実装技術等が説明されている
。
導体装置の製造技術および実装技術等が説明されている
。
上記フィルムキャリア方式による半導体装置では、絶縁
体からなるフィルムベース上に1it(Cu)等による
配線を形成し、該配線の先端を半導体ペレットのパッド
と接合した構造を有している。
体からなるフィルムベース上に1it(Cu)等による
配線を形成し、該配線の先端を半導体ペレットのパッド
と接合した構造を有している。
このようなフィルムキャリア方式は、製品の搬送が容易
であり、かつ自動実装に適しており、しかも実装時にお
いて実装高さを低く抑えることが可能である点から、電
卓あるいはICカード等の薄型電子製品に広く利用され
ているものである。
であり、かつ自動実装に適しており、しかも実装時にお
いて実装高さを低く抑えることが可能である点から、電
卓あるいはICカード等の薄型電子製品に広く利用され
ているものである。
ところが、従来のフィルムキャリア方式は、マルチチッ
プモジュールを構成する半導体装置に適用した場合の実
装効率に関しては十分に配慮されていなかった。すなわ
ち、複数の半導体ペレットで構成されるこれらのモジュ
ールでは、半導体ペレット同士の実装密度を高める必要
があるが、従来技術ではフィルムベースに対してその両
面にそれぞれ半導体ペレットを配置する程度の実装密度
向上しか得られなかった。
プモジュールを構成する半導体装置に適用した場合の実
装効率に関しては十分に配慮されていなかった。すなわ
ち、複数の半導体ペレットで構成されるこれらのモジュ
ールでは、半導体ペレット同士の実装密度を高める必要
があるが、従来技術ではフィルムベースに対してその両
面にそれぞれ半導体ペレットを配置する程度の実装密度
向上しか得られなかった。
本発明は、上記課題に着目してなされたものであり、そ
の目的は、フィルムキャリア方式において積層実装構造
を実現し、半導体装置の実装密度を高めることのできる
技術を提供することにある。
の目的は、フィルムキャリア方式において積層実装構造
を実現し、半導体装置の実装密度を高めることのできる
技術を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、概ね次のとおりである。
を簡単に説明すれば、概ね次のとおりである。
すなわち、表面に配線が形成されたフィルムベースとこ
のフィルムベースに装着された半導体ペレットとからな
るフィルムユニットを導電性のスペーサを介して少なく
とも2層以上に積層し、該スペーサの部分に多層間を貫
通するスルーホールを開設し、そのスルーホールの内壁
面に被着したスルーホール電極により各フィルムユニッ
ト層間の配線の導通を行った半導体装置構造とするもの
である。
のフィルムベースに装着された半導体ペレットとからな
るフィルムユニットを導電性のスペーサを介して少なく
とも2層以上に積層し、該スペーサの部分に多層間を貫
通するスルーホールを開設し、そのスルーホールの内壁
面に被着したスルーホール電極により各フィルムユニッ
ト層間の配線の導通を行った半導体装置構造とするもの
である。
上記した手段によれば、導電性のスペーサの介装によっ
てフィルムユニットが所定間隔をおいて積層され、スル
ーホール電極によって各層間の配線の導通が行われてい
るため、フィルムキャリア方式による半導体装置の積層
実装が可能となり、高さ方向への高密度実装が実現され
たマルチチップモジュール、すなわち高密度実装形半導
体装置を得ることができる。
てフィルムユニットが所定間隔をおいて積層され、スル
ーホール電極によって各層間の配線の導通が行われてい
るため、フィルムキャリア方式による半導体装置の積層
実装が可能となり、高さ方向への高密度実装が実現され
たマルチチップモジュール、すなわち高密度実装形半導
体装置を得ることができる。
第1図は本発明の一実施例である半導体装置を示す断面
図、第2図はこの半導体装置におけるスペーサとフィル
ムユニットとの接続状襟を示す拡大部分断面図、第3図
は上記半導体装置のいずれか一層を構成するフィルムユ
ニットを示す平面図である。
図、第2図はこの半導体装置におけるスペーサとフィル
ムユニットとの接続状襟を示す拡大部分断面図、第3図
は上記半導体装置のいずれか一層を構成するフィルムユ
ニットを示す平面図である。
本実施例は、モジュール基板l上に3層ユニット構造で
形成された半導体装置構造を示しており、モジュール基
板1は、セラミック基板あるいはプリント配線基板等で
構成されている。
形成された半導体装置構造を示しており、モジュール基
板1は、セラミック基板あるいはプリント配線基板等で
構成されている。
上記モジュール基板1上に積層されたフィルムユニット
2は、第3図に示すようにポリイミド樹脂等の絶縁性の
合成樹脂からなるフィルムベース3を存している。この
フィルムベース3のほぼ中央には四角形状の窓部4が開
設されており、該窓部4内にはこれよりも僅かに小形の
半導体ペレット5が収容された状態となっている。一方
、上記フィルムベース3上には銅(Cu)等の導電性金
属からなる配線6が形成されている。この配線6の形成
方法について簡単に説明すると、まずフィルムベース3
の表面においてその全面にわたって銅箔を加圧、Vl@
シ、この銅箔を所定形状にエツチング処理することによ
って配線6が得られる。該配線6の一部はそれぞれ上記
窓部4・内にまで延設され、その先端は上記半導体ペレ
ット5の各パッド7とバンプ電極8を介して接合されて
いる。半導体ベレット5は、上記配線6の一端との接合
により、窓部4内の所定位置に保持されるとともに、配
線6との電気的導通を達成されている。
2は、第3図に示すようにポリイミド樹脂等の絶縁性の
合成樹脂からなるフィルムベース3を存している。この
フィルムベース3のほぼ中央には四角形状の窓部4が開
設されており、該窓部4内にはこれよりも僅かに小形の
半導体ペレット5が収容された状態となっている。一方
、上記フィルムベース3上には銅(Cu)等の導電性金
属からなる配線6が形成されている。この配線6の形成
方法について簡単に説明すると、まずフィルムベース3
の表面においてその全面にわたって銅箔を加圧、Vl@
シ、この銅箔を所定形状にエツチング処理することによ
って配線6が得られる。該配線6の一部はそれぞれ上記
窓部4・内にまで延設され、その先端は上記半導体ペレ
ット5の各パッド7とバンプ電極8を介して接合されて
いる。半導体ベレット5は、上記配線6の一端との接合
により、窓部4内の所定位置に保持されるとともに、配
線6との電気的導通を達成されている。
次に、上記フィルムユニット2の積層技術について説明
する。
する。
上記により得られたフィルムユニット2は、配線6上の
所定位置にスペーサIOとしての半田バンプが形成され
る。上記スペーサlOは複数枚のフィルムユニット2に
ふいてそれぞれ対応する位置に形成されており、各フィ
ルムユニット2を積層した状態で、それぞれのスペーサ
lOの位置が一致した状態となるように装着されている
。
所定位置にスペーサIOとしての半田バンプが形成され
る。上記スペーサlOは複数枚のフィルムユニット2に
ふいてそれぞれ対応する位置に形成されており、各フィ
ルムユニット2を積層した状態で、それぞれのスペーサ
lOの位置が一致した状態となるように装着されている
。
なお、上記スペーサ厚は、その形成後にプレス等により
高さを適宜調整してもよい。このときのスペーサ厚は、
上記半導体ベレット5の厚さによる。
高さを適宜調整してもよい。このときのスペーサ厚は、
上記半導体ベレット5の厚さによる。
上記により得られたフィルムユニット2は、複数枚(本
実施例では3枚)が位置決めされて積層・固定される。
実施例では3枚)が位置決めされて積層・固定される。
なお、このときに半導体ペレット5同士、あるいは半導
体ベレット5と他の層の配線6とが接触するのを防止す
るために、半導体ベレット5間に図示されない絶縁フィ
ルム等を介在させてもよい。
体ベレット5と他の層の配線6とが接触するのを防止す
るために、半導体ベレット5間に図示されない絶縁フィ
ルム等を介在させてもよい。
次いで、上記最上層のフィルムユニット2の上面より、
ドリル等の穿孔手段によってスルーホール11を開設す
る。このスルーホール11は、各層のスペーサIOのほ
ぼ中央位置を貫通するように形成する。この段階では、
上記の各層のスペーサ10同士はそれぞれ電気的に導通
されておらず、各層は電気的に独立状銀となっている。
ドリル等の穿孔手段によってスルーホール11を開設す
る。このスルーホール11は、各層のスペーサIOのほ
ぼ中央位置を貫通するように形成する。この段階では、
上記の各層のスペーサ10同士はそれぞれ電気的に導通
されておらず、各層は電気的に独立状銀となっている。
次に、上記スルーホール11の内壁面に半田等の導電性
金属を被着して得られるスルーホール電極12を形成し
、各スペーサ10同士を電気的に導通させる。これによ
って、各層のフィルムユニット2上に形成された配線6
はスペーサ10を介して電気的に導通される。なお、ス
ルーホール電極12の形成に際しては公知のスルーホー
ル配線技術を適用できる。また、スルーホール電i12
としては、スペーサ10の内壁面の構成部材である半田
の一部を加熱溶融させて内壁面を流れ落ちる半田の流下
を利用して形成し、これにより各スペーサ10同士を導
通させてもよい。
金属を被着して得られるスルーホール電極12を形成し
、各スペーサ10同士を電気的に導通させる。これによ
って、各層のフィルムユニット2上に形成された配線6
はスペーサ10を介して電気的に導通される。なお、ス
ルーホール電極12の形成に際しては公知のスルーホー
ル配線技術を適用できる。また、スルーホール電i12
としては、スペーサ10の内壁面の構成部材である半田
の一部を加熱溶融させて内壁面を流れ落ちる半田の流下
を利用して形成し、これにより各スペーサ10同士を導
通させてもよい。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、スペーサ10としては半田バンブを利用した
場合で説明したが、導電性金属で構成された角柱状ある
いは円柱状のインゴットを幅方向にスライスしたものを
用いてもよい。
場合で説明したが、導電性金属で構成された角柱状ある
いは円柱状のインゴットを幅方向にスライスしたものを
用いてもよい。
また、配線6同士の選択的な導通を達成する手段として
は、あらかじめ定められた位置に一律的にスペーサ10
を介装させた後、スルーホール11内壁面のいずれかの
層間のみに選択的に導電性金属を被着させてもよい。
は、あらかじめ定められた位置に一律的にスペーサ10
を介装させた後、スルーホール11内壁面のいずれかの
層間のみに選択的に導電性金属を被着させてもよい。
なお、上記実施例では、3層構造による半導体装置で説
明したが、2層構造あるいは4層以上の積層構造であっ
てもよいことは勿論である。
明したが、2層構造あるいは4層以上の積層構造であっ
てもよいことは勿論である。
以上の説明では主として本発明者によってなされた発明
をその利用分野である、ポリイミドフィルムをフィルム
ベースとした、いわゆるフィルムキャリア方式の半導体
装置の積層構造に適用した場合について説明したが、こ
れに限定されるものではなく、たとえばプリント配線基
板をフィルムベースとしてこれに半導体ペレットを装着
し、これらを積層したマルチチップモジュール構造にも
適用可能である。
をその利用分野である、ポリイミドフィルムをフィルム
ベースとした、いわゆるフィルムキャリア方式の半導体
装置の積層構造に適用した場合について説明したが、こ
れに限定されるものではなく、たとえばプリント配線基
板をフィルムベースとしてこれに半導体ペレットを装着
し、これらを積層したマルチチップモジュール構造にも
適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、本発明によれば、導電性のスペーサによって
フィルムユニットが所定間隔をおいて積層され、スルー
ホール電極によって各層間の配線の導通が行われている
ため、フィルムキャリア方式による半導体装置の積層実
装が可能となり、高さ方向への高密度実装が実現された
マルチチップモジュール、すなわち高密度実装形半導体
装置を得ることができる。
フィルムユニットが所定間隔をおいて積層され、スルー
ホール電極によって各層間の配線の導通が行われている
ため、フィルムキャリア方式による半導体装置の積層実
装が可能となり、高さ方向への高密度実装が実現された
マルチチップモジュール、すなわち高密度実装形半導体
装置を得ることができる。
第1図は本発明の一実施例である半導体装置を示す断面
図、 第2図は上記実施例の半導体装置におけるスペーサとフ
ィルムユニットとの接続状態を示す拡大部分断面図、 第3図は上記実施例における半導体装置のいずれか一層
を構成するフィルムユニットを示す平面図である。 1111モジユール基板、21・−フィルムユニット、
3・・・フィルムベース、4・・・窓部、5・・・半導
体ペレット、6・・・配線、7・・・パッド、8・・・
バンブit極、to・・・スペーサ(半田ハンプ)、1
1・・・スルーホール、12・・・スルーホール電極。
図、 第2図は上記実施例の半導体装置におけるスペーサとフ
ィルムユニットとの接続状態を示す拡大部分断面図、 第3図は上記実施例における半導体装置のいずれか一層
を構成するフィルムユニットを示す平面図である。 1111モジユール基板、21・−フィルムユニット、
3・・・フィルムベース、4・・・窓部、5・・・半導
体ペレット、6・・・配線、7・・・パッド、8・・・
バンブit極、to・・・スペーサ(半田ハンプ)、1
1・・・スルーホール、12・・・スルーホール電極。
Claims (1)
- 【特許請求の範囲】 1、表面に配線が形成されたフィルムベースと、このフ
ィルムベースに装着された半導体ペレットとからなるフ
ィルムユニットを導電性のスペーサを介して少なくとも
2層以上に積層し、該スペーサの部分に多層間を貫通す
るスルーホールを開設し、そのスルーホールの内壁面に
被着したスルーホール電極により各フィルムユニット層
間の配線の導通を行うことを特徴とする半導体装置。 2、上記スペーサがフィルムユニット上に形成されたバ
ンプ電極で構成されていることを特徴とする請求項1記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236411A JPH0286159A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236411A JPH0286159A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0286159A true JPH0286159A (ja) | 1990-03-27 |
Family
ID=17000359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63236411A Pending JPH0286159A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0286159A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5128831A (en) * | 1991-10-31 | 1992-07-07 | Micron Technology, Inc. | High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias |
WO1992017045A1 (en) * | 1991-03-25 | 1992-10-01 | Richard Hiram Womack | Multi-level/multi-layered hybrid package |
US5241454A (en) * | 1992-01-22 | 1993-08-31 | International Business Machines Corporation | Mutlilayered flexible circuit package |
JPH09186204A (ja) * | 1995-12-28 | 1997-07-15 | Nec Corp | テープキャリアパッケージのスタック構造 |
WO1998025305A1 (fr) * | 1996-12-04 | 1998-06-11 | Hitachi, Ltd. | Procede de fabrication d'un dispositif a semi-conducteur |
-
1988
- 1988-09-22 JP JP63236411A patent/JPH0286159A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992017045A1 (en) * | 1991-03-25 | 1992-10-01 | Richard Hiram Womack | Multi-level/multi-layered hybrid package |
US5128831A (en) * | 1991-10-31 | 1992-07-07 | Micron Technology, Inc. | High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias |
US5241454A (en) * | 1992-01-22 | 1993-08-31 | International Business Machines Corporation | Mutlilayered flexible circuit package |
US5321884A (en) * | 1992-01-22 | 1994-06-21 | International Business Machines Corporation | Multilayered flexible circuit package |
JPH09186204A (ja) * | 1995-12-28 | 1997-07-15 | Nec Corp | テープキャリアパッケージのスタック構造 |
WO1998025305A1 (fr) * | 1996-12-04 | 1998-06-11 | Hitachi, Ltd. | Procede de fabrication d'un dispositif a semi-conducteur |
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