JPS6352432A - 半導体装置 - Google Patents

半導体装置

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JPS6352432A
JPS6352432A JP61195479A JP19547986A JPS6352432A JP S6352432 A JPS6352432 A JP S6352432A JP 61195479 A JP61195479 A JP 61195479A JP 19547986 A JP19547986 A JP 19547986A JP S6352432 A JPS6352432 A JP S6352432A
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JP
Japan
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substrate
hole
holes
semiconductor element
semiconductor device
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JP61195479A
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Takayuki Okinaga
隆幸 沖永
Hiroshi Tate
宏 舘
Shoji Matsugami
松上 昌二
Kanji Otsuka
寛治 大塚
Masayuki Shirai
優之 白井
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に、斜めに形成した導通スルー
ホールをもつ基板を使用した半導体装置に関する。
〔従来の技術〕
半導体集積回路@置におけろ集積苫産は増々向上してい
る。実装密度が高(なると、その実装に使用される実装
基板(支持基板)の小形化、ひいては基板上のパターン
の高密度が要求されて(る。
このパターンの高密度化のひとつの方策は、線幅。
線間隔をつめて2次元的にパターンの高密度化をはかる
ことである。しかしそれでは不十分で、パターンを積み
重ねて3次元的にパターンの高密度化をはかる必要がで
てくる。か(て、多層基板が提唱されている。
セラミック製多層基板の製法の一例は、アルミナグリー
ンシートに、プレスにより穴(スルーホール)をあけ、
パターンを印刷し、このシートを必要枚数積み重ね、圧
着したものを焼結し、基板とする。
一方、d!i脂基板基板合には、薄い樹脂板の上にパタ
ーンを形成し、それらを何枚か積み重ね加圧し熱を加え
て樹脂を硬化させろ。その後、必要な個所にドリルで穴
をあけ、穴の内部に導体をつげ各層のパターン間の導通
なはかる。
このように従来の多層基板は、マスラミネーシ1ン方式
により何層にも積層し、かつ、多層基板を、今三1構造
のものとすると、下層表面の回路パターンと中層表面の
パターンとを導通するに、その厚さ方向に真直ぐにスル
ーホールを形成し、メッキ技術などにより該スルーホー
ル内に導体を形成し、さらに、中層表面のパターンと下
層表面のパターンとを導通するに、同様に直線状のスル
ーホール導体により接続し、さらに、下層表面のパター
ンと下層底部の外部接続端子とを導通ずるに、同様にス
ルーホールを形成し、該スルーホール内の導体により導
通をとる方7式が採られている。
なお、多層基板について述べた文献の例としては、(株
)工業調査会発行「電子材料J1984年4月号p14
3〜148、同1983年10月号p15〜27、同1
984年8月号pso〜88、同1982年8月号p5
2〜57があげられる。
〔発明が解決しようとする問題点〕
上記のごとき多層構造基板にあっては、マスラミネーシ
ョン方式を採るために、何層にもわたって積層しなけれ
ばならず、また、何層にもわたりて回路パターンを形成
しなげればならず、製造工程が複雑多岐にわたりコスト
高になるし、基板内部の配線については、縦方向く形成
されたスルーホール導体、横方向に形成された配線層(
パターン)が組み合わされ、複雑に折れ曲りた配線長の
長い内部配線が形成されており、配線距離が長くなり、
高速化を阻害し、また、配線の線間容量の増大やインダ
クタンスの増大を招いている。
本発明はかかる従来技術の有する欠点を解消し、低コス
トで布纏特性を良好ならしめる技術を提供することを目
的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔問題点を解決するための平段〕
本願におい′C開示される発明のうち代表的なものの概
要を簡単に説明丁れば、下記のとおりである。
本発明は、単/i#(シングルレイヤー)の基板であっ
て、その斜め方向に導通スルーホールをもつ基板を使用
した半導体装置に係るものであり、当該スルーホールを
レザー加工などにより形成し、メッキ技術などによりス
ルーホール内に導体部を形成し、該基板の表面側に接合
した半導体素子と該基板の裏面側に設けた外部接続端子
とを、当該斜め導通スルーホール忙より接続するように
した。
〔作 用〕
これにより、半導体素子と外部接続端子とが斜めに最短
距離で結線され、したがって、配線距離が短くなり、高
速化が達成され配線の線間容量やインダクタンスを低減
でき、さらに、層数はシンクA/(−層)でよいので、
製造工程が簡略化されるだけでなく、製造コストが低減
された。
〔実施例〕
次に、本発明を図面に示す実施例に基づいて説明する。
第1図は本発明の実施例を示す半導体装置の構成断面図
を示す。
第1図に示すように、基板(11の厚さ方向に斜めにス
ルーホール(2)を形成し、該スルーホール(2)内に
導体部(3)を設ける。
当該スルーホール(2)の形成は、第2図に示すように
1例えばレザー(4)加工によることができる。
電子ビーム(EB)による加工などによってもよい。第
2図に示すように、基板(1)の表面からレザー元を角
度をもたせて照射して、当該基板(1)の裏面にまで貫
通した斜めスルーホール(2)を形成する。
スルーホール(2)内の導体部(3)の形成は、従来公
知の方法により行なうことができろ。
例工ば、スルーホールメッキにより形成することができ
る。その具体例としては、基板(1)に穴あけ後(スル
ーホール形成)、逆版印刷と電気銅パターンメッキを行
ない、引き続きハンダや、金、銀をオーバーレイメッキ
した後、選択エツチングするサブトラクティブスルーホ
ールプロセスにより行なうことができる。
第3図に、スルーホール(2)内に導体部(3)を形成
してなる′ii5版(1)の要部断面図を示す。このよ
うな斜め導通スルーホールを有する基板+11の表面側
kC5接紐用電極(5)により半導体素子(6)を第1
図に示すように、接合する。
半導体素子(チップ)(6)は、例えばシリコン単結晶
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形成され、1つの回路機能が与えられて
いる。回路素子の具体例は、例えばMOSトランジスタ
から成り、これらの回路素子によって、例えば論理回路
およびメモリの回路機能が形成されている。
半導体素子(6)には、例えばアルミニウム(AJ3)
より成る内部配線と接続した突起電極が形成されて(・
る。突起’X[極は、例えばバンプよりなる。ボールあ
るいはペデスタル状の電極であってもよい。
当該バンプを有する半導体素子(6)は、テープキャリ
ア方式によるいわゆるT A B (Tape Aut
omatedBonding )素子であってもよい。
半導体素子(6)の基板(1)表面への接合は、半導体
素子(6)のバンプと基板(1)上に第3図に示すよう
に形成されたパターン(7)をハンダ付することにより
行なうことができ、いわゆるフリップチップ方式により
行なうことができろ。金(Au)のビームを半導体素子
の電極に付け、このビームを基板上のパターンにあわせ
熱圧着により接合するいわゆるビームリード方法により
接合してもよい。
基板(6)の裏面(底面)には、外部接続端子であるア
ウターリード(8)を垂直方向に出す。
棒状のアウターリード(8)は、例えば金属ピンより成
り、例えば、当該ビンの端部な基板(1)にノ−ンダ付
け(9)することにより基板(1)に取着することがで
きる。
第1図に示すパッケージは、ピングリッドアレイ(PG
A)タイプに構成されており、半導体素子(6)の1&
極バンプ(5)とアウターリード(8)とは基板(1)
内部に形成され、かつ、斜めに形成されたスルーホール
(2)内の導体部(3)により接続され、半導体素子(
6)を機能させることができる。
第4図は当該パッケージの全体外観を模式的に図示しで
ある。
基板(1)は、例えばセラミック基板により構成され、
単層に構成されている。
次に、第5図に示す本発明の他の実施例について説明す
る。
この実施例では、樹脂基板(IQに上記実施例と同様に
斜めにスルーホー/I/(2)を穿孔し、核スルーホー
ル(2)内に導体部(3)を設け、当該樹脂基板C1O
表面に前記実施例と同様に半導体素子(6)をフリップ
チップ方式で接合し、該素子(6)の電極バンプ(5)
と、当該基板(6)の裏面に取着けたバンプell)と
を、前記導体部(3)により接続して成る。当該樹脂基
板C1lは例えばテフロン系合成樹脂より成り、例えば
射出成形により、同時にスルーホール(2)を成形しつ
つ成形することができる。
基板αCの裏面に取着けたバンプUυは、例えば半田バ
ンプよりなる。
本発明によれば、基板m 、 (113にその厚さ方向
に斜めにスルーホール(2)を形成し、当該基板(1)
 、 (IGの矢面に形成した複数の外部接続端子+8
1 、 Qυと、当該基板の表面に接続用v!L極(5
)によりその裏面を接合した半導体素子(6)の当該電
極(5)とを、前記スルーホール(2)内の導体部(3
)により、最短距離で、電気的に接続したので、配滋距
離が短(なり高速化を達成でき、また、従来のごときス
ルーホール導体と扇回路パターンとを様々に折れ曲った
形で配線していないので、配線の線間容量が低減され、
またそのインダクタンスも低減することができた。
さらに、基板(1)、 tiGが単層で構成されている
ので従来のマスラミネーション方式に比して、製造工程
が簡略され、コストを低減することができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例において導体部の形成をメッキなど
スルーホール内に被膜を形成するのでな(、スルーホー
ルに棒状の導体を埋設するとか、あるいは、金属線など
の導体線を入れて、当該導体線により半導体素子と外部
接続端子とを電気的に接続してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である第1図に示すような
ビングリッドアレイセラミックパッケージ−?第5図に
示すようなバンブグリッドアレイパッケージについて適
用した場合について説明したが、それに限定されるもの
ではな(、他の半導体装置にも広く適用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、布線特性が良好で低コストの半導体装
置を提供することができた。
【図面の簡単な説明】
第1図は、本発明の実施例を示す半導体装置の構成断面
図、 第2図は本発明実施例工程の説明図、 第3図は本発明の実施例を示す要部断面図、第4図は本
発明の実施例を示す半導体装置の全体外観図、 第5図は本発明の他の実施例を示す半導体装置の構成断
面図である。 1・・・基板、2・・・スルーホール、3・・・導体部
、4・・・レザー、5・・・凄続用電極、6・・・半導
体素子、7・・・パターン、8・・・外部接続端子(ア
ウターリード)、9・・・ハンダ、10・・・樹脂基板
、1】・・・外部接続端子(バンプ)。

Claims (1)

  1. 【特許請求の範囲】 1、単層よりなる基板に、その厚さ方向に、斜めに複数
    のスルーホールを形成し、当該基板の裏面に形成した複
    数の外部接続端子と、当該基板の表面に、接続用電極に
    よりその裏面を接合した半導体素子の当該電極とを、前
    記各スルーホール内の導体部により電気的に接続して成
    ることを特徴とする半導体装置。 2、接続用電極が、突起電極である、特許請求の範囲第
    1項記載の半導体装置。
JP61195479A 1986-08-22 1986-08-22 半導体装置 Pending JPS6352432A (ja)

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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
US6774315B1 (en) * 2000-05-24 2004-08-10 International Business Machines Corporation Floating interposer
US7435913B2 (en) * 2004-08-27 2008-10-14 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7683458B2 (en) 2004-09-02 2010-03-23 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7829976B2 (en) 2004-06-29 2010-11-09 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7838994B2 (en) 2003-02-24 2010-11-23 Hamamatsu Photonics K.K. Semiconductor device and radiation detector employing it
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7915736B2 (en) 2005-09-01 2011-03-29 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8008192B2 (en) 2005-06-28 2011-08-30 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US8367538B2 (en) 2007-08-31 2013-02-05 Micron Technology, Inc. Partitioned through-layer via and associated systems and methods
US9452492B2 (en) 2004-05-05 2016-09-27 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US9653420B2 (en) 2003-11-13 2017-05-16 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US11476160B2 (en) 2005-09-01 2022-10-18 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410805A (en) * 1989-08-28 1995-05-02 Lsi Logic Corporation Method and apparatus for isolation of flux materials in "flip-chip" manufacturing
US5489804A (en) * 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
US5834799A (en) * 1989-08-28 1998-11-10 Lsi Logic Optically transmissive preformed planar structures
US5347162A (en) * 1989-08-28 1994-09-13 Lsi Logic Corporation Preformed planar structures employing embedded conductors
US5770889A (en) * 1995-12-29 1998-06-23 Lsi Logic Corporation Systems having advanced pre-formed planar structures
US6774315B1 (en) * 2000-05-24 2004-08-10 International Business Machines Corporation Floating interposer
US7838994B2 (en) 2003-02-24 2010-11-23 Hamamatsu Photonics K.K. Semiconductor device and radiation detector employing it
US9653420B2 (en) 2003-11-13 2017-05-16 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US11177175B2 (en) 2003-12-10 2021-11-16 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US10010977B2 (en) 2004-05-05 2018-07-03 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US9452492B2 (en) 2004-05-05 2016-09-27 Micron Technology, Inc. Systems and methods for forming apertures in microfeature workpieces
US7829976B2 (en) 2004-06-29 2010-11-09 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7435913B2 (en) * 2004-08-27 2008-10-14 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7683458B2 (en) 2004-09-02 2010-03-23 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7956443B2 (en) * 2004-09-02 2011-06-07 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US9293367B2 (en) 2005-06-28 2016-03-22 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US8008192B2 (en) 2005-06-28 2011-08-30 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7915736B2 (en) 2005-09-01 2011-03-29 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US11476160B2 (en) 2005-09-01 2022-10-18 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US12014958B2 (en) 2005-09-01 2024-06-18 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US9099539B2 (en) 2006-08-31 2015-08-04 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US9570350B2 (en) 2006-08-31 2017-02-14 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8367538B2 (en) 2007-08-31 2013-02-05 Micron Technology, Inc. Partitioned through-layer via and associated systems and methods
US8247907B2 (en) 2007-12-06 2012-08-21 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US9281241B2 (en) 2007-12-06 2016-03-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods

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