JPS6352432A - 半導体装置 - Google Patents
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- JPS6352432A JPS6352432A JP61195479A JP19547986A JPS6352432A JP S6352432 A JPS6352432 A JP S6352432A JP 61195479 A JP61195479 A JP 61195479A JP 19547986 A JP19547986 A JP 19547986A JP S6352432 A JPS6352432 A JP S6352432A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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-
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に、斜めに形成した導通スルー
ホールをもつ基板を使用した半導体装置に関する。
ホールをもつ基板を使用した半導体装置に関する。
半導体集積回路＠置におけろ集積苫産は増々向上してい
る。実装密度が高（なると、その実装に使用される実装
基板（支持基板）の小形化、ひいては基板上のパターン
の高密度が要求されて（る。
る。実装密度が高（なると、その実装に使用される実装
基板（支持基板）の小形化、ひいては基板上のパターン
の高密度が要求されて（る。
このパターンの高密度化のひとつの方策は、線幅。
線間隔をつめて２次元的にパターンの高密度化をはかる
ことである。しかしそれでは不十分で、パターンを積み
重ねて３次元的にパターンの高密度化をはかる必要がで
てくる。か（て、多層基板が提唱されている。
ことである。しかしそれでは不十分で、パターンを積み
重ねて３次元的にパターンの高密度化をはかる必要がで
てくる。か（て、多層基板が提唱されている。
セラミック製多層基板の製法の一例は、アルミナグリー
ンシートに、プレスにより穴（スルーホール）をあけ、
パターンを印刷し、このシートを必要枚数積み重ね、圧
着したものを焼結し、基板とする。
ンシートに、プレスにより穴（スルーホール）をあけ、
パターンを印刷し、このシートを必要枚数積み重ね、圧
着したものを焼結し、基板とする。
一方、ｄ！ｉ脂基板基板合には、薄い樹脂板の上にパタ
ーンを形成し、それらを何枚か積み重ね加圧し熱を加え
て樹脂を硬化させろ。その後、必要な個所にドリルで穴
をあけ、穴の内部に導体をつげ各層のパターン間の導通
なはかる。
ーンを形成し、それらを何枚か積み重ね加圧し熱を加え
て樹脂を硬化させろ。その後、必要な個所にドリルで穴
をあけ、穴の内部に導体をつげ各層のパターン間の導通
なはかる。
このように従来の多層基板は、マスラミネーシ１ン方式
により何層にも積層し、かつ、多層基板を、今三１構造
のものとすると、下層表面の回路パターンと中層表面の
パターンとを導通するに、その厚さ方向に真直ぐにスル
ーホールを形成し、メッキ技術などにより該スルーホー
ル内に導体を形成し、さらに、中層表面のパターンと下
層表面のパターンとを導通するに、同様に直線状のスル
ーホール導体により接続し、さらに、下層表面のパター
ンと下層底部の外部接続端子とを導通ずるに、同様にス
ルーホールを形成し、該スルーホール内の導体により導
通をとる方７式が採られている。
により何層にも積層し、かつ、多層基板を、今三１構造
のものとすると、下層表面の回路パターンと中層表面の
パターンとを導通するに、その厚さ方向に真直ぐにスル
ーホールを形成し、メッキ技術などにより該スルーホー
ル内に導体を形成し、さらに、中層表面のパターンと下
層表面のパターンとを導通するに、同様に直線状のスル
ーホール導体により接続し、さらに、下層表面のパター
ンと下層底部の外部接続端子とを導通ずるに、同様にス
ルーホールを形成し、該スルーホール内の導体により導
通をとる方７式が採られている。
なお、多層基板について述べた文献の例としては、（株
）工業調査会発行「電子材料Ｊ１９８４年４月号ｐ１４
３〜１４８、同１９８３年１０月号ｐ１５〜２７、同１
９８４年８月号ｐｓｏ〜８８、同１９８２年８月号ｐ５
２〜５７があげられる。
）工業調査会発行「電子材料Ｊ１９８４年４月号ｐ１４
３〜１４８、同１９８３年１０月号ｐ１５〜２７、同１
９８４年８月号ｐｓｏ〜８８、同１９８２年８月号ｐ５
２〜５７があげられる。
上記のごとき多層構造基板にあっては、マスラミネーシ
ョン方式を採るために、何層にもわたって積層しなけれ
ばならず、また、何層にもわたりて回路パターンを形成
しなげればならず、製造工程が複雑多岐にわたりコスト
高になるし、基板内部の配線については、縦方向く形成
されたスルーホール導体、横方向に形成された配線層（
パターン）が組み合わされ、複雑に折れ曲りた配線長の
長い内部配線が形成されており、配線距離が長くなり、
高速化を阻害し、また、配線の線間容量の増大やインダ
クタンスの増大を招いている。
ョン方式を採るために、何層にもわたって積層しなけれ
ばならず、また、何層にもわたりて回路パターンを形成
しなげればならず、製造工程が複雑多岐にわたりコスト
高になるし、基板内部の配線については、縦方向く形成
されたスルーホール導体、横方向に形成された配線層（
パターン）が組み合わされ、複雑に折れ曲りた配線長の
長い内部配線が形成されており、配線距離が長くなり、
高速化を阻害し、また、配線の線間容量の増大やインダ
クタンスの増大を招いている。
本発明はかかる従来技術の有する欠点を解消し、低コス
トで布纏特性を良好ならしめる技術を提供することを目
的とする。
トで布纏特性を良好ならしめる技術を提供することを目
的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願におい′Ｃ開示される発明のうち代表的なものの概
要を簡単に説明丁れば、下記のとおりである。
要を簡単に説明丁れば、下記のとおりである。
本発明は、単／ｉ＃（シングルレイヤー）の基板であっ
て、その斜め方向に導通スルーホールをもつ基板を使用
した半導体装置に係るものであり、当該スルーホールを
レザー加工などにより形成し、メッキ技術などによりス
ルーホール内に導体部を形成し、該基板の表面側に接合
した半導体素子と該基板の裏面側に設けた外部接続端子
とを、当該斜め導通スルーホール忙より接続するように
した。
て、その斜め方向に導通スルーホールをもつ基板を使用
した半導体装置に係るものであり、当該スルーホールを
レザー加工などにより形成し、メッキ技術などによりス
ルーホール内に導体部を形成し、該基板の表面側に接合
した半導体素子と該基板の裏面側に設けた外部接続端子
とを、当該斜め導通スルーホール忙より接続するように
した。
これにより、半導体素子と外部接続端子とが斜めに最短
距離で結線され、したがって、配線距離が短くなり、高
速化が達成され配線の線間容量やインダクタンスを低減
でき、さらに、層数はシンクＡ／（−層）でよいので、
製造工程が簡略化されるだけでなく、製造コストが低減
された。
距離で結線され、したがって、配線距離が短くなり、高
速化が達成され配線の線間容量やインダクタンスを低減
でき、さらに、層数はシンクＡ／（−層）でよいので、
製造工程が簡略化されるだけでなく、製造コストが低減
された。
次に、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明の実施例を示す半導体装置の構成断面図
を示す。
を示す。
第１図に示すように、基板（１１の厚さ方向に斜めにス
ルーホール（２）を形成し、該スルーホール（２）内に
導体部（３）を設ける。
ルーホール（２）を形成し、該スルーホール（２）内に
導体部（３）を設ける。
当該スルーホール（２）の形成は、第２図に示すように
１例えばレザー（４）加工によることができる。
１例えばレザー（４）加工によることができる。
電子ビーム（ＥＢ）による加工などによってもよい。第
２図に示すように、基板（１）の表面からレザー元を角
度をもたせて照射して、当該基板（１）の裏面にまで貫
通した斜めスルーホール（２）を形成する。
２図に示すように、基板（１）の表面からレザー元を角
度をもたせて照射して、当該基板（１）の裏面にまで貫
通した斜めスルーホール（２）を形成する。
スルーホール（２）内の導体部（３）の形成は、従来公
知の方法により行なうことができろ。
知の方法により行なうことができろ。
例工ば、スルーホールメッキにより形成することができ
る。その具体例としては、基板（１）に穴あけ後（スル
ーホール形成）、逆版印刷と電気銅パターンメッキを行
ない、引き続きハンダや、金、銀をオーバーレイメッキ
した後、選択エツチングするサブトラクティブスルーホ
ールプロセスにより行なうことができる。
る。その具体例としては、基板（１）に穴あけ後（スル
ーホール形成）、逆版印刷と電気銅パターンメッキを行
ない、引き続きハンダや、金、銀をオーバーレイメッキ
した後、選択エツチングするサブトラクティブスルーホ
ールプロセスにより行なうことができる。
第３図に、スルーホール（２）内に導体部（３）を形成
してなる′ｉｉ５版（１）の要部断面図を示す。このよ
うな斜め導通スルーホールを有する基板＋１１の表面側
ｋＣ５接紐用電極（５）により半導体素子（６）を第１
図に示すように、接合する。
してなる′ｉｉ５版（１）の要部断面図を示す。このよ
うな斜め導通スルーホールを有する基板＋１１の表面側
ｋＣ５接紐用電極（５）により半導体素子（６）を第１
図に示すように、接合する。
半導体素子（チップ）（６）は、例えばシリコン単結晶
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形成され、１つの回路機能が与えられて
いる。回路素子の具体例は、例えばＭＯＳトランジスタ
から成り、これらの回路素子によって、例えば論理回路
およびメモリの回路機能が形成されている。
基板から成り、周知の技術によってこのチップ内には多
数の回路素子が形成され、１つの回路機能が与えられて
いる。回路素子の具体例は、例えばＭＯＳトランジスタ
から成り、これらの回路素子によって、例えば論理回路
およびメモリの回路機能が形成されている。
半導体素子（６）には、例えばアルミニウム（ＡＪ３）
より成る内部配線と接続した突起電極が形成されて（・
る。突起’Ｘ［極は、例えばバンプよりなる。ボールあ
るいはペデスタル状の電極であってもよい。
より成る内部配線と接続した突起電極が形成されて（・
る。突起’Ｘ［極は、例えばバンプよりなる。ボールあ
るいはペデスタル状の電極であってもよい。
当該バンプを有する半導体素子（６）は、テープキャリ
ア方式によるいわゆるＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄＢｏｎｄｉｎｇ ）素子であってもよい。
ア方式によるいわゆるＴ Ａ Ｂ （Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄＢｏｎｄｉｎｇ ）素子であってもよい。
半導体素子（６）の基板（１）表面への接合は、半導体
素子（６）のバンプと基板（１）上に第３図に示すよう
に形成されたパターン（７）をハンダ付することにより
行なうことができ、いわゆるフリップチップ方式により
行なうことができろ。金（Ａｕ）のビームを半導体素子
の電極に付け、このビームを基板上のパターンにあわせ
熱圧着により接合するいわゆるビームリード方法により
接合してもよい。
素子（６）のバンプと基板（１）上に第３図に示すよう
に形成されたパターン（７）をハンダ付することにより
行なうことができ、いわゆるフリップチップ方式により
行なうことができろ。金（Ａｕ）のビームを半導体素子
の電極に付け、このビームを基板上のパターンにあわせ
熱圧着により接合するいわゆるビームリード方法により
接合してもよい。
基板（６）の裏面（底面）には、外部接続端子であるア
ウターリード（８）を垂直方向に出す。
ウターリード（８）を垂直方向に出す。
棒状のアウターリード（８）は、例えば金属ピンより成
り、例えば、当該ビンの端部な基板（１）にノ−ンダ付
け（９）することにより基板（１）に取着することがで
きる。
り、例えば、当該ビンの端部な基板（１）にノ−ンダ付
け（９）することにより基板（１）に取着することがで
きる。
第１図に示すパッケージは、ピングリッドアレイ（ＰＧ
Ａ）タイプに構成されており、半導体素子（６）の１＆
極バンプ（５）とアウターリード（８）とは基板（１）
内部に形成され、かつ、斜めに形成されたスルーホール
（２）内の導体部（３）により接続され、半導体素子（
６）を機能させることができる。
Ａ）タイプに構成されており、半導体素子（６）の１＆
極バンプ（５）とアウターリード（８）とは基板（１）
内部に形成され、かつ、斜めに形成されたスルーホール
（２）内の導体部（３）により接続され、半導体素子（
６）を機能させることができる。
第４図は当該パッケージの全体外観を模式的に図示しで
ある。
ある。
基板（１）は、例えばセラミック基板により構成され、
単層に構成されている。
単層に構成されている。
次に、第５図に示す本発明の他の実施例について説明す
る。
る。
この実施例では、樹脂基板（ＩＱに上記実施例と同様に
斜めにスルーホー／Ｉ／（２）を穿孔し、核スルーホー
ル（２）内に導体部（３）を設け、当該樹脂基板Ｃ１Ｏ
表面に前記実施例と同様に半導体素子（６）をフリップ
チップ方式で接合し、該素子（６）の電極バンプ（５）
と、当該基板（６）の裏面に取着けたバンプｅｌｌ）と
を、前記導体部（３）により接続して成る。当該樹脂基
板Ｃ１ｌは例えばテフロン系合成樹脂より成り、例えば
射出成形により、同時にスルーホール（２）を成形しつ
つ成形することができる。
斜めにスルーホー／Ｉ／（２）を穿孔し、核スルーホー
ル（２）内に導体部（３）を設け、当該樹脂基板Ｃ１Ｏ
表面に前記実施例と同様に半導体素子（６）をフリップ
チップ方式で接合し、該素子（６）の電極バンプ（５）
と、当該基板（６）の裏面に取着けたバンプｅｌｌ）と
を、前記導体部（３）により接続して成る。当該樹脂基
板Ｃ１ｌは例えばテフロン系合成樹脂より成り、例えば
射出成形により、同時にスルーホール（２）を成形しつ
つ成形することができる。
基板αＣの裏面に取着けたバンプＵυは、例えば半田バ
ンプよりなる。
ンプよりなる。
本発明によれば、基板ｍ 、 （１１３にその厚さ方向
に斜めにスルーホール（２）を形成し、当該基板（１）
、 （ＩＧの矢面に形成した複数の外部接続端子＋８
１ 、 Ｑυと、当該基板の表面に接続用ｖ！Ｌ極（５
）によりその裏面を接合した半導体素子（６）の当該電
極（５）とを、前記スルーホール（２）内の導体部（３
）により、最短距離で、電気的に接続したので、配滋距
離が短（なり高速化を達成でき、また、従来のごときス
ルーホール導体と扇回路パターンとを様々に折れ曲った
形で配線していないので、配線の線間容量が低減され、
またそのインダクタンスも低減することができた。
に斜めにスルーホール（２）を形成し、当該基板（１）
、 （ＩＧの矢面に形成した複数の外部接続端子＋８
１ 、 Ｑυと、当該基板の表面に接続用ｖ！Ｌ極（５
）によりその裏面を接合した半導体素子（６）の当該電
極（５）とを、前記スルーホール（２）内の導体部（３
）により、最短距離で、電気的に接続したので、配滋距
離が短（なり高速化を達成でき、また、従来のごときス
ルーホール導体と扇回路パターンとを様々に折れ曲った
形で配線していないので、配線の線間容量が低減され、
またそのインダクタンスも低減することができた。
さらに、基板（１）、 ｔｉＧが単層で構成されている
ので従来のマスラミネーション方式に比して、製造工程
が簡略され、コストを低減することができた。
ので従来のマスラミネーション方式に比して、製造工程
が簡略され、コストを低減することができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例において導体部の形成をメッキなど
スルーホール内に被膜を形成するのでな（、スルーホー
ルに棒状の導体を埋設するとか、あるいは、金属線など
の導体線を入れて、当該導体線により半導体素子と外部
接続端子とを電気的に接続してもよい。
スルーホール内に被膜を形成するのでな（、スルーホー
ルに棒状の導体を埋設するとか、あるいは、金属線など
の導体線を入れて、当該導体線により半導体素子と外部
接続端子とを電気的に接続してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である第１図に示すような
ビングリッドアレイセラミックパッケージ−？第５図に
示すようなバンブグリッドアレイパッケージについて適
用した場合について説明したが、それに限定されるもの
ではな（、他の半導体装置にも広く適用できる。
をその背景となった利用分野である第１図に示すような
ビングリッドアレイセラミックパッケージ−？第５図に
示すようなバンブグリッドアレイパッケージについて適
用した場合について説明したが、それに限定されるもの
ではな（、他の半導体装置にも広く適用できる。
本願において開示される発明のうち代表的なものによっ
て得られろ効果を簡単に説明すれば、下記のとおりであ
る。
て得られろ効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、布線特性が良好で低コストの半導体装
置を提供することができた。
置を提供することができた。
第１図は、本発明の実施例を示す半導体装置の構成断面
図、 第２図は本発明実施例工程の説明図、 第３図は本発明の実施例を示す要部断面図、第４図は本
発明の実施例を示す半導体装置の全体外観図、 第５図は本発明の他の実施例を示す半導体装置の構成断
面図である。 １・・・基板、２・・・スルーホール、３・・・導体部
、４・・・レザー、５・・・凄続用電極、６・・・半導
体素子、７・・・パターン、８・・・外部接続端子（ア
ウターリード）、９・・・ハンダ、１０・・・樹脂基板
、１】・・・外部接続端子（バンプ）。
図、 第２図は本発明実施例工程の説明図、 第３図は本発明の実施例を示す要部断面図、第４図は本
発明の実施例を示す半導体装置の全体外観図、 第５図は本発明の他の実施例を示す半導体装置の構成断
面図である。 １・・・基板、２・・・スルーホール、３・・・導体部
、４・・・レザー、５・・・凄続用電極、６・・・半導
体素子、７・・・パターン、８・・・外部接続端子（ア
ウターリード）、９・・・ハンダ、１０・・・樹脂基板
、１】・・・外部接続端子（バンプ）。
Claims (1)
- 【特許請求の範囲】 １、単層よりなる基板に、その厚さ方向に、斜めに複数
のスルーホールを形成し、当該基板の裏面に形成した複
数の外部接続端子と、当該基板の表面に、接続用電極に
よりその裏面を接合した半導体素子の当該電極とを、前
記各スルーホール内の導体部により電気的に接続して成
ることを特徴とする半導体装置。 ２、接続用電極が、突起電極である、特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195479A JPS6352432A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61195479A JPS6352432A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352432A true JPS6352432A (ja) | 1988-03-05 |
Family
ID=16341768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195479A Pending JPS6352432A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352432A (ja) |
Cited By (19)
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-
1986
- 1986-08-22 JP JP61195479A patent/JPS6352432A/ja active Pending
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