JPH08213543A - マルチダイパッケージ装置 - Google Patents

マルチダイパッケージ装置

Info

Publication number
JPH08213543A
JPH08213543A JP7272961A JP27296195A JPH08213543A JP H08213543 A JPH08213543 A JP H08213543A JP 7272961 A JP7272961 A JP 7272961A JP 27296195 A JP27296195 A JP 27296195A JP H08213543 A JPH08213543 A JP H08213543A
Authority
JP
Japan
Prior art keywords
chip
carrier substrate
pads
via hole
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7272961A
Other languages
English (en)
Other versions
JP2703745B2 (ja
Inventor
Warren Hayden
ワーレン・ヘイデン
David K Uyemura
デイビッド・ケー・ウエムラ
Richard E Burney
リチャード・イー・バーニー
Christopher M Schreiber
クリストファー・エム・シュライバー
Jacques F Linder
ジャック・エフ・リンダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of JPH08213543A publication Critical patent/JPH08213543A/ja
Application granted granted Critical
Publication of JP2703745B2 publication Critical patent/JP2703745B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]

Abstract

(57)【要約】 【課題】 最小のサイズ、重量を有し、電力ロスを大幅
に軽減した密閉パッケージを実現する。 【解決手段】 複数の積み重ねられたチップ層１０が設
けられ、各チップ層は、チップ層の上面から底面までを
通過するように設けられた多数のビアホール４０，４
２，４４を有する。各ビアホールは上面及び底面に形成
されたパッド４１ａ，４１ｂ，４３ａ，４３ｂ，４５
ａ，４５ｂに接続される。トレース２４，２６，３０，
３２のパターンは、基板の一側面上に形成され、設計に
応じてビアホールパッドに接続さる。集積回路は、パッ
ド１４がレースのいくつかにワイヤ接続された状態で、
前記基板の他方の面に実装される。複数のチップ層は、
各層のビアホールが隣接した層のビアホール、及び各層
の上面及び底面上のビアホールパッドと合うように配置
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、集積回路チップ
のパッケージングに関し、特に、積み重ねられた（積層
された）集積回路の３次元パッケージ、マルチダイパッ
ケージに関する。
【０００２】
【従来の技術】電気回路の大規模化及び複雑化により、
回路実装（パッケージ）におけるサイズ縮小化の限界に
向かい、多大な研究が行われている。マルチチップモジ
ュールには、多くの集積回路チップが複数層基板上に、
極めて接近した状態で並んで実装するタイプがある。こ
れにより、隣接したチップは、多数の異なった面まで拡
張するリード線を用い、互いに接続することができる。
従って、パッケージの水平寸法は、垂直寸法の縮小をい
くらか犠牲にすることにより縮小することができる。
【０００３】
【発明が解決しようとする課題】集積回路チップは、互
いに垂直に積層され、通常の単一チップや複数水平配列
されたパッケージと比較して、サイズ、重み、及び電力
が低減される。しかし、パッドに接続される多数のチッ
プが、例えば単一チップ上で４００個を越える場合、従
来の配列では、チップパッケージにおいて、前述したよ
うに全てのチップパッドから他のチップパッドへ、また
は外部回路へ相互接続を行うことは困難である。従来の
チップ積層配列では、異なるレベルのチップ間の相互接
続が前記積層（スタック）の側面でなされる。リード線
は、パッドに接続されている各チップからスタックの側
面まで導かれ、相互接続は、垂直接続、または前記積層
の外部側面に沿って伸びる垂直バスとして形成される。
前記スタックの側面の垂直平面面積には限界があるた
め、スタック内チップのチップ接続パッドとスタック外
部の接続要素との入出力接続数が、それ自身かなり制限
される。従来のチップスタックでは、パッドに接続され
ているチップからの配線は、スタックの一側面まで導か
れ、スタックの層と接続点との間の垂直相互接続が、適
切に形成される。これは過去において、チップ上に金属
被覆や付加的なリード線を設けたり、他の相互接続技
術、例えばＴＡＢ(tape automated bonding)を用いるこ
とによりなされる。これらの技術は、チップまたはウェ
ハに対する特別な処理を必要とし、スタック処理に膨大
なコストがかかる。従来において、特別なチップまたは
ウェハ処理を使用せず、積層すると、スタックの層を相
互接続するための入出力接続の接続数が制限を受ける。
従って、積層するための特別な処理のなされていない標
準チップは、入出力接続におけるいくつかの制限なく積
層することができない。
【０００４】よって、この発明は、前述した不具合を回
避、低減する集積回路チップパッケージを提供すること
を目的とする。
【０００５】
【課題を解決するための手段】この発明の好適な実施の
形態に基づいて、この発明の原理を実施することによ
り、複数の積層されたチップ層が提供される。各チップ
層は、基板もしくはチップキャリアを含み、これらは、
チップ層の上面から底面までの間に設けられた多数の導
電性ビアホール(via) を有し、各ビアホールは上面及び
底面に形成されたパッドに接続される。導電性を有する
トレースのパターンは、基板の一側面上に形成され、少
なくともトレースのいくつかはいくつかのビアホールパ
ッドに接続されている。集積回路は、この集積回路の接
続パッドが導電性を有するトレースのいくつかにワイヤ
接続された状態で、前記基板の他方の面に実装されてい
る。複数のチップ層は、各層のビアホールが隣接した層
のビアホール、及び各層の上面及び底面上のビアホール
パッドと合うように、スタック内に配置される。この
際、各層のビアホールパッドは、隣接した層の上面及び
底面上のビアホールパッドとそれぞれ電気的及び機械的
に接続されている。
【０００６】
【発明の実施の形態】図１は、単一チップ層を示す。図
１に示される単一チップ層は、単一チップ１２を搬送す
るチップキャリア、または基板１０を示す。又、図１
は、中心線１１において対象なチップキャリア及びチッ
プの半分を示している。この層は、図４に示されるよう
に、複数チップ層のスタックに実装される。ここで、各
チップ層は、チップが実装されている。前記図４では、
複数の集積回路を有する完全密閉されたスタックの半分
の断面図が示されており、このスタックは中心線１１に
おいて対象である。
【０００７】図１の参照符号１０で示される単一チップ
層は、基板、またはチップキャリアにより構成される。
このような基板、またはチップキャリアには、複数のチ
ップ接続パッド、例えば図１のパッド１４、を有する通
常の集積回路チップ１２が登載される。チップキャリア
１０は、図１に示される単一物質の基板、または適切な
層数、例えば第１、第２、及び第３基板層１６，１８，
２０、で形成される多層基板であってよい。図示された
実施の形態における、前記キャリア１０は、図２及び図
３に示されるように通常の矩形形状を有し、底部には、
対象形状で中央に位置する空洞（キャビティ）２２が形
成されている。各基板層は、後述するように、各種要素
の相互接続のため、導電性を有するトレースのパターン
が形成されている。従って、例えば、トレース２４は、
下位層２２の上面に形成され、トレース２６は、中間層
１８の上面に形成され、トレース２８，３０は、上位層
１６の上面に形成されている。このようなトレース２
８，３０の配置は、それぞれ、ボンドフィンガ部３２，
３４で露出している（図１及び図３参照）。
【０００８】各種基板層は 非常に薄い（約１〜１０ミ
ル）誘電体セラミック、例えば、アルミナ、酸化アルミ
ニウム（Ａｌ2 Ｏ3 ）、窒化アルミニウム（ＡｌＮ）、
または他の適切な誘電体材料により形成される。
【０００９】空洞２２周辺には、ビアホールの列、例え
ばビアホール４０，４２，４４が、伝導性材料、例えば
タングステンペーストにより満たされた状態で、前記基
板の薄い部分を通過しており、これは、キャリアの上面
から底面まで伸張されている。適切に明示するために、
キャリアの上面は、図１に示されるように最上位面と考
え、底面は、最下位面であると考える。各ビアホール
は、パッド４１ａ，４１ｂ，４３ａ，４３ｂ，４５ａ，
４５ｂのようなビアホールパッドを有し、これらはそれ
ぞれ、電気的及び機械的に上端及び下端に接続されてい
る。
【００１０】キャリア基板１０の上面及び底面における
外周端には、連続した上面シールストリップ４６及び連
続した底面シールストリップ４８が囲みのように設けら
れている。ビアホール５０のような付加的ビアホール
は、空洞２２上の基板の薄い部分を通過するように伸張
され、例えば、トレース３０をトレース２６に相互接続
するように、単一キャリアの異なる層上の任意のトレー
スパターンを接続する。非常に薄い（１ミルの何分の１
の薄さ）誘電体の空洞内部保護層５２は、空洞２２の底
面に配置、即ち、キャリア基板の薄い内部部分の最下位
面に結合され、基板の前記内部分部の下面に沿って配置
されたパターン配線を保護する。同様に、矩形形状のチ
ップキャリアに対応した、矩形状の誘電体である空洞外
部遮蔽層５４が、基板１０の最上位層１６に横たわった
状態で結合されている。遮蔽層５４は、図３に示される
ような外周端５５を有し、この外周端は、上位層配線
（パターン配線）３４全てにおける固定されていない端
を露出するように配置される。従って、空洞外部遮蔽層
５４は、パターン配線３０の内部部分を保護するが、チ
ップ１２のパッド１４に接続されている結合ワイヤ５８
が結合される露出部３４はそのまま残す。後者は、適切
な接着剤（図示せず）により遮蔽層５４の上面に実装さ
れる。前記チップのサイズは、遮蔽層５４の面積と等し
いか、但し、それよりも大きくないことが好ましく、チ
ップの端が遮蔽層５４の外周端５５からはみ出さず、好
ましくはいくらか内部に引いている方がよい。チップ１
２は、図３において一点鎖線で示されている。
【００１１】全ての導電性トレース、全てのビアホール
パッド、及び全てのシールストリップは、同じ材料を用
いて同じ工程で形成されるのが好ましい。これらの要素
を形成するためには、タングステンペーストを基板層上
に塗布（スクリーン）し、このペーストが凝固して層と
結合するように基板と共に加熱する。この後、加熱され
たタングステンペーストはニッケルのバリア層、及び少
なくとも露出した部分は、金の非常に薄い最外部層によ
り覆われる。この後、全てのビアホールパッド及び全て
の外周シールストリップに対し、但しいかなる他のトレ
ースに対してではなく、高温度でも流れ出さないはんだ
の薄い皮膜が施される。スタックの底面上の任意のパッ
ドまたは突起は、後述する、比較的低い温度のはんだで
形成されることのできるスタックへの実装に使用され
る。
【００１２】上面及び底面のビアホールパッドは、それ
ぞれ、幅の割合が３対１、即ち横幅が３倍になるように
引き延ばされている。複数のキャリアが、図４に示され
るように積層された場合、即ち、任意のキャリアの上面
のビアホールパッドが隣接したキャリアの底面のビアホ
ールパッドと接続して１組の接続ビアホールパッドを形
成している場合、１組の接続ビアホールパッドが、互い
に角張るように、好ましくは、図５に示されるように互
いに直角をなすように、前記ビアホールパッドは方向付
けされる。この図に示されるように、例えば、ビアホー
ルパッド４１ａは、下位層のビアホール４０の上端に位
置し、直接上部に位置する層の底面に位置するビアホー
ルパッド１３７ｂと接続されている。
【００１３】図２のキャリアの底面を示す図から分かる
ように、ビアホール（ビアホールの外側３列のビアホー
ルパッドがこの図に示されている）は、キャリア空洞２
２の４つのサイドに並列に配列されている。従って、下
側ビアホールパッド４１ｂを含むビアホールパッドの列
は、図２において、ビアホールパッド列６２（図２にお
いては縦方向に配列されている列）として認識される。
ビアホールパッド４３ｂを含む列は、縦方向に伸びてい
る列６４として、ビアホールパッド４５ｂを含むビアホ
ールパッドの列は、縦方向に伸びている列６６として認
識される。従って、図２に示されるように、キャリアの
空洞の左側に沿って、３つのビアホール列が並行状態で
設けられている。この場合、これら３列の全てのビアホ
ールは、複数列という点で、並行方向に、整列された経
軸がある（図２の縦方向）。３つのビアホールパッド列
の類似したセット６８，７０，７２（関連したビアホー
ルを含む）が、空洞２２の右側に沿って同一のパターン
方向に配列されている。同様に、図２に示されるよう
に、空洞の上側及び下側に沿って、横方向に伸張されて
いるビアホール列７４，７６，７８のグループが空洞の
上側に、横方向ビアホール列８０，８２，８４が空洞の
下側に配列されている。又、全てのビアホールは、各列
及び、列の各グループに対して並列であり、且つ複数列
という点で並行な経軸を有する。図示されている特定の
配列において、縦方向に伸張されているビアホール列６
２，６４，６６，６８，７０，７２の経軸は、全て互い
に並列であり、横方向に伸張されている列７４，７６，
７８，８０，８２，８４の経軸とは垂直となる。例え
ば、列６４，６６，６８，７０，７４，７６，８０，８
２である、内側にある列の組に含まれる各ビアホール
は、空洞上にある、基板層の薄い部分内に埋め込まれた
配線に接続される。例えば、配線２６（図１及び図２参
照）は、空洞上の基板の薄い部分を通過するように伸張
され、ビアホール４０（図１参照）と、ビアホール５０
（図１及び図３）のいずれかとに接続される。例えば、
層１８上では、ビアホールパッド４１ｂとビアホール配
線２６とが接続されており、更に、ビアホール５０（層
１６を通過するビアホール）を介して、端部３４を有す
る配線３０に接続される。この端部３４は、露出されて
おり、結合線５８を介してチップパッド１４に接続され
る。
【００１４】ビアホールのグループは、ここで、空洞ビ
アホールとして割り当てられ、図２及び図３において、
参照符号８６（ビアホール５０を含む）として示され
る。ビアホール５０と同様なビアホールは、上部層１６
の薄い部分を通過して伸張され、上部層１６の表面上の
異なる配線を接続する。空洞ビアホール８６は、配線２
６に類似した埋め込み配線により、図２の６２に示され
るビアホールの列内の異なるビアホールにそれぞれ接続
されている。同様に、付加的な空洞ビアホールグループ
８８，９０，９２は、埋め込み配線により、外部ビアホ
ール列７８，７２，８４内のビアホールの一つにそれぞ
れ接続されている。図面を簡略するために、いくつかの
埋め込み配線のみを示し、通常の配線パターンが図示さ
れている。空洞ビアホール８６，９０，９２は、空洞２
２上の基板層の薄い部分を通過して伸張されており、空
洞上の層１６の最上位面に形成された、パターン配線、
例えばパターン配線３０の一つにそれぞれ個々に接続さ
れている。図２及び図３は相対的な関係にあるので、図
３に示されるキャリア１０の上部は逆さまになり、図３
に示されるキャリアの右側は図２に示される逆さまのキ
ャリア１０において左側になり、図２に示されるキャリ
アの左側は図３に示されるキャリアの右側になる。例え
ば、図２に示されるキャリアの底面において、キャリア
の異なる３つの角には、３つの装着開口１００，１０
２，１０４が設けられている。図３に示されるキャリア
上面において、装着開口１００は左上の角にあるが、こ
の装着開口は、図２においては右上の角に位置する。同
様に、開口１０２は、図２においては右下に、図３にお
いては左下に位置する。これら装着開口の特性、目的、
及び機能、更には顕著で重要な改良は、後述の詳細な記
載によって実現することができる。
【００１５】前述し、且つ図３に示されるように、空洞
ビアホール８６，８８，９０，９２の各上端は、非常に
薄い（１ミルの何分の１）導電体層５４によって覆われ
ている。この導電体層５４は、空洞ビアホールグループ
及び、上位キャリア層の上面における伝導性配線部分を
覆う。又、図３において一点鎖線は、チップ１２の外形
を示し、このチップ１２は、薄い導電体遮蔽層５４の最
上位面に接着結合される。
【００１６】非常に薄い導電体材料、例えば、セラミッ
ク、アルミナ等で形成される、通常の矩形リング形状の
遮蔽層１１０は、キャリア１０の上位層の最上位面を覆
い、外部空洞遮蔽層５４の周辺まで十分に伸張されてい
る。リング形状の遮蔽層の外周内面１１２から空洞外部
遮蔽層５４の外周外面１１４までには、参照符号２８，
３０で示されるトレース集合部を露出するために空間が
設けられている。前述したように、これらの露出された
トレース集合部は、結合ワイヤ、例えば、結合ワイヤ５
８を接続するために配置され、これら結合ワイヤはま
た、チップ結合パッド１４に結合されている。トレース
３８のような露出されたトレースは、リング形状の遮蔽
層１１０により覆われる配線２８（図１及び図３参照）
により、各ビアホールパッド列６４ｂ，６６ｂ内のいず
れかのビアホールパッドにそれぞれ接続される。又、図
３には、キャリアの各サイドに位置する３つのビアホー
ル列で構成されるグループが示されており（図面ではビ
アホールにおいて、上面に位置するビアホールパッドの
みが示されている）、ビアホール列６２ｂ，６４ｂ，６
６ｂは、それぞれ図２に示されるビアホール列６２，６
４，６６にそれぞれ対応する。
【００１７】ここで、前記各列６２ｂ，６４ｂ，６６ｂ
のビアホールの上端に位置する、引き延ばされたビアホ
ールパッドは、前記各列は全て互いに並列ではあるが、
各列の方向に全て垂直な経軸を有することに注意する。
最も重要なことは、これらの経軸が、同じビアホールの
下端に位置するビアホールパッドに対応する経軸にも垂
直となることである。従って、縦方向に伸張される列の
いかなるビアホールも、その下端には縦方向（図２参
照）に方向付けられたパッドと、その上端には横方向
（図３参照）に方向付けられたパッドとを有する。
【００１８】このような直交したパッドの方向付けによ
り、図５に示されるような１組のビアホールパッドの重
ね合わせ接続が可能となる。以下、より詳細に説明す
る。各ビアホールは、図２及び図３に示されるように、
任意の方向に方向付けられた上端パッドと、前記任意の
方向に垂直な方向に方向付けられた下端パッドとを有す
る。ビアホール列６４，６６の上端である、内側の列の
ビアホールパッドは、トレース２８のようなトレースに
接続されており、このトレースは、リング形状の遮蔽層
１１０の下に部分的に埋め込まれ、トレース２８の露出
した端部３２のような露出された端部を有する。各チッ
プの接続パッド１４に接続されているワイヤは、部分的
に埋め込まれているトレースの露出端３２，３４等の異
なる端にそれぞれ接続されている。この露出端に対する
他端は、上位キャリア層を通過するように伸張された空
洞ビアホールのいずれか一つに接続されている。
【００１９】図２及び図３にそれぞれ示されるように、
基板の底面に設けられた連続シールストリップ４８と、
基板の上面に設けられたストリップ４６とは、基板の両
面の周辺全体を取り囲むように伸張されている。
【００２０】図４には、３つの中間チップ層１０，１２
０，１３０により形成される模範的なスタックが示され
ている。各チップ層は、前記図１，図２，及び図３に示
される単一チップ層と同等であってよい。また、スタッ
クは、蓋層、もしくは最上位層１３２と、ベース層、ま
たは下位層１３４とを含む。上位層１３２は、上面にチ
ップが実装されていないこと、及び、チップパッドを接
続するための接続するために必要とされる接続配線が必
要及び使用されないことを除き、中間チップ層１０，１
２０，１３０と同等である。しかし、上位層は、電気的
に伝導性のタングステンが詰められたビアホール１３
６，１３８，１４０を含み、各ビアホール１３６，１３
８，１４０は、上面にはトップパッド１３７ａ，１３９
ａ，１４１ａを、底面にはボトムパッド１３７ｂ，１３
９ｂ，１４１ｂを有する。また、最上位層、または蓋層
１３２は、下位面上に連続した外周シール１４４が設け
られている。尚、同然のことながら上位面にはこのよう
なシールは必要とはならない。
【００２１】同様にして、最下位層、またはベース層１
３４は、中間層１０，１２０，１３０と同等である。こ
のベース層１３４に設けられ、導電性のタングステンが
詰められたビアホール１５０，１５２，１５４には、中
間層１０，１２０，１３０に設けられた上端ビアホール
パッドと同様な上端ビアホールパッドそれぞれが設けら
れ、これらのビアホールパッドは小型ピンタイプのビア
ホールパッド１５６，１５８，１６０であってもよい。
また、ビアホールパッド１５６，１５８，１６０は、具
体的には、ＰＣボードや他の実装基板上のはんだ穴によ
り受け止められるように形成し、配列され、これにより
スタックと実装基板とが物理的及び電気的に接続され
る。
【００２２】図４に示されるように、連続した層のビア
ホールパッドは、物理的、機械的、及び電気的に、スタ
ック内の他のビアホールパッドに接続される。隣接した
層の上位面及び底面における外周の密閉では、互いに接
続された密閉状態となり、パッケージ全体として完全に
密閉される。
【００２３】組立工程の順序の一例を説明する。
【００２４】それぞれがビアホール、トレース、位置合
わせ開口を有する一層、または多層のセラミックキャリ
アが形成される。いくつかのトレースは、層とともに加
熱され、次いでニッケルバリアと必要に応じて薄い金層
によって被覆されスクリーン印刷されたタングステンペ
ーストによって形成される。ビアホールはタングステン
ペーストのような適切な導電性化合物が充填され、各
層、タングステントレース、シールストリップ、ビアホ
ールと一緒に加熱される。その後、キャリア基板はその
上側表面に薄い誘電体セラミック製の内側、外側遮蔽層
５２、５４と、リング状遮蔽層１１０を張り付け、上述
したように、１ミル以下の厚さを有する。高温度はんだ
は連続したシールストリップを被い、ビアホールパッド
はキャリアの上面、底面でシルクスクリーン印刷され
る。各キャリアは切断された集積回路チップをマウント
するために利用可能である。チップは遮蔽層５４に接着
剤、例えばエポキシで固定される。そのチップ接続パッ
ドは露出されたトレース３２、３４の異なるものにワイ
ヤボンディングされる。各チップ層の完了後、すなわち
各キャリア基板のチップのマウントが完了後、チップと
そのキャリアはチップとそのキャリアがスタックに組み
立てられる前に、適切な動作を確認するために完全にテ
ストされる。キャリアとチップを具備するいくつかのチ
ップ層はスタッキング固定物、あるいはスタッキングベ
ース上に全てのシーリングストリップが互いに接触さ
れ、ある層の上面のビアホールパッドがその次の上側の
層の底面のビアホールパッドと接触するように垂直に位
置合わせして積層される。スタックは固定されたスタッ
キング固定物上に固定され、相互に水平、垂直に位置合
わせされ、蓋層１３２と下側層１３４を有するキャリア
とスタック層のそれぞれの位置合わせ開口１００、１０
２、１０４から突出されるピン（図示せず）のグループ
上に組み立てられる。複数のキャリアが位置合わせピン
によって相互に位置合わせされたまま、スタックはオー
ブンに入れられ、互いに層を押圧するように圧力がかけ
られる。アッセンブリは加熱され、はんだが軟化、ある
いは溶融され、積み重ねられたキャリアの間に強力な、
信頼性の高い、機械的、電気的、熱的な接続を提供する
ために接続シールストリップと相互接触ビアホールパッ
ドとの間のはんだ接合部を形成する。
【００２５】種々のキャリアは加熱、その後冷却される
際に、熱的収縮、膨張作用を受ける。種々の層はスタッ
キング固定物のベースとは異なる熱膨張係数を有する
し、異なるキャリアの同様な材質ものでさえわずかに異
なる熱膨張係数を有するので、全ての積層されたキャリ
アを貫通して相互に垂直位置合わせされた細長い位置合
わせ開口１００、１０２、１０４が設けられ、組み立て
れたキャリアが熱膨張と収縮の区別に適合されている。
上述したように、これらの開口の各々は細長い縦軸を有
する。各開口の縦軸はキャリア層の幾何学中心と交差す
る。各キャリア層はその幾何学中心から全ての方向に均
等に熱的に膨張、あるいは収縮する。そのため、幾何学
中心ラインに沿って細長く設けられている細長い位置合
わせ開口はある層と隣の層の位置合わせを失うことな
く、熱的に引き起こされる寸法の変化を吸収する。全て
の開口は単一の端面ではなく層の幾何学中心を基準とし
ているので、単一の端面を基準としている場合に比べて
許容範囲は半分で済む。このキャリアの幾何学的中心を
基準に位置合わせされた新規な細長い位置合わせ開口の
構成は、種々の層を製造する際の寸法の許容範囲を非常
に容易にし、組立工程を簡単にし、組立コストを低減す
る。
【００２６】加熱した後、スタックがオーブンから取り
出され、完全に密閉されたパッケージは、はんだバンプ
(bump)１５６、１５８、１６０により、例えばプリント
配線板やマルチチップモジュール、あるいはそれに類似
する構造の他の装置へスタックを組み込む、および／ま
たはマウントすることに利用できる。
【００２７】ビアホールパッドやシールストリップに用
いられるリフローはんだは高温はんだである。その融点
はマウンティングはんだバンプやパッド１５６、１５
８、１６０（図４）に用いられる低温はんだよりも高
く、約７０度である。したがって、全スタックの接続、
マウントのために後者が軟化、溶融した時、スタック内
部のはんだ相互接続の完全性は影響を受けない。はんだ
バンプ１５６、１５８、１６０はプリント配線板、ある
いはマルチチップモジュールのウェル内に配置され、機
械的、電気的な接続を提供するために、リフローされ
る。
【００２８】１つのはんだパッドと他のはんだパッドと
が非常に近いので、及び１つのはんだパッドと周辺密閉
シールとが非常に近いので、はんだの相互接続はスタッ
クの上面から底面まで、及び内側から外側までの全長に
おいて良好な熱路をも提供する。
【００２９】自動化テープボンディング構造を下側のは
んだバンプ１５６、１５８、１６０に取り付けてもよ
い。自動化テープボンディング構造によれば、スタック
のエッジにペーストが塗られ、外側のリードはプリント
配線板、またはマルチチップモジュールのパッドに接続
される。各ビアホールパッドを囲む薄い誘電体リング状
遮蔽層１１０は１つのパッドから他のパッドへ、あるい
は１つのパッドからトレースの露出されたリードへはん
だが流れる、あるいは逃げるのを防止するためのはんだ
ダムの働きをする。この誘電体リング状遮蔽層１１０は
その表面に沿ったはんだの流れを効果的に防止するの
で、少なくとも部分的にはんだダムの働きをする。
【００３０】本発明の重要な特徴は図２、図３に示さ
れ、より概念的には図５に示されている。図５は下側の
キャリア層のビアホール４０の上面側のパッド４１ａの
ようなビアホールパッドと、隣接する上側層の底面側の
パッド１３７ａのような対応するビアホールパッドを示
す。
【００３１】図５からわかるように、各ビアホールパッ
ドは幅の約３倍の長さを有し、幅は関連するビアホール
の直径にほぼ等しく、約５ミル位である。図示の例で
は、２つの相互に直交するパッドの間に正確に方向付け
されたコンタクトエリアがある。エリアは斜線部１７０
で示される。このコンタクトエリアは通常は正方形であ
る。正方形の各辺は４方向に延びる非接触ビアホールパ
ッドの長さと等しい。これらの相互に直交するコンタク
トパッドは、斜線部１７０で示されるコンタクトエリア
を減少することなく１つのパッドとコンタクトパッドと
の位置ずれを各方向においてその長さの約３分の１に相
当する長さまで許容するので、寸法的な許容範囲の制限
を軽減する。例えば、図５において、右、左、上、ある
いは下方向に位置ずれがあったとしても、位置ずれが細
長いパッドの全長の３分の１より大きくなるまではコン
タクトエリア１７０は同じ面積を持った正方形であり続
ける。パッドが互いに等しい形状と寸法を持っていれ
ば、どのような位置ずれもパッドのコンタクト部におい
て必ず重畳し、少なくとも部分的な相対的変位を引き起
こし、コンタクトエリアをかなり縮小する。したがっ
て、コンタクトパッドの各対の交差配置はある程度の位
置ずれがあってもコンタクト部を同一の面積とさせ、各
コンタクトエリアは均一な電気的導通エリア、機械的な
結合強度、熱路エリアを提供する。さらに、コンタクト
斜線エリア１７０以外のパッドエリアはコンタクトはん
だの余分な流れを管理し、それをパッドエリア内に制限
する。言い換えると、リフロー処理中に生じる可能性の
あるどのような余分のはんだの流れは図５の矢印の方向
に流れ、パッドエリア内に制限される。細長いパッドは
トレースのいくつかの部分は共通コンタクトエリア、斜
線エリアから突出するパッドエリアの下を容易に配線で
きるので、トレースの位置決めのための有効エリアに重
大な影響を与えることはない。コンタクトエリアの均一
性を保持し、各ビアホールパッドにおける熱路エリア、
機械強度、電気的なパスエリアの均一性を保持すること
により、システムは非常に向上された。機械的な故障は
最も弱い機械的な場所で起こるので、機械強度は向上さ
れた。１つのビアホールパッドから他のビアホールパッ
ドへのはんだの相互接続エリアは位置ずれにより縮小さ
れた面積を有する。接続エリアの均一性、同様にパッド
からパッドへの、そして全スタックの上面から底面への
熱伝導性がスタックの上面から底面への位置合わせされ
たビアホールに沿って延びる各熱路に対して増加するの
で、電気的な均一性が達成される。
【００３２】スタックへの入力／出力接続端子は底面の
ビアホールパッド１５６、１５８、１６０を介して行わ
れる。さらに、入力／出力接続端子は蓋層、あるいは最
上位層１３２のビアホールパッド１３７ａ、１３９ａ、
１４１ａを介して行われる。各キャリアは他の全てのキ
ャリアに接続され、スタックと全キャリアを完全に貫通
する多くのビアホールを介する外部入力／出力接続端子
（例えば、最も外側のビアホールパッド）に接続され
る。図２、図３から容易に理解されるように、これらの
入力／出力接続端子の数、すなわちどの１つの水平外側
層（すなわち、最も上側の層、あるいは下側の層）にお
いて利用可能なビアホールパッドの総数は非常に多い。
そのため、本発明によれば、スタックチップに対する非
常に多い数の入力／出力接続端子が利用可能である。
【００３３】本発明の原理を実現したスタックはサイ
ズ、重量、電力の点で大幅な減少を示す。サイズと重量
の減少はスタックの全体積の減少により、全てのチップ
パッドの利用を可能とし、多数の入力／出力接続端子を
提供する。これらの接続端子の数はスタックの側面の面
積により制限されない。さらに、小型の配置、ある層か
ら他の層へのチップの相互接続のモードにより、スタッ
クの内部に適用されるリード線の全長は短い。重要なこ
とに、各リード線の長さは短い。リード線長の減少によ
り、パッケージの浮遊容量は大幅に減少する。浮遊容
量、または分布容量は、周知のように、５０％以上もの
電力のロスを生じる。電力ロスは回路の浮遊容量、また
は分布容量に関連があるので、電力ロスの大幅な減少に
より動作は向上する。さらに、短いリード線は浮遊容量
を減少するのみならず、パッケージ内の信号の伝達時間
も減少する。その結果、速度が向上する。したがって、
キャパシタンスの減少と、パッケージ内の信号伝達時間
の減少により回路動作は向上し、部品動作速度とシステ
ム動作速度が大幅に向上する。
【００３４】各キャリアのトータルの厚さはキャリア基
板の層の数と各キャリア基板にマウントされる集積回路
チップの厚さとに応じて１８〜７０ミルの間で変化す
る。チップはサイズ、厚さが変化し、５〜２５ミルの厚
さを有し、一辺が約０．５〜１．０インチ、あるいはそ
れ以上の矩形形状を有する。全キャリア厚さは約１０〜
１２ミルであり、それはキャリアが保持するチップの厚
さより厚い。一層のキャリアの各空洞部は次の下側のキ
ャリアの上面にマウントされるチップを部分的に受け、
ボンディングワイヤのためのいくらかの空間を提供す
る。スタック内にスタック可能なキャリア（とチップ）
の全数は現在は分かっていない。しかし、スタックは５
０層（例えば、それぞれがチップを有している５０キャ
リア）までスタック可能な高さを有するように検討され
ている。各チップ層（キャリアとチップからなる）は
０．０２０インチである。スタックがその側面が横たわ
っているならば、層の全数はかなり多くなる。典型的な
単一チップキャリアでは、キャリア基板は０．０２７イ
ンチのトータルの厚さを有する。ここで、空洞部の上部
で基板の中心部は０．００９インチである。キャリアの
外側のサイズは、ある例では、０．７９０×０．７９０
インチで、空洞部は０．５３５×０．４８５インチであ
る。
【００３５】集積回路チップの層トレースへのワイヤボ
ンディング接続の例を説明したが、基板上のチップの他
のマウント例にも適用できる。例えば、チップが上下反
転されて接続パッドがそのチップがマウントされる基板
に向いているフリップチップボンディングも適用可能で
ある。基板は上下反転されたチップと電気的に接続され
る適当な接続パッドを有する。種々のトレースがスクリ
ーン印刷、あるいはメッキされる。フリップチップは自
動化テープボンディングマシン、あるいははんだバンプ
のいずれかを用いて接続される。
【００３６】好ましくは、高温はんだバンプ上に用いら
れるはんだはフラックスの使用から派生する寄生効果を
防止するためにフラックスレスはんだであることが望ま
しい。層のスタックは連続した電気的、熱的路を提供す
るためにスタックの上面から底面へと延びるビアホール
の位置合わせを可能とする。各キャリア上、マルチ層キ
ャリアの各層上の種々のチップリード線とトレースは一
つ、または他のビアホールのグループと接続される。し
たがって、スタックのどのチップも同一のキャリア上の
リード線に接続され、他のキャリアのチップに接続され
るリード線に接続される。したがって、どのいずれのス
タックのチップも必要に応じて他の一つに相互接続さ
れ、スタック内のどの他のチップにも接続されずに接続
パッドを介して入力／出力接続端子に単に接続される。
【００３７】シールストリップは、導電性トレースには
付与されていないリフローはんだがコーティングされて
いる点を除いては、基本的には全てのトレース、ビアホ
ールパッドと同様に形成されるので、密閉は密閉効率を
落とすことなく非常に簡単化される。組立、あるいは製
造に当たって、どのような特別な物質、シールリングも
不要である。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
最小のサイズ、重量を有し、電力ロスを大幅に軽減した
密閉パッケージを実現するために集積回路チップを積層
する方法および積層物が提供される。スタックの上面か
ら底面にわたって延びる複数の位置合わせビアホールか
ら最大の数の入力／出力端子が利用可能であり、単なる
周辺エッジ上ではなく、スタックの上面、底面上に入力
／出力端子アレイを実現する。熱的に引き起こされる寸
法の変化を許容するスタックの層の簡単な、かつ正確な
位置合わせは、それぞれが各層の幾何学中心と交差する
軸を有する細長い位置合わせ開口を用いて行われる。
【図面の簡単な説明】
【図１】この発明の原理を実現するチップ及びチップキ
ャリア（チップパッケージ）を示す対象構造の単一チッ
プ層の一方を示す拡大断面図。
【図２】前記図１に示されるチップ層のチップキャリア
の底面を示す図。
【図３】前記図１に示されるチップキャリアの上面を示
し、前記チップを一点鎖線で示す図。
【図４】複数チップ層の模範的なスタックを示す断面
図。
【図５】隣接した層における相互接続された１組のビア
ホールパッドの方向関係を示す図。
【符号の説明】
１０…基板、１１…中心線、１２…単一チップ、１４…
パッド、１６…上位層、１８…中間層、２０…下位層、
２２…空洞、２４，２８，３０…トレース、３２，３４
…ボンドフィンガ部、４０，４２，４４，５０…ビアホ
ール、４１ａ，４１ｂ，４３ａ，４３ｂ，４５ａ，４５
ｂ…ビアホールパッド、５２…保護層、５４…遮蔽層、
５５…外周端、５８…結合ワイヤ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド・ケー・ウエムラ アメリカ合衆国、カリフォルニア州 90504、トーランス、ウエスト・ハンドレ ッドエイティース・ストリート 2221 (72)発明者 リチャード・イー・バーニー アメリカ合衆国、カリフォルニア州 90807、ロング・ビーチ、ローカスト・ア ベニュー 3945 (72)発明者 クリストファー・エム・シュライバー アメリカ合衆国、カリフォルニア州 92530、レイク・エルシノール、ネクタリ ン・ウェイ 16500 (72)発明者 ジャック・エフ・リンダー アメリカ合衆国、カリフォルニア州 90275、パロス・バーデス、ペンビナ 27151

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の積層されたチップ層を具備し、 各チップ層は、 上面、底面を有するキャリア基板と、 前記上面と底面との間を貫通して設けられ、キャリア基
    板の上面、底面に導電性の上端パッド、下端パッドを有
    する複数の導電性のビアホールと、 キャリア基板の上面に形成され、いくつかは前記ビアホ
    ールパッドの一つに接続されるアウター端子を有する導
    電性のトレースのパターンと、 前記キャリア基板の上面にマウントされ、複数のチップ
    パッドを有するチップと、 前記チップパッドの各々と前記トレースの一つとの間に
    設けられる電気的コネクションとを具備し、 前記チップ層は一つのキャリア基板のビアホールが隣接
    するキャリア基板のビアホールと位置合わせされ、各キ
    ャリア基板の上面、底面のビアホールパッドが隣接する
    キャリア基板の底面、上面のビアホールパッドと電気的
    に接続されるように積層されることを特徴とするマルチ
    ダイパッケージ装置。
  2. 【請求項２】 前記キャリア基板は幾何学中心と、各々
    が前記幾何学中心と交差する縦軸をを有する少なくとも
    ３つの細長いアライメント開口を有し、 各開口は前記キャリア基板の周辺の近傍に配置され、２
    つの開口は幾何学中心の両側に設けられ、相互位置合わ
    せ軸を有し、残りの開口は前記２つの開口の軸に対して
    角度をなす軸を有することを特徴とする請求項１に記載
    のマルチダイパッケージ装置。
  3. 【請求項３】 前記キャリア基板は上面、底面に連続的
    な周辺シールストリップを有し、各キャリア基板の上
    面、底面のシールストリップは隣接するキャリア基板の
    底面、上面のシールストリップに密着されることを特徴
    とする請求項１、または請求項２に記載のマルチダイパ
    ッケージ装置。
  4. 【請求項４】 前記キャリア基板のビアホールに位置合
    わせされ、それらに電気的に接続される複数のビアホー
    ルと、その底面に、最も上側のキャリア基板の上面のシ
    ールストリップと一致され密着される連続的な周辺シー
    ルストリップとを有する蓋をさらに具備し、積層された
    ダイの完全に密着されたパッケージを実現することを特
    徴とする請求項１、請求項２、または請求項３に記載の
    マルチダイパッケージ装置。
  5. 【請求項５】 前記ビアホールパッドは長方形であり、
    主軸を有し、各ビアホールの上面のビアホールパッドの
    主軸は底面のビアホールパッドの主軸と直交し、１つの
    キャリア基板の上面のビアホールパッドは隣接するキャ
    リア基板の底面のビアホールパッドに電気的、機械的に
    接続され、相互接続ビアホールパッド対を形成し、前記
    ビアホールパッド対の一方のビアホールパッドの主軸は
    他方のビアホールパッドの主軸と交差することを特徴と
    する請求項１、請求項２、請求項３、または請求項４に
    記載のマルチダイパッケージ装置。
  6. 【請求項６】 前記キャリア基板の少なくとも１つは複
    数の誘電体薄層を具備し、前記トレースの少なくともい
    くつかは前記薄層の異なる薄層に形成されることを特徴
    とする請求項１、請求項２、請求項３、請求項４、また
    は請求項５に記載のマルチダイパッケージ装置。
  7. 【請求項７】 前記キャリア基板のグループのそれぞれ
    は底面に空洞部を有し、１つのキャリア基板の上面のチ
    ップは隣接するキャリア基板の底面の空洞部に少なくと
    も部分的に収納されることを特徴とする請求項１、請求
    項２、請求項３、または請求項５に記載のマルチダイパ
    ッケージ装置。
  8. 【請求項８】 複数のチップ層を形成する形成するステ
    ップと、 このステップは、 上面、底面を有し、前記上面と底面との間を貫通して設
    けられる複数のビアホールパッドを有するキャリア基板
    を形成するステップと、 前記キャリア基板の上面、底面に導電性の複数の上端パ
    ッド、下端パッドを形成するステップと、 キャリア基板の上面に、いくつかは前記ビアホールパッ
    ドの一つに接続される導電性のトレースのパターンを形
    成するステップと、 前記キャリア基板の上面に複数のチップパッドを有する
    チップを固定するステップと、 前記チップパッドを前記トレースに電気的に接続するス
    テップとを具備し、 前記上面の全てが同じ方向を向き、各キャリア基板のビ
    アホールが隣接するキャリア基板のビアホールと位置合
    わせされるように複数のキャリア基板を互いに積層する
    ステップと、 各キャリア基板の上面、底面のビアホールパッドを隣接
    するキャリア基板の底面、上面のビアホールパッドに電
    気的に接続するステップとを具備することを特徴とする
    マルチダイパッケージ装置の製造方法。
  9. 【請求項９】 前記チップ層を形成するステップは、各
    キャリア基板の上面、底面に連続的な周辺シールストリ
    ップを形成するステップを具備し、 前記積層するステップは、各キャリア基板の上面、底面
    のシールストリップが隣接するキャリア基板の底面、上
    面のシールストリップと密着されるように前記キャリア
    基板をスタックに組み立てるステップを具備することを
    特徴とする請求項８に記載の製造方法。
  10. 【請求項１０】 密閉された積層チップパッケージを形
    成するために用いられるチップキャリアにおいて、 上面、底面を有するキャリア基板と、 前記上面と底面との間を貫通して設けられ、キャリア基
    板の上面、底面に導電性の上端パッド、下端パッドを有
    する複数の導電性のビアホールと、 キャリア基板の上面に形成され、いくつかは前記ビアホ
    ールパッドの一つに接続される外部端子と露出されたチ
    ップ接続端子を有する導電性のトレースのパターンと、 前記キャリア基板の上面にマウントされ、複数のチップ
    パッドを有するチップと、 前記チップパッドの各々と前記トレースの一つとの間に
    設けられる電気的コネクションと、 前記キャリア基板の上面、底面上に設けられる連続した
    周辺シールストリップとを具備することを特徴とするチ
    ップキャリア。
JP7272961A 1994-10-20 1995-10-20 マルチダイパッケージ装置 Expired - Lifetime JP2703745B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/326,455 US5579207A (en) 1994-10-20 1994-10-20 Three-dimensional integrated circuit stacking
US326455 1994-10-20

Publications (2)

Publication Number Publication Date
JPH08213543A true JPH08213543A (ja) 1996-08-20
JP2703745B2 JP2703745B2 (ja) 1998-01-26

Family

ID=23272291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7272961A Expired - Lifetime JP2703745B2 (ja) 1994-10-20 1995-10-20 マルチダイパッケージ装置

Country Status (5)

Country Link
US (1) US5579207A (ja)
EP (1) EP0708484B1 (ja)
JP (1) JP2703745B2 (ja)
DE (1) DE69522887T2 (ja)
IL (1) IL115637A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142402A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、回路基板及び電子機器
JP2006505919A (ja) * 2002-02-26 2006-02-16 レガシー エレクトロニクス， インコーポレイテッド モジュール式集積回路チップキャリア
JP2006173387A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュール
JP2008533700A (ja) * 2005-02-04 2008-08-21 スタッツ・チップパック・リミテッド ネストされた集積回路パッケージオンパッケージシステム
US7498259B2 (en) 2004-06-29 2009-03-03 Shinko Electric Industries Co., Ltd. Through electrode and method for forming the same
JP4795948B2 (ja) * 2003-07-16 2011-10-19 マックスウェル テクノロジーズ， インク 放射線遮へい集積回路デバイス、集積回路デバイスを遮へいする方法、及び、集積回路ダイを放射線から保護する高信頼性パッケージを作る方法
US8537551B2 (en) 2010-07-09 2013-09-17 Denso Corporation Semiconductor device including semiconductor packages stacked on one another

Families Citing this family (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437436B1 (ko) * 1994-03-18 2004-07-16 히다치 가세고교 가부시끼가이샤 반도체패키지의제조법및반도체패키지
US5468917A (en) * 1994-03-23 1995-11-21 International Business Machines Corporation Circuitized structure including flexible circuit with elastomeric member bonded thereto
US5701233A (en) * 1995-01-23 1997-12-23 Irvine Sensors Corporation Stackable modules and multimodular assemblies
JPH09214097A (ja) * 1996-02-06 1997-08-15 Toshiba Corp プリント回路基板
US5914534A (en) * 1996-05-03 1999-06-22 Ford Motor Company Three-dimensional multi-layer molded electronic device and method for manufacturing same
US5748452A (en) * 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
KR100422608B1 (ko) * 1997-05-10 2004-06-04 삼성전자주식회사 적층칩패키지
US6195268B1 (en) * 1997-06-09 2001-02-27 Floyd K. Eide Stacking layers containing enclosed IC chips
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
US6070531A (en) * 1997-07-22 2000-06-06 Autoliv Asp, Inc. Application specific integrated circuit package and initiator employing same
KR100280398B1 (ko) * 1997-09-12 2001-02-01 김영환 적층형 반도체 패키지 모듈의 제조 방법
KR19990051841A (ko) * 1997-12-20 1999-07-05 김영환 칩 스케일 패키지 및 그 제조방법
US6099677A (en) * 1998-02-13 2000-08-08 Merrimac Industries, Inc. Method of making microwave, multifunction modules using fluoropolymer composite substrates
JP3109477B2 (ja) * 1998-05-26 2000-11-13 日本電気株式会社 マルチチップモジュール
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6668242B1 (en) * 1998-09-25 2003-12-23 Infineon Technologies North America Corp. Emulator chip package that plugs directly into the target system
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US6205032B1 (en) * 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
US6268568B1 (en) * 1999-05-04 2001-07-31 Anam Semiconductor, Inc. Printed circuit board with oval solder ball lands for BGA semiconductor packages
US6593645B2 (en) * 1999-09-24 2003-07-15 United Microelectronics Corp. Three-dimensional system-on-chip structure
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US6627864B1 (en) 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6396043B1 (en) 1999-11-22 2002-05-28 Amkor Technology, Inc. Thin image sensor package fabrication method
JP2001177051A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
AU2001234610A1 (en) * 2000-01-31 2001-08-07 Joseph L. Chovan Micro electro-mechanical component and system architecture
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US6571466B1 (en) 2000-03-27 2003-06-03 Amkor Technology, Inc. Flip chip image sensor package fabrication method
US6612852B1 (en) 2000-04-13 2003-09-02 Molex Incorporated Contactless interconnection system
US6362972B1 (en) * 2000-04-13 2002-03-26 Molex Incorporated Contactless interconnection system
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6342406B1 (en) 2000-11-15 2002-01-29 Amkor Technology, Inc. Flip chip on glass image sensor package fabrication method
US6849916B1 (en) 2000-11-15 2005-02-01 Amkor Technology, Inc. Flip chip on glass sensor package
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6529022B2 (en) 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US6469375B2 (en) * 2001-02-28 2002-10-22 William F. Beausoleil High bandwidth 3D memory packaging technique
KR100897314B1 (ko) * 2001-03-14 2009-05-14 레가시 일렉트로닉스, 인크. 반도체 칩의 3차원 표면 실장 어레이를 갖는 회로 기판을 제조하기 위한 방법 및 장치
US6979892B2 (en) * 2001-04-25 2005-12-27 Delphi Technologies, Inc. Laminated co-fired sandwiched element for non-thermal plasma reactor
US6586826B1 (en) 2001-06-13 2003-07-01 Amkor Technology, Inc. Integrated circuit package having posts for connection to other packages and substrates
US6476476B1 (en) * 2001-08-16 2002-11-05 Amkor Technology, Inc. Integrated circuit package including pin and barrel interconnects
US20040173894A1 (en) * 2001-09-27 2004-09-09 Amkor Technology, Inc. Integrated circuit package including interconnection posts for multiple electrical connections
US20050051859A1 (en) * 2001-10-25 2005-03-10 Amkor Technology, Inc. Look down image sensor package
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
US7754976B2 (en) * 2002-04-15 2010-07-13 Hamilton Sundstrand Corporation Compact circuit carrier package
US6711029B2 (en) * 2002-05-21 2004-03-23 Cts Corporation Low temperature co-fired ceramic with improved shrinkage control
WO2004006333A1 (en) * 2002-07-04 2004-01-15 Koninklijke Philips Electronics N.V. Multi electric device package
JP3778445B2 (ja) * 2003-03-27 2006-05-24 富士通株式会社 半導体装置
US7030486B1 (en) * 2003-05-29 2006-04-18 Marshall Paul N High density integrated circuit package architecture
US6768189B1 (en) * 2003-06-04 2004-07-27 Northrop Grumman Corporation High power chip scale package
US7042307B2 (en) * 2003-09-10 2006-05-09 Merrimac Industries, Inc. Coupler resource module
KR100688500B1 (ko) * 2004-09-06 2007-03-02 삼성전자주식회사 반도체 칩 보호용 더미 패키지 기판을 구비하는 멀티스택패키지와 그 제조 방법
KR100608289B1 (ko) * 2004-10-01 2006-08-09 엘지이노텍 주식회사 프론트 엔드 모듈
JP2006165320A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体積層モジュールとその製造方法
WO2006076381A2 (en) 2005-01-12 2006-07-20 Legacy Electronics, Inc. Radial circuit board, system, and methods
EP1863087A4 (en) 2005-03-17 2010-12-22 Panasonic Corp MODULE CARD
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US8643163B2 (en) * 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US8389867B2 (en) * 2005-09-30 2013-03-05 Ibiden Co., Ltd. Multilayered circuit substrate with semiconductor device incorporated therein
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
JP2007234782A (ja) * 2006-02-28 2007-09-13 Toyota Industries Corp 複合回路基板
US7903417B2 (en) * 2006-10-10 2011-03-08 Deere & Company Electrical circuit assembly for high-power electronics
US20080084671A1 (en) * 2006-10-10 2008-04-10 Ronnie Dean Stahlhut Electrical circuit assembly for high-power electronics
KR100817073B1 (ko) * 2006-11-03 2008-03-26 삼성전자주식회사 휨방지용 보강부재가 기판에 연결된 반도체 칩 스택 패키지
JP5068990B2 (ja) * 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
TWI335070B (en) * 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
KR100874926B1 (ko) * 2007-06-07 2008-12-19 삼성전자주식회사 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
US7713891B1 (en) * 2007-06-19 2010-05-11 Milliken & Company Flame resistant fabrics and process for making
DE102007041892A1 (de) * 2007-09-04 2009-03-05 Robert Bosch Gmbh Elektrische Schaltanordnung mit einem MID-Schaltungsträger und einer damit verbundenen Verbindungsschnittstelle
US8124451B2 (en) * 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
US7933128B2 (en) * 2007-10-10 2011-04-26 Epson Toyocom Corporation Electronic device, electronic module, and methods for manufacturing the same
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
EP2250862B1 (en) 2008-02-13 2019-06-12 Cameron International Corporation Arrangement system
US8258015B2 (en) * 2008-02-22 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with penetrable film adhesive
JP5175616B2 (ja) * 2008-05-23 2013-04-03 シャープ株式会社 半導体装置およびその製造方法
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US8304869B2 (en) * 2008-08-01 2012-11-06 Stats Chippac Ltd. Fan-in interposer on lead frame for an integrated circuit package on package system
US8339474B2 (en) * 2008-08-20 2012-12-25 Freescale Semiconductor, Inc. Gain controlled threshold in denoising filter for image signal processing
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
TWI469283B (zh) * 2009-08-31 2015-01-11 Advanced Semiconductor Eng 封裝結構以及封裝製程
US10202720B2 (en) 2009-10-21 2019-02-12 Milliken & Company Flame resistant textile
US8198131B2 (en) 2009-11-18 2012-06-12 Advanced Semiconductor Engineering, Inc. Stackable semiconductor device packages
US8304888B2 (en) * 2009-12-22 2012-11-06 Fairchild Semiconductor Corporation Integrated circuit package with embedded components
US8432031B1 (en) * 2009-12-22 2013-04-30 Western Digital Technologies, Inc. Semiconductor die including a current routing line having non-metallic slots
TWI408785B (zh) 2009-12-31 2013-09-11 Advanced Semiconductor Eng 半導體封裝結構
US8115260B2 (en) 2010-01-06 2012-02-14 Fairchild Semiconductor Corporation Wafer level stack die package
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI419283B (zh) 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
US9496152B2 (en) * 2010-03-12 2016-11-15 STATS ChipPAC Pte. Ltd. Carrier system with multi-tier conductive posts and method of manufacture thereof
US7928552B1 (en) 2010-03-12 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with multi-tier conductive interconnects and method of manufacture thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
EP2393345A1 (en) * 2010-05-04 2011-12-07 Vincotech Holdings S.a.r.l. Circuit carrier with recess for receiving electronic components being contacted by a circuit board
US8253234B2 (en) 2010-10-28 2012-08-28 International Business Machines Corporation Optimized semiconductor packaging in a three-dimensional stack
US8405998B2 (en) 2010-10-28 2013-03-26 International Business Machines Corporation Heat sink integrated power delivery and distribution for integrated circuits
US8427833B2 (en) 2010-10-28 2013-04-23 International Business Machines Corporation Thermal power plane for integrated circuits
TWI451546B (zh) 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
KR101828386B1 (ko) * 2011-02-15 2018-02-13 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US9171792B2 (en) 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8654541B2 (en) 2011-03-24 2014-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Three-dimensional power electronics packages
US8697457B1 (en) * 2011-06-22 2014-04-15 Bae Systems Information And Electronic Systems Integration Inc. Devices and methods for stacking individually tested devices to form multi-chip electronic modules
US8624359B2 (en) 2011-10-05 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
JP2013115214A (ja) * 2011-11-28 2013-06-10 Shinko Electric Ind Co Ltd 半導体装置、半導体素子、及び半導体装置の製造方法
US8680684B2 (en) 2012-01-09 2014-03-25 Invensas Corporation Stackable microelectronic package structures
US9888568B2 (en) * 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
US9947609B2 (en) * 2012-03-09 2018-04-17 Honeywell International Inc. Integrated circuit stack
CN103681365B (zh) * 2012-08-31 2016-08-10 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
US8933540B2 (en) 2013-02-28 2015-01-13 International Business Machines Corporation Thermal via for 3D integrated circuits structures
USD758372S1 (en) 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
TWI504320B (zh) * 2014-06-17 2015-10-11 矽品精密工業股份有限公司 線路結構及其製法
US9472878B2 (en) * 2015-01-16 2016-10-18 Tyco Electronics Corporation Electrical cable connector having a two-dimensional array of mating interfaces
US9230726B1 (en) 2015-02-20 2016-01-05 Crane Electronics, Inc. Transformer-based power converters with 3D printed microchannel heat sink
US9548277B2 (en) 2015-04-21 2017-01-17 Honeywell International Inc. Integrated circuit stack including a patterned array of electrically conductive pillars
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
US10178786B2 (en) 2015-05-04 2019-01-08 Honeywell International Inc. Circuit packages including modules that include at least one integrated circuit
US9741644B2 (en) 2015-05-04 2017-08-22 Honeywell International Inc. Stacking arrangement for integration of multiple integrated circuits
US10600691B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing power interconnect layer
US10600780B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus circuit
US10672745B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D processor
US10600735B2 (en) 2016-10-07 2020-03-24 Xcelsis Corporation 3D chip sharing data bus
US10593667B2 (en) * 2016-10-07 2020-03-17 Xcelsis Corporation 3D chip with shielded clock lines
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) * 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
US10580757B2 (en) * 2016-10-07 2020-03-03 Xcelsis Corporation Face-to-face mounted IC dies with orthogonal top interconnect layers
US10672744B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D compute circuit with high density Z-axis interconnects
US10586786B2 (en) 2016-10-07 2020-03-10 Xcelsis Corporation 3D chip sharing clock interconnect layer
KR102512017B1 (ko) 2016-10-07 2023-03-17 엑셀시스 코포레이션 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이
DE102017123413B4 (de) * 2017-10-09 2023-09-14 Osram Gmbh Optoelektronisches Halbleiterbauteil und Herstellungsverfahren für ein optoelektronisches Halbleiterbauteil
KR20200114084A (ko) * 2019-03-27 2020-10-07 삼성전자주식회사 반도체 패키지
CN110035601B (zh) * 2019-04-23 2020-05-26 Oppo广东移动通信有限公司 一种层叠板及终端设备
CN110060993B (zh) * 2019-04-26 2020-12-11 胡志刚 多层芯片架构及连接方法
US11599299B2 (en) 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
CN111326503B (zh) * 2019-12-31 2021-03-12 诺思(天津)微系统有限责任公司 具有叠置单元的半导体结构及制造方法、电子设备
CN114630491B (zh) * 2022-03-22 2023-06-09 广东松普微波技术有限公司 射频3d微封装集成结构、射频封装器件及其方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5273669U (ja) * 1975-11-28 1977-06-02
JPS62160557U (ja) * 1986-04-02 1987-10-13
JPH05259376A (ja) * 1992-03-13 1993-10-08 Matsushita Electric Works Ltd 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4225900A (en) * 1978-10-25 1980-09-30 Raytheon Company Integrated circuit device package interconnect means
US4320438A (en) * 1980-05-15 1982-03-16 Cts Corporation Multi-layer ceramic package
JPS58446U (ja) * 1981-06-25 1983-01-05 富士通株式会社 混成集積回路装置
US4551746A (en) * 1982-10-05 1985-11-05 Mayo Foundation Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
US5280414A (en) * 1990-06-11 1994-01-18 International Business Machines Corp. Au-Sn transient liquid bonding in high performance laminates
EP0486829B1 (en) * 1990-10-22 1997-04-23 Seiko Epson Corporation Semiconductor device and semiconductor device packaging system
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5371654A (en) * 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US5435733A (en) * 1993-11-12 1995-07-25 Hughes Aircraft Company Connector assembly for microelectronic multi-chip-module

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5273669U (ja) * 1975-11-28 1977-06-02
JPS62160557U (ja) * 1986-04-02 1987-10-13
JPH05259376A (ja) * 1992-03-13 1993-10-08 Matsushita Electric Works Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505919A (ja) * 2002-02-26 2006-02-16 レガシー エレクトロニクス， インコーポレイテッド モジュール式集積回路チップキャリア
JP4795948B2 (ja) * 2003-07-16 2011-10-19 マックスウェル テクノロジーズ， インク 放射線遮へい集積回路デバイス、集積回路デバイスを遮へいする方法、及び、集積回路ダイを放射線から保護する高信頼性パッケージを作る方法
JP2005142402A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、回路基板及び電子機器
US7498259B2 (en) 2004-06-29 2009-03-03 Shinko Electric Industries Co., Ltd. Through electrode and method for forming the same
JP2006173387A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュール
JP2008533700A (ja) * 2005-02-04 2008-08-21 スタッツ・チップパック・リミテッド ネストされた集積回路パッケージオンパッケージシステム
US8169064B2 (en) 2005-02-04 2012-05-01 Stats Chippac Ltd. Nested integrated circuit package on package system
US8537551B2 (en) 2010-07-09 2013-09-17 Denso Corporation Semiconductor device including semiconductor packages stacked on one another

Also Published As

Publication number Publication date
EP0708484B1 (en) 2001-09-26
DE69522887D1 (de) 2001-10-31
JP2703745B2 (ja) 1998-01-26
IL115637A0 (en) 1996-01-19
EP0708484A1 (en) 1996-04-24
DE69522887T2 (de) 2002-05-29
US5579207A (en) 1996-11-26
IL115637A (en) 1998-09-24

Similar Documents

Publication Publication Date Title
JP2703745B2 (ja) マルチダイパッケージ装置
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US4949224A (en) Structure for mounting a semiconductor device
US5817530A (en) Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
US5379191A (en) Compact adapter package providing peripheral to area translation for an integrated circuit chip
EP0863548B1 (en) Mounting assembly of integrated circuit device and method for production thereof
US5289346A (en) Peripheral to area adapter with protective bumper for an integrated circuit chip
US6172418B1 (en) Semiconductor device and method for fabricating the same
EP0179577B1 (en) Method for making a semiconductor device having conductor pins
KR100604821B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그 제조방법
JP2541487B2 (ja) 半導体装置パッケ―ジ
JP3137977B2 (ja) 多数のリードビンを有する半導体装置
JP2003110084A (ja) 半導体装置
US20040135243A1 (en) Semiconductor device, its manufacturing method and electronic device
JPH1070233A (ja) マルチ電子デバイス・パッケージ
US7038309B2 (en) Chip package structure with glass substrate
JPH07170098A (ja) 電子部品の実装構造および実装方法
EP0590915A1 (en) Chip on board assembly
JP2001077294A (ja) 半導体装置
JP3450477B2 (ja) 半導体装置及びその製造方法
JP4083376B2 (ja) 半導体モジュール
KR20040078807A (ko) 볼 그리드 어레이 적층 패키지
JP2002270723A (ja) 半導体装置、半導体チップおよび実装基板
JP3850712B2 (ja) 積層型半導体装置
JP3418759B2 (ja) 半導体パッケージ