TWI504320B - 線路結構及其製法 - Google Patents
線路結構及其製法 Download PDFInfo
- Publication number
- TWI504320B TWI504320B TW103120816A TW103120816A TWI504320B TW I504320 B TWI504320 B TW I504320B TW 103120816 A TW103120816 A TW 103120816A TW 103120816 A TW103120816 A TW 103120816A TW I504320 B TWI504320 B TW I504320B
- Authority
- TW
- Taiwan
- Prior art keywords
- electrical contact
- contact pad
- end surface
- conductive
- circuit structure
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0014—Shaping of the substrate, e.g. by moulding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
- H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09118—Moulded substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09545—Plated through-holes or blind vias without lands
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
- Y10T29/49167—Manufacturing circuit on or in base by forming conductive walled aperture in base with deforming of conductive path
Description
本發明係有關一種線路結構,尤指一種能符合微小化需求之線路結構及其製法。
隨著電子產業的發達,現今的電子產品已趨向輕薄短小與功能多樣化的方向設計,半導體封裝技術亦隨之開發出不同的封裝型態。而針對不同之封裝結構,亦發展出各種封裝用之封裝基板,以接置半導體晶片。其中,目前業界對於封裝基板係有採用引線扇入互聯系統(MIS)之封裝技術以製作線路結構。
第1A至1C圖係為利用引線扇入互聯系統(MIS)之封裝技術所製作之線路結構1之製法的剖視示意圖。
如1A及1A’圖所示,於一承載件10之承載面10a上依序形成複數線路16,17、第一電性接觸墊11及導電柱13,該第一電性接觸墊11係為圓形片,而該導電柱13係為圓柱體,再以模壓成型形成封裝膠體14於該承載面10a上以包覆該第一電性接觸墊11及該導電柱13,且該導電柱13外露於該封裝膠體14。
如第1B及1B’圖所示,於該封裝膠體14上形成線路16,17與第二電性接觸墊12,該第二電性接觸墊12設於該導電柱13上,且該第二電性接觸墊12係為圓形片。
如第1C圖所示,移除該承載件10,使該第一電性接觸墊11外露於該封裝膠體14,以完成習知線路結構1,該第一與第二電性接觸墊11,12係分別用以結合銲錫凸塊(solder bump)及銲錫球(solder ball),且該第一與第二電性接觸墊11,12之直徑d大於該導電柱13之直徑r。
惟,習知線路結構1中,由於該第一與第二電性接觸墊11,12係為圓形片金屬墊,故該第一與第二電性接觸墊11,12佔據整體佈線空間的一定面積,致使於該第一與第二電性接觸墊11,12之周圍進行佈線時,該第一與第二電性接觸墊11,12會限制該些線路16,17之走線位置,例如,該線路17與該第一電性接觸墊11間需保持一定距離,因而需控制通過兩第一電性接觸墊11之間的線路17之數量,如第1A’圖所示之一條線路17,不僅影響佈線之需求,且無法提升佈線密度,進而無法滿足細間距、多接點之需求。
再者,因該第一與第二電性接觸墊11,12之直徑d大於該導電柱13之直徑r,致使相對於該第一與第二電性接觸墊11,12之導電與導熱路徑體積,該導電柱13之導電與導熱路徑體積較小,導致該線路結構1之導電性及散熱性不佳。
因此,如何克服上述習知技術之種種問題,實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失,本發明係提供一種線路結構,係包括:導電柱,係具有相對之第一端面與第二端面;第一電性接觸墊,係結合於該導電柱之第一端面,且該第一電性接觸墊之端面長度係大於該第一電性接觸墊之端面寬度;以及第二電性接觸墊,係結合於該導電柱之第二端面。
本發明復提供一種線路結構之製法,係包括:形成第一電性接觸墊於一承載件上,且該第一電性接觸墊之端面長度係大於該第一電性接觸墊之端面寬度;形成導電柱於該第一電性接觸墊上,該導電柱係具有相對之第一端面與第二端面,且該第一電性接觸墊係結合於該導電柱之第一端面;以及形成第二電性接觸墊於該導電柱之第二端面上。
前述之製法中,復包括於形成該第二電性接觸墊之後,移除該承載件。
前述之線路結構及其製法中,該第一電性接觸墊之端面係為多邊形或不對稱幾何圖形。例如,該第一電性接觸墊之端面係為四邊形或具圓角之長條形。
前述之線路結構及其製法中,該第一電性接觸墊之端面面積小於該導電柱之第一端面之面積。
前述之線路結構及其製法中,該第二電性接觸墊之端面長度係大於該第二電性接觸墊之端面寬度。例如,該第二電性接觸墊之端面係為多邊形或不對稱幾何圖形。例如,該第二電性接觸墊之端面係為四邊形或具圓角之長條
形。
前述之線路結構及其製法中,該第二電性接觸墊之端面面積小於該導電柱之第二端面之面積。
另外,前述之線路結構及其製法中,復包括於形成該導電柱之後,形成絕緣層於該承載件上,使該絕緣層包覆該導電柱。例如,該絕緣層係為封裝膠體,且該絕緣層復包覆該第一電性接觸墊。亦可,先形成該第二電性接觸墊,再形成該絕緣層,使該絕緣層復包覆該第二電性接觸墊;或者,係先形成該絕緣層,再形成該第二電性接觸墊。
由上可知,本發明之線路結構及其製法,係藉由該第一電性接觸墊之端面長度大於該第一電性接觸墊之端面寬度,以縮減該第一電性接觸墊之其中一軸向上之佈設面積,因而能增加各該第一電性接觸墊之間的距離,故相較於習知技術,本發明能增加佈線空間,例如,可增加通過兩第一電性接觸墊之間的線路之數量,以提高佈線密度及佈線需求,進而滿足細間距、多接點之需求。
再者,藉由該第一電性接觸墊之端面面積小於該導電柱之第一端面之面積,故相較於習知技術,相對於該第一與第二電性接觸墊之導電與導熱路徑,本發明之導電柱之導電與導熱路徑體積較大,使該線路結構之導電性及散熱性較佳。
1,2,2’,2”,3,3’,3”,4,4’‧‧‧線路結構
10,20‧‧‧承載件
10a‧‧‧承載面
11,21,31,31’,31”,41‧‧‧第一電性接觸墊
12,22,22’,22”,32,32’,32”‧‧‧第二電性接觸墊
13,23,33‧‧‧導電柱
14‧‧‧封裝膠體
16,17,26,27‧‧‧線路
23a,33a‧‧‧第一端面
23b‧‧‧第二端面
24‧‧‧絕緣層
24a‧‧‧第一側
24b‧‧‧第二側
28a‧‧‧第一光阻層
28b‧‧‧第二光阻層
280‧‧‧開口區
29‧‧‧支撐件
A,B,B’,C,C’‧‧‧面積
d,r‧‧‧直徑
X‧‧‧端面寬度
Y‧‧‧端面長度
第1A至1C圖係為習知線路結構之製法的剖視示意圖;其中,第1A’圖係為第1A圖之局部上視圖,第1B’圖
係為習知線路結構(省略封裝膠體)的立體示意圖;第2A至2F圖係為本發明之線路結構之製法之剖視示意圖;其中,第2A’圖係為第2A圖之上視圖,第2D’圖係為第2D圖之另一態樣,第2F’及2F”圖係為第2F圖之其它不同態樣;第3A至3C圖係為本發明之線路結構的立體示意圖;以及第4及4’圖係為本發明之線路結構之製法之另一實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式,熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知,本說明書所附圖式所繪示之結構、比例、大小等,均僅用以配合說明書所揭示之內容,以供熟悉此技藝之人士之瞭解與閱讀,並非用以限定本發明可實施之限定條件,故不具技術上之實質意義,任何結構之修飾、比例關係之改變或大小之調整,在不影響本發明所能產生之功效及所能達成之目的下,均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時,本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語,亦僅為便於敘述之明瞭,而非用以限定本發明可實施之範圍,其相對關係之改變或調整,在無實質變更技術內容下,當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之線路結構2之製法之剖視示意圖。
如第2A及2A’圖所示,於一承載件20上形成圖案化之第一金屬層,該第一金屬層包含複數線路26,27與連接該線路26之複數第一電性接觸墊21。
於本實施例中,該第一電性接觸墊21之端面長度Y係大於該第一電性接觸墊21之端面寬度X,使該第一電性接觸墊21之端面成為如橢圓形的具圓角之長條形。因此,利用縮減該第一電性接觸墊21之其中一軸向(即端面寬度X之方向)上之佈設面積,能增加各該第一電性接觸墊21之間的距離,以增加佈線空間,例如,習知兩電性接觸墊之間僅能通過一條線路,本發明之兩第一電性接觸墊21之間能通過複數條(如三條)線路27。
再者,於其它實施例中,該第一電性接觸墊31,31’,31”之端面形狀係為多邊形(如四邊形或具圓角之長條形)或如葉狀、曲線形等之不對稱幾何圖形,如第3A至3C圖所示。
又,第3C圖所示之第一電性接觸墊31”係為散熱墊與電源墊整合為一體,故晶片(圖略)僅需以其單一電極墊電性連接該第一電性接觸墊31”。
如第2B圖所示,形成第一光阻層28a於該承載件20上並圍繞該第一電性接觸墊21,再形成一具有複數開口區280之第二光阻層28b於該第一光阻層28a上,且各該第一電性接觸墊21對應外露於各該開口區280。
如第2C圖所示,形成複數導電柱23於該開口區280中之第一電性接觸墊21上,該導電柱23係具有相對之第一端面23a與第二端面23b,且該第一電性接觸墊21係結合於該導電柱23之第一端面23a。
於本實施例中,該導電柱23係為銅圓柱體,且該第一電性接觸墊21之端面面積A(即其接觸該第一端面23a之面積)係小於該導電柱23之第一端面23a之面積B,藉以使該導電柱23之導電與導熱路徑(單位面積內之電量或熱量)大於該第一電性接觸墊21之導電與導熱路徑,而增加該導電柱23之導電與散熱效果。
再者,不論該第一電性接觸墊31,31’,31”之形狀,如第3A至3C圖所示,該第一電性接觸墊31,31’,31”之端面面積係小於該導電柱33之第一端面33a之面積。
如第2D及3A圖所示,於該導電柱23之第二端面23b上形成圖案化之第二金屬層,該第二金屬層包含複數線路26,27與連接該線路26之複數第二電性接觸墊22,32。
於本實施例中,該第二電性接觸墊22,32,32’,32”之設計可仿照習知圓形墊、或仿照該第一電性接觸墊21,31,31’,31”,例如,其形狀為多邊形(如四邊形或具圓角之長條形)或不對稱幾何圖形。
再者,該第二電性接觸墊22之端面面積C係小於該導電柱23之第二端面23b之面積B;或者,於另一實施例中,如第2D’圖所示,該第二電性接觸墊22’之端面面積C’亦可大於該導電柱23之第二端面23b之面積B,以增加該
導電柱23之導電與散熱效果。
如第2E圖所示,接續第2D圖之製程,移除該第一光阻層28a與第二光阻層28b後,再進行模封製程,以形成如封裝膠體之絕緣層24於該承載件20上,且該絕緣層24包覆該第一電性接觸墊21、導電柱23及第二電性接觸墊22。
於本實施例中,該絕緣層24係具有相對之第一側24a與第二側24b,且該第一電性接觸墊21設於該絕緣層24之第一側24a,該導電柱23係設於該絕緣層24中,該第二電性接觸墊22設於該絕緣層24之第二側24b。
再者,該第一電性接觸墊21係嵌埋於該絕緣層24之第一側24a,且該第二電性接觸墊22係嵌埋於該絕緣層24之第二側24b。
如第2F圖所示,移除該承載件20,以令該第一電性接觸墊21外露於該絕緣層24之第一側24a。
再者,若依第2D’圖之製程,將形成如第2F’圖所示之線路結構2’。
又,如第2F”圖所示,亦可先移除該第一與第二光阻層28a,28b而進行模封製程,再形成複數第二電性接觸墊22”於該導電柱23之第二端面23b上,使該第二電性接觸墊22”設於該絕緣層24之第二側24b上方。
本發明之製法藉由該第一電性接觸墊21之端面長度Y係大於該第一電性接觸墊21之端面寬度X,以縮減該第一電性接觸墊21之其中一軸向上之佈設面積,因而能增加各
該第一電性接觸墊21之間的距離,故該線路結構2能增加佈線空間,以提高佈線密度及佈線需求。
同理,縮減該第二電性接觸墊22之其中一軸向上之佈設面積,以能達到同樣效果,例如,第2F圖之兩第二電性接觸墊22之間能通過複數條(如二條)線路27,第2F’圖之兩第二電性接觸墊22’之間僅能通過一條線路27。
再者,該第一電性接觸墊21之端面面積A或該第二電性接觸墊22之端面面積C小於該導電柱23之第一端面23a之面積B或第二端面23b之面積B,故相較於習知技術,相對於該第一與第二電性接觸墊21,22之導電與導熱路徑,本發明之導電柱23之導電與導熱路徑體積較大,使該線路結構2之導電性及散熱性較佳。
又,如第4圖所示,亦可先移除第二光阻層28b後,於形成該絕緣層24及第二電性接觸墊22’之後,再移除該第一光阻層28a與該承載件20,以令該第一電性接觸墊41設於該絕緣層24之第一側24a上方。
另外,如第4’圖所示,亦可形成支撐件29於該絕緣層24之第一側24a上,例如,移除該承載件20後架設硬質件、或將該承載件20直接製作成該支撐件29。
本發明復提供一種線路結構2,2’,2”,3,3’,3”,4,4’,係包括:一導電柱23、一第一電性接觸墊21以及一第二電性接觸墊22。
所述之導電柱23,33係具有相對之第一端面23a與第二端面23b。
所述之第一電性接觸墊21,31,31’,31”係結合於該導電柱23,33之第一端面23a,且該第一電性接觸墊21,31,31’,31”之端面長度Y係大於該第一電性接觸墊21,31,31’,31”之端面寬度X,例如,該第一電性接觸墊21,31,31’,31”之端面係為四邊形、具圓角之長條形(如橢圓形)、或不對稱幾何圖形(如T字型)。
所述之第二電性接觸墊22,22’,22”,32,32’,32”係結合於該導電柱23,33之第二端面23b,且該第二電性接觸墊22,22’,22”,32,32’,32”之端面長度Y’係大於該第二電性接觸墊22,22’,22”,32,32’,32”之端面寬度X’,例如,該第二電性接觸墊22,22’,22”,32,32’,32”之端面係為多邊形或不對稱幾何圖形(如T字型)。
於一實施例中,該第一電性接觸墊21,31,31’,31”之端面面積A小於該導電柱23之第一端面23a之面積B。
於一實施例中,該第二電性接觸墊22之端面面積C小於該導電柱23之第二端面23b之面積B。
於一實施例中,該線路結構2,2’,2”,4,4’復包括一絕緣層24,係為封裝膠體,其具有相對之第一側24a與第二側24b,且該第一電性接觸墊21係嵌埋於該絕緣層24之第一側24a,該導電柱23係設於該絕緣層24中。另外,該第二電性接觸墊22”係設於該絕緣層24之第二側24b上方;或者,該第二電性接觸墊22,22’係嵌埋於該絕緣層24之第二側24b。
綜上所述,本發明之線路結構及其製法,主要藉由該
電性接觸墊之端面長度大於該電性接觸墊之端面寬度,以縮減該電性接觸墊之其中一軸向上之佈設面積,因而能增加各該電性接觸墊之間的距離,故能增加佈線空間,以提高佈線密度及佈線需求,進而滿足細間距、多接點之需求。
再者,藉由該電性接觸墊之端面面積小於該導電柱之端面之面積,以增加該導電柱之導電與導熱路徑體積,故能提升本發明之線路結構之導電性及散熱性。
上述實施例係用以例示性說明本發明之原理及其功效,而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下,對上述實施例進行修改。因此本發明之權利保護範圍,應如後述之申請專利範圍所列。
26,27‧‧‧線路
3‧‧‧線路結構
31‧‧‧第一電性接觸墊
32‧‧‧第二電性接觸墊
33‧‧‧導電柱
33a‧‧‧第一端面
Claims (17)
- 一種線路結構,係包括:導電柱,係具有相對之第一端面與第二端面;第一電性接觸墊,係結合於該導電柱之第一端面,且該第一電性接觸墊之端面長度大於該第一電性接觸墊之端面寬度,其中,該第一電性接觸墊之端面面積小於該導電柱之第一端面之面積;以及第二電性接觸墊,係結合於該導電柱之第二端面。
- 如申請專利範圍第1項所述之線路結構,其中,該第一電性接觸墊之端面係為多邊形或不對稱幾何圖形。
- 如申請專利範圍第2項所述之線路結構,其中,該第一電性接觸墊之端面係為四邊形或具圓角之長條形。
- 如申請專利範圍第1項所述之線路結構,其中,該第二電性接觸墊之端面長度大於該第二電性接觸墊之端面寬度。
- 如申請專利範圍第1項所述之線路結構,其中,該第二電性接觸墊之端面係為多邊形或不對稱幾何圖形。
- 如申請專利範圍第5項所述之線路結構,其中,該第二電性接觸墊之端面係為四邊形或具圓角之長條形。
- 如申請專利範圍第1項所述之線路結構,其中,該第二電性接觸墊之端面面積小於該導電柱之第二端面之面積。
- 如申請專利範圍第1項所述之線路結構,復包括包覆該導電柱之絕緣層,其具有相對之第一側與第二側, 俾供該第一電性接觸墊設於該第一側,而該第二電性接觸墊設於該第二側。
- 一種線路結構之製法,係包括:形成第一電性接觸墊於承載件上,且該第一電性接觸墊之端面長度大於該第一電性接觸墊之端面寬度;形成導電柱於該第一電性接觸墊上,該導電柱係具有相對之第一端面與第二端面,且該第一電性接觸墊係結合於該導電柱之第一端面,其中,該第一電性接觸墊之端面面積小於該導電柱之第一端面之面積;以及形成第二電性接觸墊於該導電柱之第二端面上。
- 如申請專利範圍第9項所述之線路結構之製法,其中,該第一電性接觸墊之端面係為多邊形或不對稱幾何圖形。
- 如申請專利範圍第10項所述之線路結構之製法,其中,該第一電性接觸墊之端面係為四邊形或具圓角之長條形。
- 如申請專利範圍第9項所述之線路結構之製法,其中,該第二電性接觸墊之端面長度係大於該第二電性接觸墊之端面寬度。
- 如申請專利範圍第9項所述之線路結構之製法,其中,該第二電性接觸墊之端面係為多邊形或不對稱幾何圖形。
- 如申請專利範圍第13項所述之線路結構之製法,其中,該第二電性接觸墊之端面係為四邊形或具圓角之長條形。
- 如申請專利範圍第9項所述之線路結構之製法,其中,該第二電性接觸墊之端面面積小於該導電柱之第二端面之面積。
- 如申請專利範圍第9項所述之線路結構之製法,復包括於形成該導電柱之後,形成絕緣層於該承載件上,使該絕緣層包覆該導電柱。
- 如申請專利範圍第9項所述之線路結構之製法,復包括於形成該第二電性接觸墊之後,移除該承載件。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103120816A TWI504320B (zh) | 2014-06-17 | 2014-06-17 | 線路結構及其製法 |
CN201410315466.0A CN105208763B (zh) | 2014-06-17 | 2014-07-03 | 线路结构及其制法 |
US14/453,952 US9699910B2 (en) | 2014-06-17 | 2014-08-07 | Circuit structure and fabrication method thereof |
US15/615,158 US10201090B2 (en) | 2014-06-17 | 2017-06-06 | Fabrication method of circuit structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW103120816A TWI504320B (zh) | 2014-06-17 | 2014-06-17 | 線路結構及其製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI504320B true TWI504320B (zh) | 2015-10-11 |
TW201601604A TW201601604A (zh) | 2016-01-01 |
Family
ID=54837369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103120816A TWI504320B (zh) | 2014-06-17 | 2014-06-17 | 線路結構及其製法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9699910B2 (zh) |
CN (1) | CN105208763B (zh) |
TW (1) | TWI504320B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI635587B (zh) * | 2017-04-26 | 2018-09-11 | 力成科技股份有限公司 | 封裝結構及其製作方法 |
CN113286413A (zh) * | 2021-04-01 | 2021-08-20 | 珠海精路电子有限公司 | 散热电路板及其制造工艺 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201225210A (en) * | 2010-12-06 | 2012-06-16 | Stats Chippac Ltd | Semiconductor device and method of forming high routing density interconnect sites on substrate |
TW201347124A (zh) * | 2012-05-07 | 2013-11-16 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5432999A (en) * | 1992-08-20 | 1995-07-18 | Capps; David F. | Integrated circuit lamination process |
US5471090A (en) * | 1993-03-08 | 1995-11-28 | International Business Machines Corporation | Electronic structures having a joining geometry providing reduced capacitive loading |
US5571973A (en) * | 1994-06-06 | 1996-11-05 | Taylot; Geoffrey L. | Multi-directional piezoresistive shear and normal force sensors for hospital mattresses and seat cushions |
US5447264A (en) * | 1994-07-01 | 1995-09-05 | Mcnc | Recessed via apparatus for testing, burn-in, and/or programming of integrated circuit chips, and for placing solder bumps thereon |
US5579207A (en) * | 1994-10-20 | 1996-11-26 | Hughes Electronics | Three-dimensional integrated circuit stacking |
US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
JP3121311B2 (ja) * | 1998-05-26 | 2000-12-25 | 日本電気株式会社 | 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法 |
US6303400B1 (en) * | 1999-09-23 | 2001-10-16 | International Business Machines Corporation | Temporary attach article and method for temporary attach of devices to a substrate |
US6536265B1 (en) * | 1999-12-02 | 2003-03-25 | Seagate Technology Llc | Micro-textured glide sliders for super-smooth media |
US6500760B1 (en) * | 2001-08-02 | 2002-12-31 | Sandia Corporation | Gold-based electrical interconnections for microelectronic devices |
US20030104687A1 (en) * | 2001-12-04 | 2003-06-05 | International Business Machines Corporation | Temporary chip attach structure with thin films |
TW581323U (en) * | 2003-02-07 | 2004-03-21 | Via Tech Inc | Vertical routing structure |
US7220287B1 (en) * | 2003-09-03 | 2007-05-22 | Nortel Networks Limited | Method for tuning an embedded capacitor in a multilayer circuit board |
US7030712B2 (en) * | 2004-03-01 | 2006-04-18 | Belair Networks Inc. | Radio frequency (RF) circuit board topology |
US7087513B2 (en) * | 2004-10-26 | 2006-08-08 | International Business Machines Corporation | Method to produce low strength temporary solder joints |
US7504998B2 (en) * | 2004-12-08 | 2009-03-17 | Electronics And Telecommunications Research Institute | PIFA and RFID tag using the same |
JP2006210851A (ja) * | 2005-01-31 | 2006-08-10 | Toshiba Corp | 回路基板 |
JP2006238014A (ja) * | 2005-02-24 | 2006-09-07 | Kyocera Corp | 弾性表面波素子実装基板及びそれを用いた高周波モジュール、通信機器 |
US7492146B2 (en) * | 2005-05-16 | 2009-02-17 | Teradyne, Inc. | Impedance controlled via structure |
CN100521169C (zh) * | 2005-10-26 | 2009-07-29 | 株式会社村田制作所 | 层叠电子元件、电子装置及层叠电子元件的制造方法 |
JP2008192878A (ja) * | 2007-02-06 | 2008-08-21 | Shinko Electric Ind Co Ltd | 多層配線基板及びその製造方法 |
JP2008283140A (ja) * | 2007-05-14 | 2008-11-20 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び配線基板 |
US8440916B2 (en) * | 2007-06-28 | 2013-05-14 | Intel Corporation | Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method |
KR101361828B1 (ko) * | 2007-09-03 | 2014-02-12 | 삼성전자주식회사 | 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법 |
JP2009105139A (ja) * | 2007-10-22 | 2009-05-14 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法と半導体装置 |
US8227295B2 (en) * | 2008-10-16 | 2012-07-24 | Texas Instruments Incorporated | IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV |
JP5331610B2 (ja) * | 2008-12-03 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP5026400B2 (ja) * | 2008-12-12 | 2012-09-12 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
KR101006603B1 (ko) * | 2009-01-09 | 2011-01-07 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
US8193555B2 (en) * | 2009-02-11 | 2012-06-05 | Megica Corporation | Image and light sensor chip packages |
JP5249173B2 (ja) * | 2009-10-30 | 2013-07-31 | 新光電気工業株式会社 | 半導体素子実装配線基板及びその製造方法 |
US8269348B2 (en) * | 2010-02-22 | 2012-09-18 | Texas Instruments Incorporated | IC die including RDL capture pads with notch having bonding connectors or its UBM pad over the notch |
US8946904B2 (en) * | 2010-08-27 | 2015-02-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Substrate vias for heat removal from semiconductor die |
JP5547615B2 (ja) * | 2010-11-15 | 2014-07-16 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
KR101289186B1 (ko) * | 2011-04-15 | 2013-07-26 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
JP5755533B2 (ja) * | 2011-08-26 | 2015-07-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2013101243A1 (en) * | 2011-12-31 | 2013-07-04 | Intel Corporation | High density package interconnects |
US9064757B2 (en) * | 2012-02-29 | 2015-06-23 | Mediatek Inc. | Enhanced flip chip structure using copper column interconnect |
US9806045B2 (en) * | 2013-08-29 | 2017-10-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnection structure including a metal post encapsulated by solder joint having a concave outer surface |
US9466578B2 (en) * | 2013-12-20 | 2016-10-11 | Qualcomm Incorporated | Substrate comprising improved via pad placement in bump area |
-
2014
- 2014-06-17 TW TW103120816A patent/TWI504320B/zh active
- 2014-07-03 CN CN201410315466.0A patent/CN105208763B/zh active Active
- 2014-08-07 US US14/453,952 patent/US9699910B2/en active Active
-
2017
- 2017-06-06 US US15/615,158 patent/US10201090B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201225210A (en) * | 2010-12-06 | 2012-06-16 | Stats Chippac Ltd | Semiconductor device and method of forming high routing density interconnect sites on substrate |
TW201347124A (zh) * | 2012-05-07 | 2013-11-16 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
Also Published As
Publication number | Publication date |
---|---|
US9699910B2 (en) | 2017-07-04 |
TW201601604A (zh) | 2016-01-01 |
CN105208763B (zh) | 2017-12-08 |
CN105208763A (zh) | 2015-12-30 |
US10201090B2 (en) | 2019-02-05 |
US20150366060A1 (en) | 2015-12-17 |
US20170273185A1 (en) | 2017-09-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI411098B (zh) | 功率半導體封裝結構及其製造方法 | |
JP6415365B2 (ja) | 半導体パッケージ | |
TWI511251B (zh) | 半導體裝置及其製法與半導體結構 | |
TW201503304A (zh) | 半導體裝置及其製法 | |
TW201434129A (zh) | 多晶片封裝件及其製法 | |
TW201628145A (zh) | 電子封裝結構及其製法 | |
TWI556402B (zh) | 封裝堆疊結構及其製法 | |
TWI517318B (zh) | 具金屬柱組之基板及具金屬柱組之封裝結構 | |
TWI504320B (zh) | 線路結構及其製法 | |
TWI459517B (zh) | 封裝基板暨半導體封裝件及其製法 | |
TWI548050B (zh) | 封裝結構及其製法與封裝基板 | |
TWI491017B (zh) | 半導體封裝件及其製法 | |
TWI587465B (zh) | 電子封裝件及其製法 | |
TWI579994B (zh) | 封裝結構 | |
TWI610402B (zh) | 電子封裝結構及其製法 | |
TWI434382B (zh) | 嵌埋有電子元件之封裝結構及其製法 | |
TW201508877A (zh) | 半導體封裝件及其製法 | |
TWI509678B (zh) | 平面式半導體元件及其製作方法 | |
TWI591788B (zh) | 電子封裝件之製法 | |
TW201635456A (zh) | 電子封裝件及其製法 | |
TWI533769B (zh) | 封裝結構及其製法 | |
TW201428902A (zh) | 半導體裝置及其製法 | |
TW201822331A (zh) | 電子封裝件 | |
TWI607676B (zh) | 封裝基板及其電子封裝件與製法 | |
TWI585923B (zh) | 封裝基板、封裝結構及其製法 |