KR19990051841A - 칩 스케일 패키지 및 그 제조방법 - Google Patents

Abstract

본 발명은 외관이 칩의 크기와 가깝게 소형으로 형성되는 칩 스케일 패키지 및 그 제조방법을 제공한다. 이와 같은 본 발명은 적어도 하나의 반도체 칩과, 상기 칩의 해당 패드에 전기적으로 연결되는 다수의 리드와, 상기 칩의 패드와 리드를 연결하는 금속 와이어와, 상기 칩, 리드 및 금속 와이어를 포함하는 일정면적을 밀봉하는 패키지 몸체를 포함하여 구성되며, 상기 패키지 몸체의 하부측에는 리드와 연통하는 수개의 비아 홀이 일정간격을 유지하여 형성되고, 이 비아 홀에는 도전 금속이 충진되며, 도전 금속이 채워진 비아 홀의 단부에 실장을 위한 솔더 볼이 부착된 것을 특징으로 한다. 이와 같은 본 발명에 의한 칩 스케일 패키지는, 아웃리드가 패키지 몸체의 외측으로 돌출되지 않으므로 실장시 패키지가 차지하는 면적이 감소되고, 솔더 조인트의 신뢰성이 볼에 의해 결정되므로 패키지의 디자인이 용이하여 종래와 같은 워피지나 보이드 불량을 방지할 수 있다. 또 열 방출에 있어서도 비아 홀을 통하게 되므로 기존의 열전달 거리가 비교적 긴 리드에 비하여 열 방출이 용이하게 이루어진다.

Description

칩 스케일 패키지 및 그 제조방법

본 발명은 반도체 패키지, 보다 구체적으로는 외관이 칩 크기에 가깝게 소형으로 구성되는 칩 스케일 패키지에 관한 것이다.

최근들어, 가전제품의 크기가 점점 소형화됨에 따라 제품의 기능 및 동작 제어를 위하여 사용되는 패키지(일반적으로는 칩이라 말하고 있음)의 크기도 작은 것이 요구되고 있으며, 이에 대한 많은 연구 및 개발이 활발히 이루어지고 있다.

패키지에 대한 연구 및 개발의 쟁점은, 외관은 작게하면서도 용량은 증대시키는 것이며, 이와 같은 연구 결과로 씬 스몰 아웃-라인 패키지(TSOP)라든가 칩 스케일 패키지(CSP)라는 것이 개발되어 제품에 적용되고 있다.

여기서, 상기한 씬 스몰 아웃-라인 패키지는, 패키지의 전체적인 두께를 보다 얇게 구성하는 것으로서, 몰딩체의 외측으로 돌출된 리드 프레임의 아웃리드를 인쇄회로기판에 접속하는 것에 의하여 실장된다.

또한, 상기한 칩 스케일 패키지는, 별도의 패턴 필름이나 서브스트레이트 등에 칩을 부착하여 연결하고, 상기 패턴 필름이나 서브스트레이터의 하면에 수개의 실장용 솔더 볼을 형성하여 구성하는 것으로서, 솔더 볼을 기판에 접속하는 것에 의하여 실장된다.

그러나, 상기한 바와 같은 종래의 씬 스몰 아웃-라인 패키지는 몰딩체의 외부로 돌출되는 아웃리드가 존재함으로써 실장시 넓은 면적을 차지하게 되고, 또 솔더 조인트의 신뢰성이 문제시 되어 패키지의 디자인시 제약을 받게 됨으로써 워피지(Warpage) 및 보이드(Void) 불량이 발생되고 있다. 또 리드 프레임에 아웃리드가 차지하는 면적이 크기 때문에 스트립에 들어갈 수 있는 유니트의 숫자가 적어짐으로써 시간에 따른 작업량이 적어져 작업성이 떨어지게 되는 문제도 있었다.

또한, 종래 알려지고 있는 여러 종류의 칩 스케일 패키지는, 별도의 패턴 필름이나 서브스트레이트를 사용함으로써 제조 원가가 높아지는 것을 피할 수 없을 뿐만 아니라 제조 공정상에 어려움이 따르는 문제가 있었다.

또한, 종래의 칩 스케일 패키지는 여러개의 패키지를 쌓아 올려 구성하는 스택 패키지를 구성하는데 어려움이 있었다.

본 발명은 상기와 같은 점을 감안하어 안출한 것으로, 아웃리드를 제거함과 아울러 몰딩체의 하면 및/또는 상면에 외부와 연통하는 비아 홀을 형성하여 인너리드와 접속시킴으로써 실장 면적을 감소시킬 수 있고, 스택 패키지의 구현이 용이한 칩 스케일 패키지 및 그 제조방법을 제공하는데 목적이 있다.

본 발명의 다른 목적은, 패턴 필름이나 서브스트레이트를 사용하지 않고, 일반적인 플라스틱 패키지 제조 공정을 이용하여 구성함으로써 공정에 대한 신뢰성을 높일 수 있는 칩 스케일 패키지 및 그 제조방법을 제공하는데 있다.

도 1은 본 발명의 일 실시예에 의한 칩 스케일 패키지의 구조를 보인 단면도.

도 2는 본 발명에 의한 칩 스케일 패키지의 몰딩에 사용되는 몰드 다이의 구조도.

도 3은 본 발명에 의한 칩 스케일 패키지의 몰딩 전 상태를 보인 저면도.

도 4는 몰딩 직후의 상태를 나타낸 단면도.

도 5는 본 발명의 다른 실시예에 의한 칩 스케일 패키지의 구조 및 이를 적층하여 구성한 스택 패키지의 단면도.

도 6은 본 발명의 또 다른 실시예에 의한 칩 스케일 패키지의 구조 및 이를 적층하여 구성한 스택 패키지의 단면도.

(도면의 주요 부분에 대한 부호의 설명)

1;반도체 칩 2;리드

3;금속 와이어 4;패키지 몸체

5;비아 홀 6;솔더 볼

상기와 같은 목적을 달성하기 위한 본 발명에 의한 칩 스케일 패키지는, 적어도 하나의 반도체 칩과, 상기 칩의 해당 패드에 전기적으로 연결되는 다수의 리드와, 상기 칩의 패드와 리드를 연결하는 금속 와이어와, 상기 칩, 리드 및 금속 와이어를 포함하는 일정면적을 밀봉하는 패키지 몸체를 포함하여 구성되며, 상기 패키지 몸체에는 리드와 연통하는 수개의 비아 홀이 일정간격을 유지하여 형성되고, 이 비아 홀에 도전 금속이 충진되어 외부로의 신호 전달 경로를 이루도록 구성된 것을 특징으로 한다.

여기서, 상기 비아 홀은 패키지 몸체의 상부 및/또는 하부에 형성될 수 있고, 비아 홀의 단부에는 실장을 위한 솔더 볼이 부착된다.

상기와 같은 본 발명에 의한 칩 스케일 패키지의 제조방법은, 소잉 공정에 의해 개개의 칩으로 분리된 반도체 칩을 리드 프레임의 리드에 부착하여 지지시키는 단계와, 상기 칩과 리드 프레임의 리드를 금속 와이어를 이용하여 전기적으로 연결시키는 단계와, 상기 칩, 리드 및 금속 와이어를 포함하는 일정면적을 에폭시 몰딩 컴파운드로 몰딩하여 밀폐시키는 단계와, 상기 리드 프레임의 리드를 지지하고 있는 댐바 등을 절단하여 단위 패키지로 분리하는 단계를 포함하는 패키지 제조방법에 있어서, 상기 몰딩 단계에서 하부 몰드 다이 및/또는 상부 몰드 다이의 양측에 수개의 핀이 리드 프레임의 리드와 동일 피치로 형성된 몰드 다이를 이용하여 몰딩함으로써 패키지의 하부 및/또는 상부에 외부와 연통하는 비아 홀이 형성되도록 하고, 상기 비아 홀에 도전 금속을 충진시키는 단계와, 도전 금속이 충진된 비아 홀의 단부에 솔더 볼을 부착시키는 단계를 포함하는 것을 특징으로 한다.

이와 같은 본 발명에 의한 칩 스케일 패키지는, 아웃리드가 패키지 몸체의 외측으로 돌출되지 않으므로 실장시 패키지가 차지하는 면적이 감소되고, 솔더 조인트의 신뢰성이 볼에 의해 결정되므로 패키지의 디자인이 용이하여 종래와 같은 워피지나 보이드 불량을 방지할 수 있다. 또 열 방출에 있어서도 비아 홀을 통하게 되므로 기존의 열전달 거리가 비교적 긴 리드에 비하여 열 방출이 용이하게 이루어진다.

또한, 본 발명에 의한 칩 스케일 패키지 제조방법은, 패턴 필름이나 서브스트레이트를 사용하지 않고, 기존의 플라스틱 패키지 제조 공정을 이용하므로 공정에 대한 신뢰성을 높일 수 있고, 이에 따른 패키지의 전체적인 신뢰성도 높일 수 있다. 그리고 리드 프레임의 아웃리드가 필요없어 하나의 리드 프레임 스트립에 들어가는 유니트의 양을 증가시킬 수 있으므로 작업성을 향상시킬 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.

도 1은 본 발명의 일 실시예에 의한 칩 스케일 패키지의 구조를 보인 단면도로서, 도면에서 참조 부호 1은 반도체 칩, 2는 리드, 3은 금속 와이어, 4는 패키지 몸체, 5는 비아 홀, 6은 솔더 볼이다.

도시된 바와 같이, 반도체 칩(1)은 그의 상면이 하부를 향하도록 배치되어 있고, 이와 같이 배치된 칩(1)의 상면 양측에는 수개의 리드(2)가 접착제 또는 접착 테이프(도시되지 않음)의 개재하에 부착되어 있다.

상기 리드(2)는 금속 와이(3)에 의해 칩(1)의 해당 패드와 전기적으로 연결되어 있으며, 이와 같이된 구조물, 즉 칩(1), 리드(2) 및 금속 와이어(3)를 포함하는 일정면적은 에폭시 몰딩 컴파운드 등과 같은 수지로 성형되는 패키지 몸체(4)에 의해 밀폐되어 있다.

상기 패키지 몸체(4)의 하부측에는 그 가장자리를 따라 내부의 리드(2)와 연통하는 수개의 비아 홀(5)이 일정간격을 유지하여 형성되어 있고, 이 비아 홀(5)에는 도전 금속이 충진되어 있으며, 비아 홀(5)의 단부에는 실장을 위한 솔더 볼(6)이 부착되어 있다.

여기서, 상기 비아 홀(5)은 패키지의 몰딩시 패키지 몸체(4)의 형성과 동시에 형성되는 바, 이를 위하여 본 발명에서는 도 2에 나타낸 바와 같은 몰드 다이를 이용하여 몰딩하고 있다.

도 2는 본 발명에 의한 칩 스케일 패키지의 몰딩에 사용되는 몰드 다이의 구조도로서, 도시된 바와 같이, 몰드 다이의 기본 구조, 즉 상부 몰드 다이(10)와 하부 몰드 다이(20)로 이루어지는 기본 구조는 통상의 몰드 다이와 같게 이루어진다. 다만 본 발명을 위한 몰드 다이에서는 하부 몰드 다이(20)의 상면 양측 가장자리를 따라 일정 높이의 핀(21)이 리드와 동일 피치로 돌출되어 몰딩시 패키지 몸체(4)의 가장자리를 따라 비아 홀(5)이 형성되도록 구성되어 있다.

여기서, 상기 핀(21)은 상부(리드 접촉부위)로부터 하부로 갈수록 지름이 점점 커지는 테이퍼 형태로 형성되어 몰딩 후 제품(패키지)의 취출시 핀(21)이 용이하게 빠질 수 있도록 되어 있다.

그리고, 도면에서는 하부 몰드 다이(21)에 핀이 형성된 예를 도시하고 있으나, 상부 몰드 다이(10)에 핀을 형성하여 패키지 몸체(4)의 상부측에 비아 홀을 갖는 패키지를 구성할 수도 있고, 또 상,하부 몰드 다이(10)(20) 모두에 핀(21)을 형성함으로써 패키지 몸체(4)의 상,하부측 모두에 비아 홀이 형성되는 패키지를 구성할 수도 있는 바, 이러한 본 발명의 다른 실시예에 대해서는 후술한다.

한편, 상기한 바와 같은 몰드 다이를 이용한 몰딩시에, 핀(21)과 접촉하는 리드부에 스트레스가 작용할 수 있는 바, 이를 방지하기 위하여, 도 3에 나타낸 바와 같이, 리드(2)의 핀 접촉부를 따라 스트레스를 완충할 수 있는 폴리이미드계열의 테이프(30)를 부착하여 몰딩을 실시한다.

상기와 같은 몰딩 공정을 진행하여 몰드 다이로부터 제품을 빼낸 직후의 상태가 도 4에 나타나 있다.

도시된 바와 같이, 패키지 몸체(4)의 하측부 양측으로 내부의 리드(2)와 연통하는 비아 홀(5)이 형성되어 있는 것을 볼 수 있으며, 이 비아 홀(5)에 의한 리드 노출부에는 테이프(30)가 부착되어 있는 것을 볼 수 있다. 여기서, 상기 테이프(30)는 몰딩 후 에칭하여 제거한다.

상기와 같은 몰딩 공정후에는 패키지 몸체(4)에 형성된 비아 홀(5)에 도전 금속을 충진시켜 내부 리드의 도통 경로를 형성하는 바, 이 때 사용되는 금속으로는 솔더나 구리 등을 이용할 수 있으며, 솔더나 구리를 리플로워하여 충진시킨다. 여기서 도전 금속의 충진전에 비아 홀(5)에 충진되는 금속과 리드(2)의 접착력을 좋게 하기 위하여 리드(2)의 비아 홀에 의한 노출부에 Cu나, Pb/Sn, Au 또는 Ag 등으로 이루어지는 도금층(40)을 형성할 수 있다. 이 때 도금층(40)의 형성은 일반적인 전해 도금이나 화학기상증착법을 이용한다.

상기와 같은 도전 금속의 충진후에는 통상적인 트림 공정을 진행하여 단위 패키지로 분리하고, 도전 금속이 충진된 비아 홀(5)의 단부에 실장을 위한 솔더 볼(6)을 부착하여 패키지의 제조를 완료한다.

즉, 본 발명은 별도의 패턴 필름이나 서브스트레이트를 사용하지 않고, 일반적인 플라스틱 패키지 제조 공정을 이용하여 얇은 칩 스케일 패키지를 제조할 수 있는 것이다.

한편, 첨부한 도 5는 본 발명의 다른 실시예에 의한 칩 스케일 패키지의 구조 및 이를 적층하여 구성한 스택 패키지의 단면도이다.

도시된 바와 같이, 본 발명의 다른 실시예에 의한 칩 스케일 패키지는 패키지 몸체(4)의 상부 및 하부측 모두에 비아 홀(5)이 형성되어 있으며, 상기 하부 비아 홀의 단부에 솔더 볼(6)이 부착되어, 여러개의 패키지를 적층하여 스택 패키지를 구성할 수 있도록 되어 있다. 그외의 다른 구성 및 제조방법은 상술한 일 실시예의 경우와 유사하나, 몰딩시 상,하부 몰드 다이 모두에 핀이 형성된 몰드 다이를 이용하여 몰딩함으로써 도시된 바와 같은 패키지를 구성한다. 그리고 도시예에서는 3개의 패키지(100)(200)(300)가 적층된 예를 나타내고 있으나, 이를 꼭 한정하는 것은 아니며, 적용되는 제품(본 발명의 패키지가 적용되는 가전제품 등을 말함)에 따라 2개 또는 4개, 5개 그 이상으로 적층할 수 있다.

첨부한 도 6은 본 발명의 또 다른 실시예에 의한 칩 스케일 패키지의 구조 및 이를 적층하여 구성한 스택 패키지의 단면도이다.

도시된 바와 같이, 본 발명의 다른 실시예에 의한 칩 스케일 패키지의 경우도 상술한 실시예들과 거의 같은 구조를 취하고 있다. 다만 본 실시예에서는 패키지 몸체(4)의 상부측에 비아 홀(5)이 형성되어 있고, 리드(2)의 단부에 별도의 실장용 리드(2')가 부착, 또는 내부 리드와 연장, 형성되어, 기판에 실장할 수 있도록 되어 있다.

상기와 같이된 칩 스케일 패키지는 세라믹 패키지에 적용되며, 그 상부에는 상술한 제 1 및 제 2 실시예에서 보인 패키지를 1개 이상 적층하여 스택 패키지를 구성할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 칩 스케일 패키지는, 아웃리드가 패키지 몸체의 외측으로 돌출되지 않으므로 실장시 패키지가 차지하는 면적을 감소시킬 수 있고, 솔더 조인트의 신뢰성이 볼에 의해 결정되므로 패키지의 디자인이 용이하여 종래와 같은 워피지나 보이드 불량을 방지할 수 있다. 또, 전기적으로 빠른 신호를 외부로 전달할 수 있고, 열 방출에 있어서도 비아 홀을 통하게 되므로 기존의 열전달 거리가 비교적 긴 리드에 비하여 열 방출이 용이하게 이루어진다. 따라서 신뢰성을 향상시킬 수 있다. 그리고 패키지의 상,하부면에 내부의 리드와 연통하는 비아 홀이 형성되므로 스택 패키지의 구현에 있어 매우 유리하다.

또한, 본 발명에 의한 칩 스케일 패키지 제조방법은, 패턴 필름이나 서브스트레이트를 사용하지 않고, 기존의 플라스틱 패키지 제조 공정을 이용하므로 공정에 대한 신뢰성을 높일 수 있고, 제조 비용을 절감시킬 수 있다. 그리고 리드 프레임의 아웃리드가 필요없어 하나의 리드 프레임 스트립에 들어가는 유니트의 양을 증가시킬 수 있으므로 작업성을 향상시킬 수 있다.

이상에서는 본 발명에 의한 칩 스케일 패키지 및 그 제조방법을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

1. 적어도 하나의 반도체 칩과, 상기 칩의 해당 패드에 전기적으로 연결되는 다수의 리드와, 상기 칩의 패드와 리드를 연결하는 금속 와이어와, 상기 칩, 리드 및 금속 와이어를 포함하는 일정면적을 밀봉하는 패키지 몸체를 포함하여 구성되며, 상기 패키지 몸체에는 리드와 연통하는 수개의 비아 홀이 일정간격을 유지하여 형성되고, 이 비아 홀에 도전 금속이 충진된 것을 특징으로 하는 칩 스케일 패키지.
2. 제 1 항에 있어서, 상기 패키지 몸체의 상부 또는 하부측에 수개의 비아 홀이 형성되어 도전 금속이 충진되고, 단부에 실장을 위한 솔더 볼이 각각 부착된 것을 특징으로 하는 칩 스케일 패키지.
3. 제 1 항에 있어서, 상기 패키지 몸체의 상,하부측 모두에 비아 홀이 각각 형성되어 도전 금속이 충진되고, 하부 비아 홀의 단부에 솔더 볼이 부착되어 여러개의 패키지를 적층할 수 있도록 된 것을 특징으로 하는 칩 스케일 패키지.
4. 제 1 항에 있어서, 상기 패키지 몸체의 상부측에 비아 홀이 형성되어 도전 금속이 충진되고, 리드의 단부에 실장을 위한 리드가 외부로 돌출된 것을 특징으로 하는 칩 스케일 패키지.
5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 리드의 비아 홀에 의한 노출부에는 비아 홀에 충진되는 도전 금속과의 접착력을 좋게 하기 위한 도금층이 형성된 것을 특징으로 하는 칩 스케일 패키지.
6. 제 5 항에 있어서, 상기 도금층의 재질은 Cu, Pb/Sn, Au 또는 Ag인 것을 특징으로 하는 칩 스케일 패키지.
7. 제 5 항에 있어서, 비아 홀에 충진되는 도전 금속은 솔더 또는 구리인 것을 특징으로 하는 칩 스케일 패키지.
8. 소잉 공정에 의해 개개의 칩으로 분리된 반도체 칩을 리드 프레임의 리드에 부착하여 지지시키는 단계와, 상기 칩과 리드 프레임의 리드를 금속 와이어를 이용하여 전기적으로 연결시키는 단계와, 상기 칩, 리드 및 금속 와이어를 포함하는 일정면적을 에폭시 몰딩 컴파운드로 몰딩하여 밀폐시키는 단계와, 상기 리드 프레임의 리드를 지지하고 있는 댐바 등을 절단하여 단위 패키지로 분리하는 단계를 포함하는 패키지 제조방법에 있어서, 상기 몰딩 단계에서 하부 몰드 다이 및/또는 상부 몰드 다이의 양측에 수개의 핀이 리드 프레임의 리드와 동일 피치로 형성된 몰드 다이를 이용하여 몰딩함으로써 패키지의 하부 및/또는 상부에 외부와 연통하는 비아 홀이 형성되도록 하고, 상기 비아 홀에 도전 금속을 충진시키는 단계와, 도전 금속이 충진된 비아 홀의 단부에 솔더 볼을 부착시키는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
9. 제 8 항에 있어서, 몰딩전 리드의 핀 접촉 부위에 스트레스 완충을 위한 폴리이미드계열의 테이프를 부착하는 단계와, 몰딩후 테이프 제거를 위한 에칭단계를 더 포함하는 것을 특징으론 하는 칩 스케일 패키지 제조방법.
10. 제 8 항에 있어서, 몰딩후 패키지 몸체의 비아 홀을 통하여 노출된 리드부에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
11. 제 10 항에 있어서, 상기 도금층의 형성은 전해 도금 또는 화학기상증착법을 이용하는 것을 특징으로 하는 칩 스케일 패키지 제조방법.
12. 제 8 항에 있어서, 비아 홀에 도전 금속을 충진시키는 단계는 솔더 또는 구리를 리플로워하여 충진시키는 것을 특징으로 하는 칩 스케일 패키지 제조방법.