KR100356787B1 - 반도체패키지제조방법 - Google Patents

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KR100356787B1
KR100356787B1 KR10-1998-0020674A KR19980020674A KR100356787B1 KR 100356787 B1 KR100356787 B1 KR 100356787B1 KR 19980020674 A KR19980020674 A KR 19980020674A KR 100356787 B1 KR100356787 B1 KR 100356787B1
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Abstract

본 발명은 와이어 스위프, 모울드 보이드, 워피지 등의 문제점을 제거할 수 있는 반도체 패키지 제조 방법에 관한 것이다. 이러한 본 발명은 에폭시 몰딩 컴파운드를 이용하여 중앙부에 캐비티가 형성된 하부 패키지 모울드 및 이에 대응하는 상부 패키지 모울드를 준비하는 단계와; 상기 하부 패키지 모울드의 캐비티에 집적 회로 칩을 부착하는 단계와; 상기 하부 패키지 모울드의 캐비티 주변에 이 캐비티에 부착된 집적 회로 칩의 외부로의 신호전달경로를 이루는 다수의 리드를 부착하는 단계와; 상기 리드들과 집적 회로 칩의 해당 본딩패드를 전기적으로 연결하는 단계; 및 상기 하부 패키지 모울드에 상부 패키지 모울드를 복개 고정하는 단계를 포함하는 반도제 패키지 제조방법에 있어서, 상기 집적 회로 칩의 본딩패드와 리드를 전기적으로 연결하는 단계는, 상기 집적 회로 칩 및 상기 리드의 내측 부분을 덮도록 상기 하부 패키지 모울드상에 폴리이미드 필름을 형성하는 단계와, 상기 집적 회로 칩의 본딩패드 및 상기 리드의 와이어 본딩될 부분이 노출되도록 상기 폴리이미드 필름을 식각하는 단계와, 도전성 금속을 이용하여 상기 집적 회로 칩의 본딩패드 부분과 리드의 노출 부분을 전기적으로 연결하도록 금속 배선을 형성하는 단계를 포함한다.

Description

반도체 패키지 제조방법
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 중앙부에 캐비티가 형성된 상하부 패키지 모울드를 사용하여 직접 회로 칩을 패키징함으로써 종래의 트랜스퍼 모울딩 공정을 생략할 수 있어 와이어 스위프, 모울드 보이드, 패키지 워피지 현상 등을 방지할 수 있으며, 직접 회로 칩과 리드를 전기적으로 연결함에 있어 선택적으로 식각된 폴리이미드 필름과 도전성 금속을 사용함으로써 얇은 두께의 스택 패키지를 가능하게 하는 반도체 패키지의 제조방법에 관한 것이다.
일반적으로, 반도체 패키지는 소형화, 고속화, 고기능화라는 전자기기의 요구에 대응하기 위해 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자 기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 1.0mm 두께를 갖는 TSOP(thin small outline package) 패키지와 같은 패키지가 개발되었다.
그러나, 종래의 패키지는 리드 프레임상에 다이 어테치하고 와이어 본딩한 후 트랜스퍼 모울드를 실시하기 때문에 와이어 스위프(wire sweep), 모울드 보이드 (mold void), 워피지(warpage) 등과 같은 신뢰성에 영향을 미치는 문제가 발생한다.
또한, 다이 어테치 공정에서부터 최종 공정까지 진행할 때 공정 별로 발생되는 문제 때문에 공정 수율이 떨어지는 문제점이 발생한다. 그밖에 종래의 패키지 조립 공정은 다이 어테치 공정부터 순차적으로 진행되기 때문에 시이클 시간(cycle time)이 오래 걸린다는 문제점이 있었다.
따라서, 본 발명은 상기 종래의 문제점을 해결하기 위하여 안출된 것으로, 와이어 스위프, 모울드 보이드, 워피지 등의 문제점을 제거할 수 있는 반도체 패키지 제조 방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은, 공정 수율을 향상시킬 수 있는 반도체 패키지 제조 방법을 제공함에 있다.
그리고, 본 발명의 또 다른 목적은 짧은 사이클 시간을 갖는 반도체 패키지 제조 방법을 제공함에 있다.
도 1a는 본 발명의 제 1 실시예에 따라 제조된 반도체 패키지의 사시도.
도 1b는 도 1a에 나타낸 패키지의 단면도.
도 2a 내지 2e는 도 1a에 나타낸 반도체 패키지의 상세 구조 및 제조 과정을 나타낸 도면으로서,
도 2a는 상,하부 패키지 모울드의 분해 사시도,
도 2b는 하부 패키지 모울드에 집적회로 칩이 부착된 상태도,
도 2c는 리드 부착 상태도,
도 2d는 와이어 본딩 상태도,
도 2e는 상,하부 패키지 모울드의 조립 상태도이다.
도 3은 본 발명의 제 2 실시예에 따라 제조된 반도체 패키지의 단면도.
도 4는 본 발명의 제 2 실시예에 따른 반도체 패키지를 이용하여 구성한 스택 패키지를 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 설명
10: 하부 패키지 모울드 12, 22: 캐비티
14, 18, 24, 28: 접착제 16: 리드
19: 와이어 20: 상부 패키지 모울드
25: 폴리이미드 필름 26: 도전성 금속
30: 집적 회로 칩
상기 목적을 달성하기 위한 본 발명은, 에폭시 몰딩 컴파운드를 이용하여 중 앙부에 캐비티가 형성된 하부 패키지 모울드 및 이에 대응하는 상부 패키지 모울드를 준비하는 단계와; 상기 하부 패키지 모울드의 캐비티에 집적 회로 칩을 부착하는 단계와; 상기 하부 패키지 모울드의 캐비티 주변에 이 캐비티에 부착된 집적 회로 칩의 외부로의 신호전달경로를 이루는 다수의 리드를 부착하는 단계와; 상기 리드들과 집적 회로 칩의 해당 본딩패드를 전기적으로 연결하는 단계; 및 상기 하부 패키지 모울드에 상부 패키지 모울드를 복개 고정하는 단계를 포함하는 반도체 패키지 제조방법에 있어서, 상기 집적 회로 칩의 본딩패드와 리드를 전기적으로 연결하는 단계는, 상기 직접 회로 칩 및 상기 리드의 내측 부분을 덮도록 상기 하부 패키지 모울드상에 폴리이미드 필름을 형성하는 단계와, 상기 직접 회로 칩의 본딩패드 및 상기 리드의 와이어 본딩될 부분이 노출되도록 상기 폴리이미드 필름을 식각하는 단계와, 도전성 금속을 이용하여 상기 집적 회로 칩의 본딩패드 부분과 리드의 노출 부분을 전기적으로 연결하도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 중앙부에 캐비티가 형성된 하부 패키지 모울드와 이에 대응하는 상부 패키지 모울드에 의해 집적 회로 칩이 패키징됨으로써 트랜스퍼 모울딩이 사용되지 않기 때문에 와이어 스위프, 모울드 보이드, 패키지 워피지 현상 등을 방지할 수 있다.
또한, 본 발명은 상부 패키지 모울드 및 하부 패키지 모울드를 성형한 후에 칩 및 리드를 부착하기 때문에 공정 수율을 높일 수 있으며, 그 밖에, 각각의 공정을 독립적으로 진행한 후에 서로 조합하여 부착하기 때문에 PMC(post mold cure), 트리밍(trimming), 틴 플레이팅(tin plating) 등의 공정을 생략할 수 있음으로 인하며 사이클 시간을 단축시킬 수 있다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 자세히 설명하도록 한다.
도 1a는 본 발명의 제 1 실시예에 따라 제조된 반도체 패키지의 사시도이고, 도 1b는 도 1a에 나타낸 패키지의 단면도이다. 또한 도 2a 내지 2e는 도 1a에 나타낸 반도체 패키지의 상세 구조 및 제조 과정을 나타낸 도면으로서, 도 2a는 상,하부 패키지 모울드의 분해 사시도, 도 2b는 하부 패키지 모울드에 집적 회로 칩이 부착된 상태도, 도 2c는 리드 부착 상태도, 도 2d는 와이어 본딩 상태도, 도 2e는 상,하부 패키지 모울드의 조립 상태도이다.
도 1a 및 1b를 참조하면, 제 1 실시예에 따른 반도체 패키지는 중앙부에 캐비티(12)가 형성되어 있는 하부 패키지 모울드(10)와 중앙부에 캐비티(22)가 형성되어 있는 상부 패키지 모울드(20)를 구비하여 이루어진다. 이와 같은 하부 패키지 모울드(10) 및 상부 패키지 모울드(20)는 열전달이 높은 크리스탈 충진제를 함유한 에폭시 모울딩 컴파운드(epoxy molding compound)로 이루어진다. 또한, 하부 패키지 모울드(10)의 하부면에는 더욱 높은 열전달을 위하여 열분산제를 함유할 수도 있다. 하부 패키지 모울드(10)의 캐비티(12)에는 집적 회로 칩(30)이 접착제(14)에 의해 부착되어 있다. 접착제(14)는 집적 회로 칩(30)에서 발생된 열의 방출을 극대화하기 위하여 은을 함유하는 것이 바람직하다.
그리고, 하부 패키지 모울드(10)의 캐비티(12) 주변에는 이 캐비티(12)에 부착되어 있는 칩(30)의 외부로의 신호전달경로를 이루는 다수의 리드(16)가 접착제(18)에 의해 부착되어 있다. 도시하지는 않았지만, 리드(16)의 내측 끝단에는 와이어 본딩을 위하여 은이 스폿(spot) 도금되어 있다. 그리고, 리드(16)와 집적 회로 칩(30)은 금속 와이어(19)에 의해 전기적으로 연결되어 있다.
한편, 하부 패키지 모울드(10)의 상부에는 집적 회로 칩(30) 및 금속 와이어(19)를 밀봉하는 상부 패키지 모울드(20)가 접착제(24)에 의해 부착되어 있다.
이상 설명한 구성으로 이루어지는 반도체 패키지는 다음과 같은 제조방법에 의해 제조되는 바, 이를 살펴본다.
우선, 도 2a에서 도시된 바와 같이, 열전달이 높은 크리스탈 충진제가 들어 있는 에폭시 모울딩 컴파운드를 이용하여, 중앙부에 캐비티(12, 22)가 각각 형성되 어 있는 하부 패키지 모울드(10) 및 상부 패키지 모울드(20)를 성형한 후, 경화시킨다. 이때, 사용되는 에폭시 모울딩 컴파운드는 용융된 타입의 충진제 또는 비후경화 타입의 충진제(non-post cure type filler)를 함유할 수 있다. 그리고, 하부 패키지 모울드의 바닥부에는 열분산제가 함유될 수 있다.
그런 다음, 단면도인 도 2b에 도시된 바와 같이, 하부 패키지 모울드(10)의 캐비티(12)의 바닥부에 은 함유 접착제(14)를 이용하여 집적 회로 칩(30)을 부착한다.
그후, 단면도인 도 2c에 도시된 바와 같이, 하부 패키지 모울드(10)의 캐비티(12) 주변에 다수의 리드(16)를 접착제(18)로 부착한다. 여기서, 접착제(18)로는 양면 접착 테이프를 사용함이 바람직하며, 이와 같은 양면 접착 테이프를 이용하는 경우, 리드(16)가 접착 테이프의 한 면에 부착된 상태에서 접착 테이프의 다른 면을 하부 패키지 모울드(10)의 표면상에 부착하는 방법이 있고, 또 다른 방법으로,접착 테이프의 한 면을 하부 패키지 모울드(10)의 표면상에 부착한 후, 접착 테이프의 다른 면에 리드(16)를 부착하는 방법이 있다. 이 경우, 리드(16)는 스트립 (strip) 또는 릴(reel) 타입으로 공급된다. 이렇게 부착되는 리드(16)는 구리 또는 절 58%와 니켈 42% 합금과 같은 금속에 주석 85∼95% 및 납 5∼15%가 도금된 것으로 이루어진다. 또한, 집적 회로 칩(30)을 향하는 리드(16)의 끝단은 와이어 본딩시의 본딩성을 증가시키기 위하여 금 또는 은이 스폿(spot) 도금될 수 있다.
그리고 나서, 단면도인 도 2d에 도시된 바와 같이, 리드(16)와 집적 회로 칩(30)의 본딩패드를 금, 은 및 알루미늄과 같은 재질의 와이어(19)를 사용하여 전기적으로 연결한다. 이때, 와이어 본딩은 150℃ 이하의 온도에서 실시되어야 하고, 본딩 장비의 변환기(transducer)는 100KHz 이상의 주파수를 사용하는 것이 바람직하다.
그 후, 도 2e에 도시된 바와 같이, 상부 패키지 모울드(20)의 하부 표면상에 접착 테이프(24)를 부착한 후, 이를 하부 패키지 모울드(10)상에 부착한다. 여기서 상부 패키지 모울드(20)는 집적 회로 칩(30) 및 금속 와이어(19)를 밀봉하도록 부착된다.
이어서, 포밍(forming) 장비를 사용하여 리드(16)를 포밍함으로써, 도 1a 및 1b에 도시된 바와 같이 패키지를 제조한다.
이제, 본 발명의 제 2 실시예에 따른 반도체 패키지 및 그 제조방법을 도 3 을 참조하여 설명하기로 한다. 도 3에서 도 1a 및 1b와 동일 부재에 대하여는 동일 도면 부호를 사용하기로 한다.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 패키지는 제 1 실시예에서 와 동일한 구조를 갖는 하부 패키지 모울드(10) 및 상부 패키지 모울드(20)를 포함한다. 그러나, 제 2 실시예에 따른 반도체 패키지는 집적 회로 칩(30)과 리드(16)를 전기적으로 연결하는데 있어서, 제 1 실시예와 상이한 방식을 채택하고 있다. 즉, 제 1 실시예에서 금속 와이어(19)에 의해 집적 회로 칩(30)과 리드(16)를 전기적으로 연결하고 있지만, 제 2 실시예에서 리드(16)가 부착된 상태의 하부 패키지 모울드(10)상에 폴리이미드 필름(25)을 형성하고, 집적 회로 칩(30)의 본딩패드 및 리드(16)의 와이어 본딩될 부분이 노출되도록 폴리이미드 필름(25)을 선택적으로 식각하여, 노출된 집적 회로 칩(30)의 본딩패드와 리드(16)의 부분을 구리 또는 알루미늄과 같은 도전성 금속(26)으로 전기적으로 연결한다.
또한, 이와 같은 폴리이미드 필름(25) 및 도전성 금속(26)에 의한 전기적 연결대신에, TAB(tape automated bonging) 테이프를 이용하여 집적 회로 칩(30)의 본딩 패드와 리드(16) 사이의 전기적 연결을 달성할 수도 있다.
그다음, 집적 회로 칩(30)의 본딩 패드와 리드(16)의 전기적 연결후, 상부 패키지 모울드(20)가 하부 패키지 모울드(10)에 부착된다.
이와 같이 본 발명의 제 2 실시예에 따라 TAB 테이프 또는 폴리이미드 필름 및 도전성 금속을 이용하여 집적 회로 칩(30)과 리드(16)를 전기적으로 연결하는 방식은 도 4에서 도시된 바와 같이, 얇은 두께의 스택 패키지(stack package)를 가능하게 한다. 도 4에서 도시된 스택 패키지는 TAB 테이프 또는 폴리이미드 필름 및 도전성 금속에 의해 집적 회로 칩(30)과 리드(16)가 전기적으로 연결된 상태의 하부 패키지 모울드(10) 다수개를 접착제(28)를 이용하여 서로 결합한 후에 최상층의 하부 패키지 모울드(10)에 상부 패키지 모울드(20)을 부착함으로써 제조한다. 여기서, 상부 패키지 모울드(20)는 캐비티가 형성되지 않을 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 중앙부에 캐비티가 형성된 하부 패키지 모울드와 이에 대응하는 상부 패키지 모울드에 의해 집적 회로 칩이 패키징됨으로써 트랜스퍼 모울딩이 사용되지 않기 때문에 와이어 스위프, 모울드 보이드, 패키지 워피지 현상 등을 방지할 수 있다.
또한, 본 발명은 상부 패키지 모울드 및 하부 패키지 모울드를 성형한 후에 칩 및 리드를 부착하기 때문에 공정 수율이 높아지고, 그 밖에, 본 발명은 각각의 공정을 독립적으로 진행한 후에 서로 조합하여 부착하기 때문에 PMC, 트리밍, 틴플레이팅 등의 공정을 생략할 수 있음으로 인하여 사이클 시간을 단축시킬 수 있다.
이상에서는 본 발명에 의한 반도체 패키지의 바람직한 실시예를 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어나지 않는 범위에서 다양한 형태로의 변경 실시가 가능하다.

Claims (3)

  1. 에폭시 몰딩 컴파운드를 이용하여 중앙부에 캐비티가 형성된 하부 패키지 모울드 및 이에 대응하는 상부 패키지 모울드를 준비하는 단계와; 상기 하부 패키지 모울드의 캐비티에 집적 회로 칩을 부착하는 단계와; 상기 하부 패키지 모울드의 캐비티 주변에 상기 캐비티에 부착된 집적 회로 칩의 외부로의 신호전달경로를 이루는 다수의 리드를 부착하는 단계와, 상기 리드들과 상기 집적 회로 칩의 해당 본딩패드를 전기적으로 연결하는 단계; 및 상기 하부 패키지 모울드에 상기 상부 패키지 모울드를 복개 고정하는 단계를 포함하며,
    상기 집적 회로 칩의 본딩 패드와 상기 리드을 전기적으로 연결하는 단계는, 상기 집적 회로 칩 및 상기 리드의 내측 부분을 덮도록 상기 하부 패키지 모울드상에 폴리이미드 필름을 형성하는 단계와, 상기 접적 회로 칩의 본딩패드 및 상기 리드의 와이어 본딩될 부분이 노출되도록 상기 폴리이미드 필름을 식각하는 단계와, 도전성 금속을 이용하여 상기 집적 회로 칩의 본딩패드 부분과 상기 리드의 노출 부분을 전기적으로 연결하도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제 1 항에 있어서, 상기 리드를 부착하는 단계는 양면 접착 테이프의 한 면에 상기 리드를 부착한 후, 상기 양면 접착 테이프의 다른 면을 상기 하부 패키지 모둘드의 표면에 부착하는 것으로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제 1 항에 있어서, 상기 리드를 부착하는 단계는 양면 접착 테이프의 한 면을 상기 하부 패키지 모울드의 표면에 부착한 후, 상기 양면 접착 테이프의 다른 면에 상기 리드를 부착하는 것으로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178952A (ja) * 1988-12-28 1990-07-11 Kyocera Corp 光透過型半導体パッケージ
JPH08111465A (ja) * 1994-10-06 1996-04-30 Toshiba Corp 半導体装置およびその製造方法
JPH08288428A (ja) * 1995-04-20 1996-11-01 Nec Corp 樹脂封止型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178952A (ja) * 1988-12-28 1990-07-11 Kyocera Corp 光透過型半導体パッケージ
JPH08111465A (ja) * 1994-10-06 1996-04-30 Toshiba Corp 半導体装置およびその製造方法
JPH08288428A (ja) * 1995-04-20 1996-11-01 Nec Corp 樹脂封止型半導体装置

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