KR100297108B1 - 엠.씨.엠 패캐이지 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 엠.씨.엠 패캐이지(multiple chip module package)에 관한 것으로서, 특히 한 개의 패캐이지에 다수의 칩을 실장하므로서 칩을 소형화함은 물론, 생산성을 향상시키고 비용을 절감할 수 있는 엠.씨.엠 패캐이지에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 패캐이지의 크기를 최소화함은 물론, 열방출이 용이하게 하여 소자의 신뢰성을 향상할 수 있는 열방출이 용이한 패캐이지를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 한 개의 패캐이지에 다수의 칩이 수용되는 것을 그 요지로 한다.
4. 발명의 중요한 용도
본 발명은 패캐이지의 신뢰성 향상은 물론, 부피의 축소에 이용된다.

Description

엠.씨.엠 패캐이지
본 발명은 엠.씨.엠 패캐이지(multiple chip module package)에 관한 것으로서, 특히 한 개의 패캐이지에 다수의 칩을 실장하므로서 칩을 소형화함은 물론, 생산성을 향상시키고 비용을 절감할 수 있는 엠.씨.엠 패캐이지에 관한 것이다.
일반적으로, 반도체 패캐이지를 제조하기 위해서는 다이 부착 및 와이어 본딩(wire bonding) 공정을 실시하게 되며, 와이어 본딩 공정 이후 리드 프레임 상하부에 성형제를 형성하는 몰딩공정을 실시하게 된다. 몰딩공정 이후 성형제 외부로 노출된 외부 리드에 대한 트리밍(trimming) 공정 및 기판으로의 실장을 위하여 외부 리드를 절곡하는 포밍(forming)공정을 실시하므로서 패캐이지가 완성되는데, 이하 도면을 통하여 설명하면 다음과 같다.
도 1(a)는 종래의 반도체 패캐이지의 정단면도이고, 도 1(b)는 종래의 반도체 패캐이지의 측면도로서, 종래에는 리드 프래임(11)의 상부에 접착제에 의하여 칩(13)이 부착된다. 이후 칩(13)의 상부에 펌프(14)가 형성되고, 내부리드(17)와 칩(13)이 와이어(15)에 의하여 연결된다. 그런다음 칩(13)은 컴파운드(16)에 의하여 몰딩(moulding)되고, 몰딩공정 이후에 외부리드(18)가 컴파운드(16)의 외부로 노출되어 있다.
그러나 상술한 구조의 패캐이지는 패캐이지 크기 또는 다이의 크기에 의하여 공정의 제약을 받게 된다. 또한 컴파운드로 인하여 패캐이지의 크기를 줄이는데 제약이 따르게 됨은 물론, 소자에서 발생하는 열을 외부로 효율적으로 방출하지 못하므로 인하여 소자의 신뢰성이 떨어지게 된다. 따라서 최근의 소형 경박화(輕薄化)추세에 부합하고 열방출이 용이한 패캐이지의 개발이 요망되어져 왔다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 패캐이지의 크기를 최소화함은 물론, 열방출이 용이하게 하여 소자의 신뢰성을 향상할 수 있는 열방출이 용이한 엠.씨.엠 패캐이지를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 목적은 바닥면을 중심으로 하여 양측으로 대칭형의 계단모양으로 형성된 제 1 및 제 2평면으로 이루어진 요홈을 가지는 메탈패캐이지와, 상기 요홈의 전면에 걸쳐 부착되는 테이프와, 상기 바닥에 부착된 테이프에 형성된 패턴과 일치시켜서 부착하되 범프에 의하여 부착되는 제 1칩과, 상기 제 1칩의 상부와 상기 제 1평면의 상부에 부착되는 양면절연 테이프와, 상기 양면절연 테이프의 상부에 부착되며 중심부가 노출되어 있는 히트슬러그와, 상기 히트 슬러그의 외측에 부착되며 한쪽에만 본딩패드가 형성됨과 동시에 범프에 의하여 상기 제 2평면에 형성된 패턴과 전기전으로 통하게 되는 제 2칩과, 상기 제 2칩이 부착된 히트 슬러그의 배면에 부착되며 한쪽에만 본딩패드가 형성됨과 동시에 범프에 의하여 상기 제 2평면에 부착된 테이프의 패턴과 전기적으로 통하는 제 3칩과, 상기 요홈에 체워지는 인캡슐레이션과, 상기 인캡슐레이션의 외부로 노출되어 상기 제 1 및 제 2칩 그리고 제 3칩이 기판상에 형성된 패턴과 전기적으로 통하게 하는 테이프 외부리드를 포함하여 이루어진 것을 특징으로 하는 엠.씨.엠 패캐이지에 의하여 달성된다.
도 1(a)는 종래의 반도체 패캐이지의 정단면도.
도 1(b)는 종래의 반도체 패캐이지의 측면도.
도 2(a)는 본 발명에 이용된 메탈 패캐이지를 도시한 도면.
도 2(b)는 제 1공정을 도시한 도면.
도 2(c)는 제 2공정을 도시한 도면.
도 2(d)는 제 3공정을 도시한 도면.
도 2(f)는 제 4공정을 도시한 도면.
도 2(g)는 제 5공정을 도시한 도면.
도 2(h)는 제 6공정을 도시한 도면.
도 2(i)는 마지막 공정인 제 7공정을 도시한 도면.
도 3은 히트슬러그의 평면도.
<도면의 주요부분에 대한 부호의 설명>
11: 리드 프래임 13: 칩
14,41: 범프 15: 와이어
16: 컴파운드 17: 내부리드
18: 외부리드 20: 메탈패캐이지
20a: 요홈 21: 바닥
22,22a: 제 1평면 23,23a: 제 2평면
30: 테이프 40a: 제 1칩
40b: 제 2칩 40c: 제 3칩
50: 양면절연 테이프 60: 히트슬러그
70: 본딩패드 80: 인캡슐래이션
90: 테이프 외부리드
이하 첨부된 도면을 참조하여 발명을 설명한다.
도 2(a)는 본 발명에 이용된 메탈 패캐이지를 도시한 도면으로서, 메탈 패캐이지(20)는 중앙에 요홈(20a)이 형성되어 있다. 요홈(20a)은 중앙의 바닥(21) 양측에 계단식으로 턱을 지어 제 1평면(22,22a)이 형성되어 있다. 제 1평면(22,22a)의 외측에는 계단식으로 턱을 지어 제 2평면(23,23a)이 형성되어 있다.
도 2(b)는 제 1공정을 도시한 도면으로서, 상술한 메탈 패캐이지(20)의 요홈(20a) 전면에 테이프(30)가 부착된 형태를 도시한 도면이다. 테이프(30)에는 패턴(도시되지 않음)이 형성되어 있으며, 테이프(30)는 TAB(tape automated bonding) 테이프이다.
도 2(c)는 제 2공정을 도시한 도면으로서, 메탈 패캐이지(20)의 바닥(21)에 범프(41)가 형성된 제 1칩(40a)를 부착한다. 이후에 메탈 패캐이지(20)위에 내부리드(도시되지 않음) 본딩을 한다.
도 2(d) 제 3공정을 도시한 도면으로서, 양면절연 테이프(50)가 제 1칩(40a) 상부 및 제 1평면(22,22a)에 부착되며, 양면절연 테이프(50)는 양면으로 접착되는 테이프이다.
도 2(f)는 제 4공정을 도시한 도면으로서, 상술한 양면절연 테이프(50)의 상부에 히트 슬러그(60)를 부착한다. 히트슬러그(60)은 제 1칩(40a)에서 발생하는 열을 외부로 방출하는 역할을 하게 된다. 히트슬러그(60)의 재질은 알루미늄으로 이루어져 있으며 산화처리 된다.
도 2(g)는 제 5공정을 도시한 도면으로서, 히트슬러그(60)를 부착한 이후에 히트슬러그(60)의 양측에 양면절연 테이프(50a)를 부착한다. 양면절연 테이프(50a)는 양면접착이 가능하고 절연이 되는 테이프이다.
도 2(h)는 제 6공정을 도시한 도면으로서, 한쪽 측면으로만 본딩패드(70)가 디자인 된 제 2칩(40b) 및 제 3칩(40c)를 히트슬러그(60)의 양측에 부착한다. 한편, 제 2평면(23)에는 제 2칩(40b)의 하부에 형성된 범프(41)가 접촉된다. 또한 제 2평면(23a)에는 제 3칩(40b)의 하부에 형성된 범프(41)가 접촉된다.
도 2(i)는 마지막 공정인 제 7공정을 도시한 도면으로서, 메탈 패캐이지(20)의 요홈(20a)을 인캡슐래이션(encapsulation: 80)을 이용하여 몰딩하게 된다. 이때 히트 슬러그(60)의 중앙부분과 패캐이지의 양측에 형성된 테이프 외부리드(90)부분이 외부로 노출되어 있으므로 기판상에 실장이 가능하다. 상술한 공정을 거치므로서 패캐이지가 완성되는데, 도 3은 히트슬러그의 평면도로서, 히트슬러그(60)가 메탈 패캐이지(20)상부로 노출되어 있는 형태를 도시하고 있다.
제 1칩(40a)은 테이프(30)에 형성된 패턴과 일치시켜서 부착하게 되므로 제 1칩(40a)은 테이프(30)에 의하여 외부와 전기적으로 통하게 된다. 또한 상부의 히트슬러그(60)에 의하여 외부로 열을 방출하게 된다.
제 2칩(40b)도 테이프(30)에 형성된 패턴과 일치시켜서 부착하게 되므로 제 2칩(40b)은 테이프(30)에 형성된 패턴을 통하여 외부와 전기적으로 통하게 된다. 또한 제 2칩(40b)의 하부면은 히트슬러그(60)의 일측에 접착되어 있으므로 발생하는 열은 히트슬러그(60)에 의하여 외부로 방출된다.
제 3칩(40c)도 테이프(30)에 형성된 패턴과 일치시켜서 부착하므로 제 3칩(40c)은 테이프(30)에 형성된 패턴에 의하여 외부와 전기적으로 통하게 된다. 제 3칩(40c)도 히트 슬러그(60)의 일측에 접착되어 있으므로 발생하는 열은 히트 슬러그(60)에 의하여 외부로 방출한다.
한편, 상술한 구조로 이루어진 패캐이지를 기판(도시되지 않음) 상에 실장할 때에는 히트슬러그(60)와 테이프 외부리드(90)가 노출된 부분이 하부로 가게하여 기판 상에 실장하므로서 기판 상에 형성된 회로패턴과 각각의 칩(40a,40b,40c)이 전기적으로 연결된다. 상술한 패캐이지 공정에 의하여 한 개의 패캐이지에 3개의 칩을 실장할 수 있게 된다.
본 발명에 의하여 메탈 패캐이지와 노출된 히트슬러그를 함께 사용함으로서 우수한 열방출 효과가 기대되는데, 이를 통하여 소자의 신뢰성을 향상할 수 있다.
또한 메탈 패캐이지 내의 요홈에 테이프를 부착함으로서 내부리드 본딩피치(bonding pitch)를 줄일수 있고 소형박형화가 가능하게 하며, 로직 칩(logic chip)과 메모리 칩(memory chip)을 머지드(merged)하기 위한 특별한 디자인 노력없이 엠.씨.엠 패캐이지화 할 수 있으므로 개발에 필요한 시간과 노력을 줄일 수 있는 우수한 발명이다.

Claims (3)

  1. 바닥면을 중심으로 하여 양측으로 대칭형의 계단모양으로 형성된 제 1 및 제 2평면으로 이루어진 요홈을 가지는 메탈패캐이지와,
    상기 요홈의 전면에 걸쳐 부착되는 테이프와,
    상기 바닥에 부착된 테이프에 형성된 패턴과 일치시켜서 부착하되 범프에 의하여 부착되는 제 1칩과,
    상기 제 1칩의 상부와 상기 제 1평면의 상부에 부착되는 양면절연 테이프와,
    상기 양면절연 테이프의 상부에 부착되며 중심부가 노출되는 히트슬러그와,
    상기 히트 슬러그의 외측에 부착되며 한쪽에만 본딩패드가 형성됨과 동시에 범프에 의하여 상기 제 2평면에 부착된 테이프의 패턴과 전기적으로 통하게 되는 제 2칩과,
    상기 제 2칩이 부착된 히트 슬러그의 배면에 부착되며 한쪽에만 본딩패드가 형성됨과 동시에 펌프에 의하여 상기 제 2평면에 부착된 테이프의 패턴과 전기적으로 통하는 제 3칩과,
    상기 요홈에 체워지는 인캡슐레이션과,
    상기 인캡슐레이션의 외부로 노출되어 상기 제 1 및 제 2칩 그리고 제 3칩이 기판상에 형성된 패턴과 전기적으로 통하게 하는 테이프 외부리드를 포함하여 이루어진 것을 특징으로 하는 엠.씨.엠 패캐이지.
  2. 제 1항에 있어서,
    상기 테이프는 TAB 테이프인 것을 특징으로 하는 엠.씨.엠 패캐이지.
  3. 제 1항에 있어서,
    상기 히트 슬러그는 산화처리된 것을 특징으로 하는 엠.씨.엠 패캐이지.
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