JP2007150154A - 半導体装置 - Google Patents

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Abstract

【課題】複数の半導体チップを有する半導体装置の小型化を図る。
【解決手段】主面５ａ及びこれに対向する裏面５ｂを有し、かつ複数のスルーホール配線２３が形成された配線基板５と、それぞれにメモリ回路を有した複数のメモリチップ２と、演算処理機能を備えたマイコンチップ３と、配線基板５の裏面５ｂに設けられた複数の半田ボール６とを有しており、複数のメモリチップ２は、配線基板５に積層された状態で内蔵されている。これにより、配線基板５上でチップ実装のために必要となる面積を低減することができ、ＳＩＰ（半導体装置）１の小型化を図る。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有する半導体装置の小型化に適用して有効な技術に関する。
半導体装置において、上層配線及び下層配線を有するベース板の上面には半導体構成体が設けられ、その周囲には矩形枠状の絶縁層が設けられ、それらの上には第１、第２の上層再配線が設けられ、第２の上層再配線の接続パッド部上には半田ボールが設けられ、ベース板下にはベアチップ等からなる半導体構成体が設けられている技術がある（例えば、特許文献１参照）。
半導体装置において、ベース板上には半導体構成体が搭載され、その周囲には絶縁層が設けられ、それらの上には第１、第２の上層再配線が設けられ、第２の上層再配線の接続パッド部上には半田ボールが設けられ、ベース板下にはベアチップからなる２つの外部半導体構成体が積層されてワイヤボンディングにより搭載されている技術がある（例えば、特許文献２参照）。
特開２００５−１５０３４４号公報（図１） 特開２００５−１５８９９９号公報（図１）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）とが配線基板上に搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。
なお、半導体装置の高機能化に伴い、ＳＩＰでも更なる小型化、薄型化が要求されている。ＳＩＰでは、メモリチップは、複数個搭載されている場合が多く、したがって、チップ積層型の構造を採用する場合が多い。例えば、配線基板上に半導体チップを多段積層し、各半導体チップと配線基板がワイヤボンディングによって電気的に接続されている。
しかしながら、配線基板上でのワイヤボンディングを用いた多段積層技術にも限界がある。
そこで、基板内に半導体チップ（マイコンチップ）を埋め込んでチップによる実装面積を減らして半導体装置の小型化を図る技術が前記特許文献１（特開２００５−１５０３４４号公報）及び前記特許文献２（特開２００５−１５８９９９号公報）に開示されている。
ＳＩＰでは、マイコンチップに対して複数のメモリチップが搭載されている。近年では、システムの高速化に伴い、搭載されるメモリチップは高速対応のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory)が使用される。処理動作としては、データ信号がマイコンチップからのそれぞれのメモリチップに送信される。そして、再びメモリチップから戻ってくる信号のタイミングが、ほぼ同時にマイコンチップに戻ってくれば、実行されたことになる。そのため、１つのマイコンチップと複数のメモリチップとをそれぞれ電気的に接続する配線の等長化が要求される。
前記特許文献１に示すように、配線基板上に複数のメモリチップを平置きすると、それぞれのメモリチップと接続される配線の等長化は実現できたとしても、基板の面積が大きくなってＳＩＰの更なる小型化が図れないことが問題である。さらに、実装基板を小さくすると、クロストークノイズが発生する。詳細に説明すると、実装基板上にマイコンチップと複数のメモリチップを搭載した場合、マイコンチップと複数のメモリチップのそれぞれと電気的に接続するための配線が、メモリチップの数だけ必要となるため、配線基板上で引き回される配線が混在してしまう。この状態で、実装基板を小さくすると、配線間距離が狭くなり、クロストークノイズが発生し易い。
また、前記特許文献２に示す構造では、基板上にメモリチップを積層しており、ワイヤを介して各メモリチップと基板を接続しているため、チップごとにワイヤが異なった長さとなる。簡略すると、下段のチップと基板を接続するワイヤと、上段のチップと基板を接続するワイヤの長さが異なる。
したがって、前記特許文献２に示す構造では、配線の等長化が困難なことが問題である。
本発明の目的は、複数の半導体チップを有する半導体装置の小型化を図ることができる技術を提供することにある。
本発明の他の目的は、複数の半導体チップを有する半導体装置の薄型化を図ることができる技術を提供することにある。
本発明の他の目的は、複数のメモリチップを有する半導体装置において、小型化・薄型化を実現しつつ複数のメモリチップの等長配線接続を可能にすることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面及びこれに対向する裏面を有する配線基板と、それぞれにメモリ回路を有した複数の第１半導体チップと、配線基板の裏面に設けられた複数の外部端子とを有し、複数の第１半導体チップは、配線基板に内蔵されているものである。
また、本発明は、主面及びこれに対向する裏面を有する配線基板と、それぞれにメモリ回路を有した複数の第１半導体チップと、配線基板の裏面に設けられた複数の外部端子とを有し、複数の第１半導体チップは、配線基板に積層された状態で内蔵されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
複数のメモリチップが配線基板に内蔵されていることにより、配線基板上でチップ実装のために必要となる面積を低減することができる。これにより、複数の半導体チップを有する半導体装置の小型化を図ることができる。また、複数のメモリチップが配線基板に積層された状態で内蔵されていることにより、配線基板上でチップ実装のために必要となる面積をさらに低減することができる。これにより、複数の半導体チップを有する半導体装置の小型化をさらに図ることができる。また、配線基板上には半導体チップを積層しないため、配線基板上に複数のメモリチップを積層するのに比較して半導体装置の薄型化を図ることができる。
また、配線基板に内蔵された複数のメモリチップは、それぞれの主面が同じ方向を向いて積層されていることにより、等長配線をより容易に形成することができる。その結果、複数のメモリチップを有する半導体装置において、小型化・薄型化を実現しつつ複数のメモリチップの等長配線接続を可能にすることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図、図２は図１に示す半導体装置の外部端子の詳細配列の一例を示す裏面図、図３は図１に示す半導体装置の詳細構造を示す拡大部分断面図、図４は図１に示す半導体装置の配線基板に内蔵されるキャパシタの構造の一例を示す平面図、図５は図１に示す半導体装置の配線基板に内蔵される他のキャパシタの構造の一例を示す平面図である。また、図６は図１に示す半導体装置の配線基板に内蔵されるインダクタの構造の一例を示す平面図、図７は図１に示す半導体装置の配線基板の主面のフリップチップ接続用の端子配列の一例を示す平面図、図８は図１に示す半導体装置の変形例の外部端子の配列を示す裏面図、図９〜図１３は図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。さらに、図１４〜図１８は図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図、図１９〜図２２は図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図２３は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。
図１〜図３に示す本実施の形態１の半導体装置は、複数の半導体チップを有するものであり、基板に複数の半導体チップが内蔵された半導体パッケージである。本実施の形態１では、前記半導体装置の一例として、ＳＩＰ１を取り上げて説明する。
ＳＩＰ１の構成について説明すると、主面５ａ及びこれに対向する裏面５ｂを有する配線基板５と、それぞれにメモリ回路を有した複数の第１半導体チップであるメモリチップ２と、演算処理機能を備えた第２半導体チップであるマイコンチップ３と、配線基板５の裏面５ｂに設けられた複数の外部端子である半田ボール６とを有しており、複数（ここでは２つ）のメモリチップ２は、配線基板５に積層された状態で内蔵されている。
このように複数のメモリチップ２が配線基板５に内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積を低減することができ、ＳＩＰ１の小型化を図ることができる。
さらに、配線基板５上に半導体チップを積層したとしても、複数のメモリチップ２を配線基板５に内蔵している分、配線基板５上に積層する半導体チップの数を低減することが可能であるため、配線基板５上に複数のメモリチップを積層する構成に比較してＳＩＰ１の薄型化を図ることができる。
なお、マイコンチップ３は、配線基板５の主面５ａ上に、バンプ電極３１を介してフリップチップ接続で実装されている。すなわち、その主面３ａを配線基板５の主面５ａと対向させた状態でフリップチップ接続されており、このフリップチップ接続部には、図３に示すように、例えばアンダーフィル４が充填されている。一方、マイコンチップ３の裏面３ｂは、上方を向いて露出している。
また、ＳＩＰ１の外部端子である複数の半田ボール６は、図２に示すように、配線基板５の裏面５ｂに設けられており、格子状に配置されている。したがって、ＳＩＰ１は、ＢＧＡ（Ball Grid Array)型の半導体装置である。
また、配線基板５に積層された状態で内蔵された複数のメモリチップ２は、例えば、ダブル・データ・レート・シンクロナスＤＲＡＭ、不揮発性メモリまたはシンクロナスＤＲＡＭ等である。
ここで、シンクロナスＤＲＡＭ（Dynamic Random Access Memory) は、ＳＤＲＡＭとも呼ばれ、外部バスインターフェースが一定周期のクロック信号に同期して動作するようにしたＤＲＡＭである。
また、ダブル・データ・レート・シンクロナスＤＲＡＭ（Double Data Rate SDRAM) は、ＳＤＲＡＭの同期タイミングを強化し、転送レートが２倍となるようにした高速対応のＳＤＲＡＭである。
なお、ＳＩＰ１においては、マイコンチップ３は、システムの外部と、システムの内部に設けられたメモリチップ２との間を仲介してデータの入出力を制御している。すなわち、アドレス、コマンド、クロック等の情報を複数のメモリチップ２との間でやり取りしている。
ＳＩＰ１の配線基板５の主面５ａ上には、図３及び図７に示すように、マイコンチップ３とフリップチップ接続するための電極である複数のビアランド２９ａが周縁部に沿って並んで設けられている。さらに、主面５ａの中央付近には、電源／ＧＮＤ用のビアランド２９ｂが設けられている。
一方、配線基板５の裏面５ｂには、外部端子である半田ボール６と接続する複数の電極であるランド５ｃが設けられている。
また、配線基板５は、図３に示すように３層構造となっており、第２ベース基板２１を間に介在してその上層と下層にそれぞれ第１半導体チップであるメモリチップ２が埋め込まれている。すなわち、間に第２ベース基板２１を介在させた状態でその上層の樹脂層１７に上側のメモリチップ２が配置され、かつ下層の樹脂層１７に下側のメモリチップ２が配置されており、基板内に２つのメモリチップ２が積層されている。その際、各層間は、配線基板５の厚さ方向に平行に設けられたスルーホール配線２３によって電気的に接続されている。また、各層において、複数の内部配線５ｄが基板の面方向に沿って設けられている。
なお、第２ベース基板２１と、その上層の樹脂層１７（第１ベース基板１５も含む）と、下層の樹脂層１７（第１ベース基板１５も含む）は、それぞれほぼ同じ厚さに形成されている。言い換えると、第2ベース基板２１に設けられたスルーホール配線２３の長さと、その上層の樹脂層１７に設けられたスルーホール配線２３の長さと、下層の樹脂層１７に設けられたスルーホール配線２３の長さは、それぞれほぼ同じ長さに形成されている。これにより、上層の樹脂層１７に設けられたメモリチップ２から引き回される配線経路と、下層の樹脂層１７に設けられたメモリチップ２から引き回される配線経路が配線基板５の内部で等長化される。そして、２つの配線経路が共通化された後、配線基板５の主面５ａに形成されたマイコンチップ３と電気的に接続されるため、マイコンチップ３と複数のメモリチップ２との動作タイミングを合わせることが可能である。
また、本実施の形態１のＳＩＰ１では、メモリチップ２と電気的に接続された複数の半田ボール６は、マイコンチップ３と電気的に接続された複数の半田ボール６の内側に配置されている。すなわち、図３に示すように、スルーホール配線２３を介してマイコンチップ３と直接電気的に接続された半田ボール６は、裏面５ｂの最外周に配列されている。また、スルーホール配線２３を介してメモリチップ２と直接電気的に接続された半田ボール６は、外側から２列目に配置されている。ただし、前記外側から２列目の一部には、ＮＣ（ノンコネクト）ピンが配置されていてもよい。
また、配線基板５には、必要に応じて、図４〜図６に示すようなキャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品が内蔵されていてもよい。その際、キャパシタ５ｅ、インダクタ５ｆあるいはアンテナが、配線基板５の配線の一部によって形成されていることにより、基板に内蔵が可能となる。配線基板５に内蔵されたチップ部品は、配線基板５内に形成された配線やスルーホール配線２３を介して、主に配線基板５上に搭載されたマイコンチップ３と電気的に接続されている。
例えば、図４に示すキャパシタ５ｅは、２層の配線を用いたものであり、ガードリング５ｋに接続された上層配線層の上部電極５ｈと、下層配線層の下部電極５ｉとをビア５ｊによって接続したキャパシタ５ｅである。また、図５に示す他のキャパシタ５ｇは、くし型電極と印刷誘電体とからなるものであり、レジスト開口５ｑに形成され、かつ第１配線５ｍに接続されたくし型電極５ｒと第２配線５ｎに接続されたくし型電極５ｒとが高誘電体５ｐ上に形成されたものである。さらに、図６は配線によって形成されたスパイラル状のインダクタ５ｆを示すものである。
このようなチップ部品を、図３に示すように、１層もしくは２層の配線を用いて形成する。さらに、ＳＩＰ１において、キャパシタ５ｅやインダクタ５ｆ等と電気的に接続された半田ボール６は、配線基板５上に配置されたマイコンチップ３を介さずにメモリチップ２と電気的に接続された半田ボール列（外側から２列目の半田ボール列）より内側に配置されている。すなわち、配線基板５において外周部付近には層間を接続するスルーホール配線２３が形成されているため、キャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品はチップ下部に形成され、したがって、これらのチップ部品と接続される半田ボール６も配線基板５の裏面５ｂの中央付近（チップ下部）に配置される。
例えば、図２に示す半田ボール６の配列において、最外周の半田ボール列は、スルーホール配線２３を介して直接マイコンチップ３に繋がる半田ボール６であり、また、外側から２列目の半田ボール列は、スルーホール配線２３を介して直接メモリチップ２に繋がる半田ボール６である。さらに、外側から３列目の半田ボール列は、ＧＮＤや電源用の端子であり、外側から４列目以降の内側（図２に示す領域Ｐ）の半田ボール列を、キャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品用の端子として配置する。
また、スルーホール配線２３を介してメモリチップ２のみと接続する半田ボール６を外側から２列目または３列目に配置してこれをテスト用端子としてもよい。
このように、半田ボール６の配列を、最外周と２列目以降の内側とで、マイコンチップ３に繋がる半田ボール６と、メモリチップ２に繋がる半田ボール６とを切り分けておくことにより、マイコンチップ３搭載前に内蔵の積層メモリチップ２のみのテスト（動作確認）を行うことができ、メモリチップ２のみの段階で不良品を除外することができる。また、テスト時も、それぞれの半田ボール６が纏まって配置されているため、テストも容易に行うことができる。
また、メモリチップ２のみの段階で不良品を除外できるため、後から良品に対してマイコンチップ３を選択・搭載することができる。さらに、ＫＧＤ（Known Good Die）の使用が可能になる。
また、本実施の形態１のＳＩＰ１では、図１に示すように、複数のメモリチップ２は、それぞれの主面２ａが同じ方向を向いて積層され、かつ配線基板５に内蔵されている。すなわち、積層されたメモリチップ２それぞれの主面２ａが上方を向いている。
さらに、図３に示すように、第２ベース基板２１の上層側の樹脂層１７（第１ベース基板１５も含む）の厚さと、第２ベース基板２１の厚さとを等しくすることにより、樹脂層１７に形成されたスルーホール配線２３と、第２ベース基板２１に形成されたスルーホール配線２３とを等しい長さ、すなわち等長化することができる。
例えば、図３に示す構造では、それぞれのメモリチップ２のパッド２ｃからＱ点までの配線の距離が、同じになる。
したがって、それぞれのメモリチップ２のパッド２ｃからマイコンチップ３までの配線の距離も同じになり、マイコンチップ３−メモリチップ２間の配線の等長化を図ることができる。
さらに、複数のメモリチップ２とそれぞれのメモリチップ２に対応する半田ボール６とを接続するそれぞれの配線を等長化することができる。
これにより、メモリチップ２が高速対応のＳＤＲＡＭであるダブル・データ・レート・シンクロナスＤＲＡＭの場合であっても、動作のタイミングを合わせることが可能になり、ＳＩＰ１の性能を十分に発揮することができる。
また、配線基板５上にマイコンチップ３と複数のメモリチップ２を搭載していた場合は、メモリチップ２の数だけマイコンチップ３と電気的に接続するための配線が必要であったため、クロストークノイズの発生を考慮して、配線基板５を小型化することが困難であった。これに対し、本実施の形態１では、複数のメモリチップ２から引き回される配線が、配線基板５の内部で（共通の端子から引き回される配線のみ）共通化され、配線基板５の主面５ａ上にスルーホール配線２３を介して引き回されるため、マイコンチップ３と電気的に接続するための配線の数が低減できる。これにより、配線の混在を緩和することができるため、配線基板５を小型化が可能となる。
なお、図８は、変形例の外部端子の配列を示すものであり、例えば、配線基板内に、配線によって形成されるインダクタ５ｆ等のチップ部品が形成されていない場合には、配線基板５の裏面５ｂの中央付近のチップ部品用の外部端子は設けられていなくてもよく、その場合の外部端子の配列は、２列であっても、また３列であってもよい。
本実施の形態１のＳＩＰ１によれば、複数のメモリチップ２が配線基板５に内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積を低減することができる。その結果、複数の半導体チップを有するＳＩＰ１の小型化を図ることができる。
また、複数のメモリチップ２が配線基板５に積層された状態で内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積をさらに低減することができる。これにより、ＳＩＰ１の小型化をさらに図ることができる。
また、配線基板５上には半導体チップを積層しないため、配線基板上に複数の半導体チップを積層する半導体装置に比較してＳＩＰ１の薄型化を図ることができる。
また、配線基板５に内蔵された複数のメモリチップ２は、それぞれの主面２ａが同じ方向を向いて積層されていることにより、それぞれのメモリチップ２から同じパターンで配線を引き出すことができ、さらに、第２ベース基板２１と樹脂層１７（第１ベース基板１５を含む）とを同じ厚さにすることにより、等長配線を容易に形成することができる。
その結果、複数のメモリチップ２を有するＳＩＰ１において、小型化・薄型化を実現しつつ複数のメモリチップ２の等長配線接続を可能にすることができる。
次に、本実施の形態１のＳＩＰ１の組み立てについて説明する。
まず、図９に示すように、Ｓｉベース７上にデバイス層８が形成され、さらにデバイス層８上にパッド２ｃと第１パッシベーション膜１０が形成され、かつ第１パッシベーション膜１０上に第２パッシベーション膜１１が形成されたデバイスにおいて、プローブ検査とヒューズ９の切断を行って良品のデバイスを取得する。
その後、図１０に示すように、パッド２ｃ及び第２パッシベーション膜１１上に電極層であるシード層１２を形成する。
その後、図１１に示すように、シード層１２上にレジスト膜１３を形成し、その後、パッド２ｃ上のレジスト膜１３を所定形状で除去した後、パッド２ｃ上のシード層１２上にＣｕ電極１４を形成する。
その後、図１２に示すように、Ｃｕ電極１４の周囲のレジスト膜１３及びシード層１２を除去し、パッド２ｃ上のＣｕ電極１４を完成させる。なお、Ｃｕ電極１４の形成についてはスパッタ法等の他の方法で形成してもよい。
その後、図１３に示すように、Ｓｉベース裏面を研磨して薄膜化デバイス３３を形成する。
その後、図１４（ａ）に示すように、多連の第１ベース基板１５を準備する。第１ベース基板１５上には、キャパシタ５ｅやインダクタ５ｆやアンテナや電源層やＧＮＤ層等が第１パターン１６（配線）によって形成されていてもよい。
その後、図１４（ｂ）に示すように、第１ベース基板１５上に樹脂層１７と、凹部であるキャビティ１７ａを形成する。
その後、図１３で形成した薄膜化デバイス３３をダイシングによって個片化してメモリチップ２とし、図１５に示すように、メモリチップ２を第１ベース基板１５上に形成したキャビティ１７ａ内に配置し、ダイボンド材１８で固着する。
その後、キャビティ１７ａ内において、図１６に示すようにメモリチップ２上にエポキシ樹脂等からなるビルドアップ材１９を充填し、その後、メモリチップ２のパッド２ｃ上のＣｕ電極１４の上部を開口する。
その後、図１７に示すように、レーザ加工等によって樹脂層１７の所定箇所にスルーホール２２を形成する。
その後、図１８に示すように、めっきによってスルーホール２２内にスルーホール配線２３を形成するとともに、Ｃｕ電極１４に接続する配線パターンである第２パターン２０を形成する。
その後、図１９に示すように、第２ベース基板２１を準備する。ここで、第２ベース基板２１は、樹脂層１７（第１ベース基板１５を含む）とほぼ同じ厚さであり、第２ベース基板２１の所定箇所にスルーホール配線２３と、このスルーホール配線２３に接続されるビアパッド２４及び配線パターン２５を形成する。
その後、図２０に示すように、第２ベース基板２１の表裏両面に、それぞれメモリチップ２が埋め込まれた樹脂層１７（第１ベース基板１５を含む）を配置し、加熱プレス等によって第２ベース基板２１と表裏両面の樹脂層１７とをそれぞれ接着する。その際、第２ベース基板２１の表裏両面のメモリチップ２の主面２ａが同じ方向を向くように樹脂層１７と第２ベース基板２１とを接着する。
これにより、第２ベース基板２１を間に介在させた状態でメモリチップ２が積層されるとともに、上下のメモリチップ２の等長配線を行うことができる。
その後、図２１に示すように、ビルドアップ材２６，２８によって絶縁層及びパターン層を形成して、フリップチップ接続用のビアランド２７，２９ａ，２９ｂと、半田ボール６接続用のランド５ｃを形成する。
その後、図２２に示すように、レジスト膜３０を形成した後、マイコンチップ３をフリップチップ接続し、さらに半田ボール６の接続、マイコンチップ３の下部へのアンダーフィル４の充填等を行ってＳＩＰ１の組み立て完了となる。
次に、図２３は、変形例のＳＩＰ１を示すものであり、内蔵されたメモリチップ２の裏面２ｂにＧＮＤ層または電源層等のプレーン層３２（放熱板）が形成されているものである。メモリチップ２の裏面２ｂにＧＮＤ層または電源層等のプレーン層３２が形成されていることにより、ＳＩＰ１の放熱性の向上を図ることができる。
なお、ＧＮＤ層や電源層等のプレーン層３２の形成については、図１４（ａ）に示す第１ベース基板１５の表面に予め形成しておくことが好ましい。
（実施の形態２）
図２４は本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図、図２５〜図３１は図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図３２は本発明の実施の形態２の変形例の半導体装置の構造を模式的に示す断面図である。
図２４に示す本実施の形態２の半導体装置は、実施の形態１のＳＩＰ１と同様に、複数（ここでは２つ）のメモリチップ２が配線基板５に内蔵され、かつ積層されたＳＩＰ３４であり、配線基板５上にはマイコンチップ３がフリップチップ接続によって搭載されている。
なお、ＳＩＰ３４では、内蔵されたメモリチップ２それぞれの裏面２ｂが向かい合って積層されている。
したがって、図３２の変形例に示すように、２つのメモリチップ２の間にＧＮＤ層または電源層等のプレーン層３２（放熱板）を配置することも可能であり、このようにプレーン層３２を配置することにより、ＳＩＰ３４の放熱性を向上できる。
ここで、プレーン層３２が設けられたＳＩＰ３４の例を取り上げてその組み立て方法を説明する。
まず、図２５に示すように、内部に前記プレーン層３２に相当する第１パターン１６が埋め込まれた第１ベース基板１５を準備する。
その後、図２６に示すように、第１ベース基板１５の表裏両面に樹脂層１７及びキャビティ１７ａを形成する。
その後、図２７に示すように、表裏両面のキャビティ１７ａにそれぞれメモリチップ２をダイボンド材１８を介して固着する。その際、それぞれのメモリチップ２の裏面２ｂを第１ベース基板１５に固着することにより、メモリチップ２それぞれの裏面２ｂを向かい合わせて積層することができる。
その後、表裏両面のキャビティ１７ａ内で、図２８に示すようにそれぞれメモリチップ２上にビルドアップ材１９を充填して絶縁層を形成、その後、パッド２ｃ上のＣｕ電極１４の上方を開口する。
その後、図２９に示すように、樹脂層１７の所定箇所にスルーホール２２を形成し、その後、図３０に示すように、めっきによってスルーホール２２内にスルーホール配線２３を形成するとともに、表裏両面のＣｕ電極１４に対してこれに接続する配線パターンである第２パターン２０を形成する。
その後、図３１に示すように、ビルドアップ材２６，２８によって絶縁層及びパターン層を形成して、フリップチップ接続用のビアランド２７，２９ａ，２９ｂと、半田ボール６接続用のランド５ｃを形成する。その後、レジスト膜３０を形成した後、マイコンチップ３をフリップチップ接続し、さらに半田ボール６の接続、マイコンチップ３の下部へのアンダーフィル４の充填等を行ってＳＩＰ３４の組み立て完了となる。
ＳＩＰ３４では、上層の樹脂層１７のメモリチップ２のパッド２ｃに繋がるスルーホール配線２３と、下層の樹脂層１７のメモリチップ２のパッド２ｃに繋がるスルーホール配線２３とが、図３１に示すＲ部で接続されており、両方のスルーホール配線２３の長さが等しいことにより、等長配線を実現している。
本実施の形態２のＳＩＰ３４では、積層される２つのメモリチップ２間に、実施の形態１のＳＩＰ１に示すような第２ベース基板２１が介在されないため、ＳＩＰ３４をさらに薄く形成することができる。
また、ＳＩＰ３４の組み立てにおいて、第２ベース基板２１を用いないため工程数を削減することができ、その結果、ＳＩＰ３４の組み立てを容易にすることができる。
本実施の形態２のＳＩＰ３４のその他の構成と、ＳＩＰ３４によって得られるその他の効果については、前記実施の形態１のＳＩＰ１と同様であるため、その重複説明は省略する。
（実施の形態３）
図３３は本発明の実施の形態３の半導体装置の構造の一例を示す拡大部分断面図である。
本実施の形態３のＳＩＰ３５は、配線基板５の内部で複数（ここでは２つ）のメモリチップ２が積層されたものであり、メモリチップ２それぞれは、主面２ａと裏面２ｂに開口する貫通孔２ｄを有するとともに、貫通孔２ｄに導体２ｅが埋め込まれているものである。
ＳＩＰ３５のメモリチップ２は、その裏面２ｂ側が研磨（バックグラインディング）されて形成された厚さ３０〜４０μｍ程度の薄型のものである。
したがって、２つのメモリチップ２を同じ方向に向けて積層して接続しただけであるが、これにより、上層のメモリチップ２のパッド２ｃと、下層のメモリチップ２のパッド２ｃとを導体２ｆを介して電気的に接続することができ、等長配線を行うことが可能になる。
また、複数のメモリチップ２が内蔵され、かつ積層されていることにより、ＳＩＰ３５の小型化・薄型化を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜３では、半導体装置の配線基板５内に２つのメモリチップ２が積層されている場合を説明したが、メモリチップ２の積層数は、２つ以上であれば何層であってもよい。
また、配線基板５に内蔵される複数のメモリチップ２は、必ずしも積層されていなくてもよく、複数のメモリチップ２が平置きで内蔵されていてもよい。
また、マイコンチップ３は、必ずしも配線基板５上に搭載されていなくてもよく、複数のメモリチップ２といっしょに配線基板５に内蔵されていてもよい。
また、システムの高速化に伴い、マイコンチップ３における発熱量が大きくなるため、マイコンチップ３の裏面には放熱板、放熱フィン、またはファンを搭載してもよい。これにより、半導体装置の放熱性を向上することが可能である。
また、マイコンチップ３は、フリップチップ接続で実装されていなくてもよく、マイコンチップ３の裏面３ｂを配線基板５の主面５ａと対向させた状態で実装し、ボンディングワイヤを介して配線基板５上の電極と電気的に接続してもよい。
本発明は、複数の半導体チップを有する半導体装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図である。 図１に示す半導体装置の外部端子の詳細配列の一例を示す裏面図である。 図１に示す半導体装置の詳細構造を示す拡大部分断面図である。 図１に示す半導体装置の配線基板に内蔵されるキャパシタの構造の一例を示す平面図である。 図１に示す半導体装置の配線基板に内蔵される他のキャパシタの構造の一例を示す平面図である。 図１に示す半導体装置の配線基板に内蔵されるインダクタの構造の一例を示す平面図である。 図１に示す半導体装置の配線基板の主面のフリップチップ接続用の端子配列の一例を示す平面図である。 図１に示す半導体装置の変形例の外部端子の配列を示す裏面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 （ａ),（ｂ）は図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 本発明の実施の形態２の変形例の半導体装置の構造を模式的に示す断面図である。 本発明の実施の形態３の半導体装置の構造の一例を示す拡大部分断面図である。
符号の説明
１ ＳＩＰ（半導体装置）
２ メモリチップ（第１半導体チップ）
２ａ 主面
２ｂ 裏面
２ｃ パッド
２ｄ 貫通孔
２ｅ，２ｆ 導体
３ マイコンチップ（第２半導体チップ）
３ａ 主面
３ｂ 裏面
４ アンダーフィル
５ 配線基板
５ａ 主面
５ｂ 裏面
５ｃ ランド
５ｄ 内部配線
５ｅ キャパシタ
５ｆ インダクタ
５ｇ 他のキャパシタ
５ｈ 上部電極
５ｉ 下部電極
５ｊ ビア
５ｋ ガードリング
５ｍ 第１配線
５ｎ 第２配線
５ｐ 高誘電体
５ｑ レジスト開口
５ｒ くし型電極
６ 半田ボール（外部端子）
７ Ｓｉベース
８ デバイス層
９ ヒューズ
１０ 第１パッシベーション膜
１１ 第２パッシベーション膜
１２ シード層
１３ レジスト膜
１４ Ｃｕ電極
１５ 第１ベース基板
１６ 第１パターン
１７ 樹脂層
１７ａ キャビティ
１８ ダイボンド材
１９ ビルドアップ材
２０ 第２パターン
２１ 第２ベース基板
２２ スルーホール
２３ スルーホール配線
２４ ビアパッド
２５ 配線パターン
２６，２８ ビルドアップ材
２７，２９ａ，２９ｂ ビアランド
３０ レジスト膜
３１ バンプ電極
３２ プレーン層
３３ 薄膜化デバイス
３４，３５ ＳＩＰ（半導体装置）

Claims (16)

  1. 主面及びこれに対向する裏面を有する配線基板と、
    それぞれにメモリ回路を有した複数の第１半導体チップと、
    前記配線基板の裏面に設けられた複数の外部端子とを有し、
    前記複数の第１半導体チップは、前記配線基板に内蔵されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記配線基板上に、演算処理機能を備えた第２半導体チップが実装されていることを特徴とする半導体装置。
  3. 主面及びこれに対向する裏面を有する配線基板と、
    それぞれにメモリ回路を有した複数の第１半導体チップと、
    前記配線基板の裏面に設けられた複数の外部端子とを有し、
    前記複数の第１半導体チップは、前記配線基板に積層された状態で内蔵されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記複数の第１半導体チップは、それぞれの裏面が向かい合って積層されていることを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、前記複数の第１半導体チップは、それぞれの主面が同じ方向を向いて積層されていることを特徴とする半導体装置。
  6. 請求項３記載の半導体装置において、前記複数の第１半導体チップの間に、ＧＮＤ層または放熱板が設けられていることを特徴とする半導体装置。
  7. 請求項３記載の半導体装置において、前記配線基板にアンテナ、キャパシタまたはインダクタが内蔵されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記アンテナ、キャパシタ及びインダクタは、前記配線基板の配線の一部によって形成されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、前記アンテナ、キャパシタまたはインダクタと電気的に接続された前記外部端子は、前記配線基板上に配置された第２半導体チップを介さずに前記第１半導体チップと電気的に接続された外部端子列より内側に配置されていることを特徴とする半導体装置。
  10. 請求項３記載の半導体装置において、前記配線基板上に、演算処理機能を備えた第２半導体チップが実装されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、前記第１半導体チップと電気的に接続された外部端子は、前記第２半導体チップと電気的に接続された外部端子の内側に配置されていることを特徴とする半導体装置。
  12. 請求項３記載の半導体装置において、前記複数の第１半導体チップとそれぞれの前記第１半導体チップに対応する前記外部端子とを接続するそれぞれの配線は、等長化されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記複数の第１半導体チップは、それぞれの主面が同じ方向を向いて積層されていることを特徴とする半導体装置。
  14. 請求項３記載の半導体装置において、前記複数の第１半導体チップそれぞれは、主面と裏面に開口する貫通孔を有していることを特徴とする半導体装置。
  15. 請求項３記載の半導体装置において、前記第１半導体チップは、ダブル・データ・レート・シンクロナスＤＲＡＭ、不揮発性メモリまたはシンクロナスＤＲＡＭであることを特徴とする半導体装置。
  16. 請求項３記載の半導体装置において、前記第2半導体チップと前記複数の第１半導体チップのそれぞれを接続する配線は、等長化されていることを特徴とする半導体装置。
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