KR102436025B1 - 안테나를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 개시의 기술적 사상은 리세스를 포함하는 기판; 상기 기판의 리세스 내에 배치된 제1 반도체 칩; 상기 제1 반도체 칩의 측면을 덮도록, 상기 리세스 내에 채워진 몰딩층; 상기 제1 반도체 칩을 상기 기판의 배선 패턴에 전기적으로 연결시키고, 상기 몰딩층 상에서 연장된 재배선 패턴; 및 상기 제1 반도체 칩에 전기적으로 연결된 안테나 패턴;을 포함하는 반도체 패키지를 제공한다.

Description

안테나를 포함하는 반도체 패키지 {SEMICONDUCTOR PACKAGE INCLUDING ANTENNA}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 무선 신호의 송수신을 위한 안테나를 포함하는 반도체 패키지에 관한 것이다.
전자 장치에서, 집적 회로는 소형, 경량, 높은 신뢰성 및 대량 생산이 용이한 장점으로 인해 널리 적용된다. 집적 회로 패키지 장치는 특정 기능을 갖는 회로에 의해 요구되는 모든 구성 요소를 하나의 칩으로 통합하고, 그 칩을 패키지 기판 상에 칩을 패키징할 수 있다. 구성 요소는 반도체, 저항기 및 캐패시터와 같은 소자와, 소자 사이의 연결 도선 등을 포함할 수 있다. 칩이 무선 신호를 수신 또는 송신할 필요가 있는 경우, 안테나가 집적 회로 패키지 장치에 배치될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 안테나를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 리세스를 포함하는 기판; 상기 기판의 리세스 내에 배치된 제1 반도체 칩; 상기 제1 반도체 칩의 측면을 덮도록, 상기 리세스 내에 채워진 몰딩층; 상기 제1 반도체 칩을 상기 기판의 배선 패턴에 전기적으로 연결시키고, 상기 몰딩층 상에서 연장된 재배선 패턴; 및 상기 제1 반도체 칩에 전기적으로 연결된 안테나 패턴;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 재배선 패턴 및 상기 안테나 패턴은 각각 상기 몰딩층의 일면 상에서 연장되고, 상기 반도체 패키지는 상기 재배선 패턴 및 상기 안테나 패턴을 덮도록 상기 몰딩층의 상기 일면 상에 마련된 제1 재배선 절연층을 더 포함한다.
예시적인 실시예들에서, 상기 제1 반도체 칩과 이격되도록 상기 기판의 리세스 내에 배치된 제2 반도체 칩; 상기 재배선 패턴을 덮도록 상기 몰딩층의 일면 상에 마련된 제1 재배선 절연층; 상기 제1 재배선 절연층 상에 배치되고, 상기 안테나 패턴을 덮는 제2 재배선 절연층; 및 상기 제2 반도체 칩 및 안테나 패턴과 수직 방향으로 중첩되고, 전기적으로 그라운드된 그라운드 패턴;을 포함한다.
예시적인 실시예들에서, 상기 안테나 패턴은 상기 기판 내에 마련되고, 상기 재배선 패턴을 통해 상기 제1 반도체 칩에 전기적으로 연결된다.
예시적인 실시예들에서, 상기 기판은 서로 반대된 상면 및 하면을 포함하고, 상기 안테나 패턴은 상기 기판의 리세스의 바닥벽과 상기 하면 사이에 마련되고, 상기 기판의 상기 배선 패턴은, 상기 기판의 상기 상면에 마련된 제1 도전층; 및 상기 안테나 패턴과 상기 제1 도전층을 연결하도록 상기 기판 내에서 수직 방향으로 연장된 도전성 비아 포스트;를 포함한다.
예시적인 실시예들에서, 상기 안테나 패턴은 상기 기판 내에서 수직 방향으로 연장되고 상기 제1 반도체 칩과 수평 방향으로 중첩된다.
예시적인 실시예들에서, 상기 기판은 상기 안테나 패턴 및 상기 제1 반도체 칩 각각에 대해 상기 수평 방향으로 중첩되고 상기 수평 방향으로 상기 안테나 패턴과 상기 제1 반도체 칩 사이에 마련된 도전성 차폐층을 더 포함하고, 상기 도전성 차폐층은 상기 기판의 상기 배선 패턴에 연결되어 전기적으로 그라운드된다.
예시적인 실시예들에서, 상기 안테나 패턴을 포함하는 안테나 기판을 더 포함하고, 상기 안테나 기판은 연결 단자를 통해 상기 재배선 패턴 상에 연결된다.
예시적인 실시예들에서, 상기 기판은, 베이스층 및 상기 베이스층 상에 세워진 복수의 기둥부를 포함하는 절연성의 기판 베이스; 및 상기 복수의 기둥부 각각 내에 마련된 도전성 비아 포스트;를 포함한다.
예시적인 실시예들에서, 상기 제1 반도체 칩은 칩 패드가 마련된 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하고, 상기 제1 반도체 칩은 상기 제2 면이 상기 기판의 리세스의 바닥벽에 접하도록 상기 리세스 내에 배치되고, 상기 기판의 배선 패턴은 상기 제1 반도체 칩의 제2 면에 접하는 도전층을 포함한다.
예시적인 실시예들에서, 상기 안테나 패턴 상의 적어도 하나의 렌즈층을 더 포함한다.
예시적인 실시예들에서, 상기 적어도 하나의 렌즈층은 상호 이격된 렌즈층들을 포함한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 재배선 패턴 및 상기 재배선 패턴을 피복하는 재배선 절연층을 포함하는 재배선 구조체; 상기 재배선 구조체 상에 마련되고, 상기 재배선 패턴에 전기적으로 연결된 반도체 칩; 상기 반도체 칩을 덮는 몰딩층; 상기 몰딩층 상의 그라운드 패턴; 상기 그라운드 패턴 상의 안테나 패턴; 및 상기 그라운드 패턴과 상기 재배선 패턴을 전기적으로 연결하도록, 상기 몰딩층의 측면 및 상기 재배선 구조체의 측면 상에서 연장된 외부 도전성 차폐층;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 몰딩층을 관통하고, 상기 안테나 패턴을 상기 재배선 패턴에 전기적으로 연결시키는 수직 연결 도전체를 더 포함한다.
예시적인 실시예들에서, 상기 재배선 패턴의 일부는 상기 안테나 패턴과 무선 통신 가능하게 커플링된다.
예시적인 실시예들에서, 상기 안테나 패턴 상의 적어도 하나의 렌즈층을 더 포함한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 재배선 패턴 및 상기 재배선 패턴을 피복하는 재배선 절연층을 포함하는 재배선 구조체; 상기 재배선 구조체 상에 마련되고, 상기 재배선 패턴에 전기적으로 연결된 반도체 칩; 상기 반도체 칩을 덮는 몰딩층; 상기 몰딩층 내에서 수직 방향으로 연장되고, 상기 재배선 패턴을 통해 상기 반도체 칩에 전기적으로 연결된 안테나 패턴; 및 상기 반도체 칩의 측면을 포위하도록 상기 몰딩층 내에 마련되고, 수평 방향으로 상기 안테나 패턴과 상기 반도체 칩 사이에 배치된 도전성 차폐층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예들에 의하면, 안테나 패턴은 반도체 칩과 근접 배치되므로, 안테나 패턴과 반도체 칩 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다. 아울러, 반도체 패키지는 반도체 칩이 기판의 리세스 내에 배치된 소위 칩-인-보드 구조를 가지므로, 소형의 폼 팩터를 달성할 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8a는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8b는 도 8a의 Z-Z'선에 따른 기판의 단면도이다.
도 9은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 기판(110), 반도체 칩(130), 몰딩층(140), 재배선 패턴(151), 안테나 패턴(160), 및 제1 재배선 절연층(153)을 포함할 수 있다. 반도체 패키지(10)는 무선 통신을 송수신하도록 구성된 안테나 패턴(160)이 포함된 안테나-인-패키지(Antenna in Package)일 수 있다.
기판(110)은, 예를 들어, 인쇄회로 기판(Printed Circuit Board, PCB)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 기판(110)은 MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB) 등의 회로 기판일 수 있다.
기판(110)은 기판 베이스(111) 및 기판 배선 패턴(120)을 포함할 수 있다.
기판 베이스(111)는 절연성 물질을 포함할 수 있다. 예를 들어, 기판 베이스(111)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 기판 베이스(111)는 FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등으로 형성될 수 있다. 예를 들어, 기판 베이스(111)는 프리프레그(prepreg)와 같이 수지에 유리 섬유 및/또는 무기필러와 같은 보강재가 첨가된 재료로 형성될 수도 있다.
기판 배선 패턴(120)은 도전층 및 도전성 비아 포스트(125)를 포함할 수 있다.
예를 들어, 기판 배선 패턴(120)은 기판 베이스(111)의 표면 또는 기판 베이스(111) 내에 마련되고, 서로 다른 층을 이루도록 수직 방향(예를 들어, Z방향)으로 이격된 복수의 도전층을 포함할 수 있다. 예를 들어, 기판 배선 패턴(120)은 복수의 도전층 중 최상부에 있고 기판(110)의 상면 상에 배치된 제1 도전층(121), 제1 도전층(121)으로부터 기판(110)의 하면을 향해 이격된 제2 도전층(122), 제2 도전층(122)으로부터 기판(110)의 하면을 향해 이격된 제3 도전층(123), 및 제3 도전층(123)으로부터 기판(110)의 하면을 향해 이격된 제4 도전층(124)을 포함할 수 있다.
도전성 비아 포스트(125)는 복수의 도전층 중 적어도 2개의 층을 전기적으로 연결시키도록 기판 베이스(111) 내에서 수직 방향으로 연장될 수 있다. 예를 들어, 복수의 도전성 비아 포스트(125) 중 일부는 제1 도전층(121)이 제4 도전층(124)에 전기적으로 연결되도록 제1 도전층(121)과 제4 도전층(124) 사이에서 연장될 수 있다.
제1 내지 제4 도전층(121, 122, 123, 124) 및 도전성 비아 포스트(125)는 각각, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru), 또는 이들의 조합을 포함할 수 있다.
예를 들어, 복수의 도전층 중 최하부에 배치된 제4 도전층(124) 상에는 외부 연결 단자(190)가 연결될 수 있다. 또는, 외부 연결 단자(190)는 재배선 패턴(151) 상에 연결될 수도 있고, 경우에 따라 생략될 수도 있다. 외부 연결 단자(190)를 통해, 반도체 칩(130)은 반도체 칩(130)의 동작을 위한 제어 신호, 전원 신호, 및 그라운드 신호 중 적어도 하나를 외부로부터 제공받을 수 있다. 또한, 외부 연결 단자(190)를 통해, 반도체 칩(130)에 저장될 데이터 신호를 외부로부터 제공받거나 반도체 칩(130)에 저장된 데이터를 외부에 제공할 수 있다. 예를 들어, 외부 연결 단자(190)는 솔더 볼 또는 솔더 범프일 수 있다.
기판(110)은 리세스(115)를 포함할 수 있다. 리세스(115)는 반도체 칩(130) 등의 부품을 수용하도록 기판(110) 내에 마련된 공간일 수 있다. 예를 들어, 기판(110)의 리세스(115)는 기판(110)의 상면으로부터 소정의 깊이를 가지도록 형성될 수 있다. 기판(110)의 리세스(115)는 반도체 칩(130) 등의 부품이 부착되는 바닥벽을 제공하고, 상기 바닥벽과 기판(110)의 상면 사이에서 연장된 측벽을 제공할 수 있다.
반도체 칩(130)은 서로 반대된 제1 면 및 제2 면을 포함할 수 있다. 반도체 칩(130)의 제1 면은 칩 패드(131)가 마련된 패드면일 수 있다. 칩 패드(131)는 반도체 칩(130)에 형성된 반도체 소자와 전기적으로 연결될 수 있다. 구체적으로 도시되지 않았으나, 반도체 칩(130)은 반도체 칩(130)의 제1 면을 덮되 칩 패드(131)를 노출시키는 개구부를 포함하는 패시베이션막을 포함할 수도 있다.
반도체 칩(130)은 기판(110)의 리세스(115) 내에 수용될 수 있다. 예를 들어, 반도체 칩(130)은 반도체 칩(130)의 제2 면이 리세스(115)의 바닥벽에 접하도록 리세스(115) 내에 배치될 수 있다. 예를 들어, 반도체 칩(130)의 제2 면과 리세스(115)의 바닥벽 사이에는 반도체 칩(130)을 고정하기 위한 접착 부재(139)가 배치될 수 있다. 예를 들어, 접착 부재(139)는 다이 어태치 필름일 수 있으나, 이에 한정되는 것은 아니다.
반도체 칩(130)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 안테나 패턴(160)과 전기적으로 또는 신호 전송 가능하게 연결된 통신용 반도체 칩으로서, 안테나 패턴(160)을 통해 송수신되는 무선 신호를 처리하기 위한 신호 처리 회로 등을 포함할 수 있다. 예를 들어, 반도체 칩(130)은 RFIC(Radio-Frequency Integrated Circuit)를 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 예를 들면, 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩(130)이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(130)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(130)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
도 1에서는 반도체 패키지(10)는 하나의 반도체 칩(130)을 포함하는 것으로 도시되었으나, 반도체 패키지(10)는 2개 이상의 반도체 칩(130)을 포함할 수도 있다. 예를 들어, 반도체 칩(130)은 2개 이상의 반도체 칩(130)이 수직으로 적층된 칩 스택(chip stack)일 수 있다. 예를 들어, 기판(110)의 리세스(115) 내에는 수평 방향으로 이격된 2개 이상의 반도체 칩(130)이 마련될 수 있다. 반도체 패키지(10)에 포함된 2개 이상의 반도체 칩(130)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들(130) 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package) 형태의 반도체 패키지일 수 있다.
예시적인 실시예들에서, 기판 배선 패턴(120)의 일부는 반도체 칩(130)의 방열 경로로 이용될 수 있다. 예를 들어, 제3 도전층(123)의 적어도 일부는 반도체 칩(130)에 접하며, 제3 도전층(123)은 도전성 물질로 형성된 방열 비아(126)에 연결될 수 있다. 이 경우, 반도체 칩(130)에서 발생된 열은 제3 도전층(123) 및 방열 비아(126)를 통해 외부로 용이하게 방출될 수 있다. 예시적인 실시예들에서, 상기 제3 도전층(123)은 면(plnae) 형태를 가지며, 리세스(115)의 바닥벽을 구성할 수 있다. 제3 도전층(123)은 반도체 칩(130)의 제2 면 전체와 수직 방향으로 중첩될 수 있다.
예시적인 실시예들에서, 반도체 칩(130)의 방열 경로로 이용되는 기판 배선 패턴(120)의 일부는 전기적으로 그라운드될 수 있다. 예컨대, 제3 도전층(123) 및 방열 비아(126)는 전기적으로 그라운드될 수 있다.
예시적인 실시예들에서, 제3 도전층(123)은 면(plnae) 형태를 가지며, 적어도 수직 방향으로 안테나 패턴(160)과 중첩되기에 적합한 면적을 가지도록 형성될 수 있다. 제3 도전층(123)은 안테나 패턴(160)에서 방사된 무선 신호 또는 안테나 패턴(160)으로 수신될 무선 신호를 반사함으로써, 안테나 패턴(160)의 이득(gain)을 향상시킬 수 있다.
몰딩층(140)은 반도체 칩(130)을 덮도록 기판(110)의 리세스(115)를 채울 수 있다. 예를 들어, 몰딩층(140)은 반도체 칩(130)과 리세스(115)의 측벽 사이의 틈에 채워져, 반도체 칩(130)의 측면을 덮을 수 있다.
또한, 일부 예시적인 실시예들에서, 몰딩층(140)은 반도체 칩(130)의 제1 면을 덮고, 기판(110)의 상면을 덮을 수 있다. 이 경우, 몰딩층(140)은 반도체 칩(130)의 칩 패드(131)를 노출시키기 위한 개구부 및 기판(110)의 상면의 제1 도전층(121)을 노출시키기 위한 개구부를 포함할 수 있다.
예를 들어, 상기 몰딩층(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 형성될 수 있다. 물론, 몰딩층(140)은 에폭시 몰딩 컴파운드에 한정되지 않고 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 몰딩층(140)은, 예를 들어 트랜스퍼 몰딩(transfer molding) 방법 또는 압축 몰딩(compression molding) 방법에 의해 형성될 수 있다.
재배선 패턴(151)은 반도체 칩(130)과 기판 배선 패턴(120)을 전기적으로 연결시킬 수 있다. 예를 들어, 반도체 칩(130)의 칩 패드(131)를 기판(110)의 제1 도전층(121)을 전기적으로 연결시킬 수 있다. 예를 들어, 재배선 패턴(151)은 몰딩층(140)의 표면을 따라 연장되며, 몰딩층(140)의 개구부를 통해 반도체 칩(130)의 칩 패드(131)에 물리적/전기적으로 연결되고, 몰딩층(140)의 개구부를 통해 기판(110)의 제1 도전층(121)에 물리적/전기적으로 연결될 수 있다.
예를 들어, 재배선 패턴(151)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru), 또는 이들의 조합을 포함할 수 있다.
안테나 패턴(160)은 반도체 칩(130)에 전기적으로 연결될 수 있고, 외부 기기와의 무선 신호를 전송하는데 이용될 수 있다. 예를 들어, 안테나 패턴(160)은 밀리미터 파장 대역의 무선 신호를 방사하거나 수신할 수 있다.
안테나 패턴(160)은 몰딩층(140)의 표면 상에 마련된 패턴부 및 몰딩층(140)의 개구부를 통해 반도체 칩(130)의 칩 패드(131)에 연결된 비아 부분을 포함할 수 있다. 안테나 패턴(160)의 비아 부분은 안테나 패턴(160)의 패턴부를 반도체 칩(130)의 칩 패드(131)에 전기적으로 연결시킬 수 있다.
예를 들어, 안테나 패턴(160)의 패턴부는 패치 안테나(patch antenna)일 수 있으며, 싱글 어레이(single array) 또는 멀티 어레이(multi array) 형태의 패치 안테나일 수 있다. 예를 들어, 안테나 패턴(160)의 패턴부는 사각형과 같은 다각형 형상, 미앤더(meander) 형상을 가질 수 있다. 그러나, 안테나 패턴(160)의 패턴부의 형태 및/또는 배치가 이들에 한정되는 것은 아니며, 안테나 패턴(160)의 패턴부는 원하는 주파수 대역의 통신을 수행하기에 적합한 다양한 형태 및/또는 배치를 가질 수 있다.
예시적인 실시예들에서, 안테나 패턴(160)의 패턴부는 반도체 칩(130)으로부터 멀어지는 방향으로 연장될 수 있다. 안테나 패턴(160)의 패턴부는 대체로 반도체 칩(130)과 수직 방향으로 중첩되지 않도록 배치되어, 안테나 패턴(160)의 패턴부와 반도체 칩(130) 사이의 전자파 간섭(Electromagnetic Interference, EMI)을 줄일 수 있다.
예를 들어, 안테나 패턴(160)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru), 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 안테나 패턴(160)은 재배선 패턴(151)의 형성을 위한 재배선 공정에서 재배선 패턴(151)과 함께 형성될 수 있다. 안테나 패턴(160)은 재배선 패턴(151)과 동일 레벨에 배치될 수 있고, 재배선 패턴(151)과 동일한 물질 또는 동일한 물질의 조합을 포함할 수 있다.
제1 재배선 절연층(153)은 몰딩층(140) 상에 마련되며, 재배선 패턴(151) 및 안테나 패턴(160)을 덮어 피복할 수 있다. 제1 재배선 절연층(153)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예를 들어, 제1 재배선 절연층(153)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예를 들어, 제1 재배선 절연층(153)은 감광성 물질을 포함하는 물질막 또는 비감광성 물질을 포함하는 물질막으로 형성될 수 있다. 예를 들어, 제1 재배선 절연층(153)은 감광성 폴리이미드(photosensitive polyimide, PSPI) 또는 비감광성 폴리이미드(non-photosensitive polyimide)로 형성될 수 있다. 또는, 제1 재배선 절연층(153)은 산화물 또는 질화물을 포함할 수 있다. 예를 들어, 제1 재배선 절연층(153)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다
본 개시의 예시적인 실시예들에 의하면, 안테나 패턴(160)은 반도체 칩(130)과 근접 배치되므로, 안테나 패턴(160)과 반도체 칩(130) 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다. 아울러, 반도체 패키지(10)는 반도체 칩(130)이 기판(110)의 리세스(115) 내에 배치된 소위 칩-인-보드(CIB: chip-in-board) 구조를 가지므로, 소형의 폼 팩터를 달성할 수 있다.
도 2는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다.
도 2에 도시된 반도체 패키지(10a)는 그라운드 패턴(171)을 더 포함하는 점을 제외하고는 도 1에서 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 2를 참조하면, 안테나 패턴(160)의 패턴부는 제1 재배선 절연층(153) 상에서 연장되며, 제1 재배선 절연층(153) 상에 마련된 제2 재배선 절연층(155)에 덮여 피복될 수 있다. 안테나 패턴(160)의 패턴부는 제1 재배선 절연층(153) 및 몰딩층(140)을 통해 연장된 비아 부분에 의해 반도체 칩(130)의 칩 패드(131)에 연결될 수 있다.
그라운드 패턴(171)은 몰딩층(140) 상에서 연장되고, 제1 재배선 절연층(153)에 덮여 피복될 수 있다. 예를 들어, 그라운드 패턴(171)은 면(plane) 형태일 수 있다. 그라운드 패턴(171)은 재배선 패턴(151)의 형성을 위한 재배선 공정에서 재배선 패턴(151)과 함께 형성될 수 있다. 이 경우, 그라운드 패턴(171)은 재배선 패턴(151)과 동일 레벨에 배치될 수 있고, 재배선 패턴(151)과 동일한 물질 또는 동일한 물질의 조합을 포함할 수 있다.
예시적인 실시예들에서, 그라운드 패턴(171)은 전기적으로 그라운드될 수 있다. 예를 들면, 그라운드 패턴(171)은 몰딩층(140)의 개구부를 통해 기판(110)의 제1 도전층(121)에 연결될 수 있다. 그라운드 패턴(171)은 외부 연결 단자(190), 제4 도전층(124), 도전성 비아 포스트(125), 및 제1 도전층(121)을 통해 외부 기기에서 제공된 그라운드 신호를 제공받을 수 있다.
도 2에 예시된 바와 같이, 기판(110)의 리세스(115) 내에는 2개 이상의 반도체 칩(130)이 배치될 수 있다. 도 2에는 구체적으로 도시되지는 않았으나, 2개 이상의 반도체 칩(130)은 재배선 패턴(151)을 통해 서로 전기적으로 연결될 수 있다.
그라운드 패턴(171)은 안테나 패턴(160)의 적어도 일부와 수직 방향으로 중첩되도록 배치되어, 그라운드 패턴(171)의 하방에 배치된 전자 부품과 안테나 패턴(160) 사이의 전자파 간섭을 방지될 수 있다. 예시적인 실시예들에서, 그라운드 패턴(171)은 반도체 칩들(130) 중 적어도 하나의 반도체 칩(130) 및 안테나 패턴(160)의 패턴부와 수직 방향으로 중첩되며, 수직 방향으로 상기 적어도 하나의 반도체 칩(130)과 안테나 패턴(160) 사이에 배치될 수 있다. 그라운드 패턴(171)에 의해, 상기 적어도 하나의 반도체 칩(130)과 안테나 패턴(160)의 패턴부 사이의 전자파 간섭이 방지될 수 있다.
도 3은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다.
도 3에 도시된 반도체 패키지(10b)는 렌즈층(165)을 더 포함한다는 점을 제외하고는 도 1에서 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 3을 참조하면, 렌즈층(165)은 안테나 패턴(160) 상에 배치되며, 안테나 패턴(160)의 송수신율 및 이득을 보다 더 향상시킬 수 있다. 렌즈층(165)은, 예를 들어 무선 신호를 굴절 또는 반사시키도록 구성될 수 있다. 렌즈층(165)은, 예를 들어 반구 형태를 가질 수 있으나, 이에 한정되는 것은 아니다.
렌즈층(165)은 유전 물질을 포함할 수 있다. 예를 들어, 렌즈층(165)은 유리, 세라믹, 실리콘, 석영 등의 물질을 포함할 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다.
도 4에 도시된 반도체 패키지(10c)는 복수의 렌즈층(165)을 포함한다는 점을 제외하고는 도 3에서 설명된 반도체 패키지(10b)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 4를 참조하면, 안테나 패턴(160) 상에는 서로 이격된 복수의 렌즈층(165)이 배치될 수 있다. 예를 들어, 안테나 패턴(160)이 멀티 어레이 형태의 패치 안테나와 같이 서로 이격된 복수의 단위 패턴을 포함할 수 있다. 이 때, 복수의 렌즈층(165) 각각은 상기 복수의 단위 패턴 각각 상에 배치될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다.
도 5에 도시된 반도체 패키지(10d)는 안테나 패턴(160)이 기판(110) 내에 마련된 점을 제외하고는 도 1에서 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 안테나 패턴(160)은 기판 베이스(111) 내에 마련되며, 수평 방향(예를 들어, X 방향 또는 Y 방향)으로 연장될 수 있다. 예를 들어, 안테나 패턴(160)은 제3 도전층(123)으로부터 하방으로 이격되며, 리세스(115)의 바닥벽과 기판(110)의 하면 사이에 배치될 수 있다. 안테나 패턴(160)은 주로 기판(110)의 하면을 통해 무선 신호를 송수신하도록 구성될 수 있다.
안테나 패턴(160)은 기판 배선 패턴(120) 및 재배선 패턴(151)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다. 예를 들어, 안테나 패턴(160)은 도전성 비아 포스트(125), 제1 도전층(121), 및 재배선 패턴(151)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제3 도전층(123)은 전기적으로 그라운드될 수 있다. 제3 도전층(123)은 수직 방향으로 리세스(115)에 수용된 반도체 칩(130)과 안테나 패턴(160) 사이에 배치되어, 반도체 칩(130)과 안테나 패턴(160) 사이의 전자파 간섭을 방지하도록 구성될 수 있다.
도 6는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10e)를 나타내는 단면도이다.
도 6에 도시된 반도체 패키지(10e)는 안테나 패턴(160)이 기판(110) 내에 마련된 점, 및 도전성 차폐층(173)을 더 포함하는 점을 제외하고는 도 1에서 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 6를 참조하면, 안테나 패턴(160)은 기판 베이스(111) 내에 마련되며, 수직 방향으로 연장될 수 있다. 예를 들어, 안테나 패턴(160)은 반도체 칩(130)의 측면으로부터 수평 방향으로 이격되며, 수평 방향으로 리세스(115)의 측벽과 기판(110)의 외측면(또는, 반도체 패키지(10e)의 측면) 사이에 배치될 수 있다. 안테나 패턴(160)은 주로 기판(110)의 외측면을 통해 무선 신호를 송수신하도록 구성될 수 있다. 안테나 패턴(160)은 재배선 패턴(151)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다.
기판(110)은 기판 베이스(111) 내에 마련된 도전성 차폐층(173)을 포함할 수 있다. 도전성 차폐층(173)은 기판 베이스(111) 내에서 수직 방향으로 연장될 수 있다. 도전성 차폐층(173)은 안테나 패턴(160)과 수평 방향으로 중첩되도록 배치될 수 있고, 반도체 패키지(10e)에 포함된 전자 부품과 안테나 패턴(160) 사이의 전자파 간섭을 방지할 수 있다.
예시적인 실시예들에서, 도전성 차폐층(173)은 수평 방향으로 안테나 패턴(160)과 반도체 칩(130) 사이에 배치되며, 반도체 칩(130)의 측면 및 안테나 패턴(160) 각각에 대해 수평 방향으로 중첩되도록 배치될 수 있다. 도전성 차폐층(173)에 의해, 반도체 칩(130)과 안테나 패턴(160) 사이의 전자파 간섭이 방지될 수 있다.
예시적인 실시예들에서, 도전성 차폐층(173)은 전기적으로 그라운드될 수 있다. 예를 들어, 도전성 차폐층(173)은 전기적으로 그라운드된 제3 도전층(123)에 전기적으로 연결되어 전기적으로 그라운드될 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10f)를 나타내는 단면도이다.
도 7에 도시된 반도체 패키지(10f)는 안테나 패턴(160)이 포함된 안테나 기판(180)을 포함하는 점을 제외하고는 도 1에서 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 7을 참조하면, 안테나 기판(180)은 연결 단자(191)를 통해 재배선 패턴(151)에 물리적/전기적으로 연결될 수 있다. 안테나 기판(180)은 베이스(181), 안테나 패턴(160), 및 연결 배선(183)을 포함할 수 있다. 안테나 기판(180)의 베이스(181)는 절연 물질을 포함하며, 예를 들어 세라믹, 실리콘, 유리, 플라스틱, 폴리머 또는 이들의 조합으로 이루어질 수 있다. 안테나 패턴(160)은 베이스(181)의 상면 상에 마련될 수 있다. 연결 배선(183)은 안테나 패턴(160) 및 연결 단자(191)에 각각 연결될 수 있다. 안테나 패턴(160)은 연결 배선(183), 연결 단자(191), 및 재배선 패턴(151)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다.
도 8a 및 도 8b는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10g)를 나타내는 도면들로서, 도 8a는 반도체 패키지(10g)의 단면도이고, 도 8b는 도 8a의 Z-Z'선에 따른 기판(110a)의 단면도이다.
도 8a 및 도 8b를 참조하면, 기판(110a)의 기판 베이스(111a)는 베이스층(1111) 및 베이스층(1111) 상에 세워진 복수의 기둥부(1113)를 포함할 수 있다. 복수의 기둥부(1113) 각각에는 도전성 비아 포스트(125)가 위치될 수 있다. 도전성 비아 포스트(125)는 기둥부(1113)를 관통하여 수직 방향으로 연장될 수 있고, 기둥부(1113)의 상면 마련된 제1 도전층(121)에 연결될 수 있다. 복수의 기둥부(1113)는 상호 이격되도록 배치되므로, 복수의 기둥부(1113) 사이에는 갭(gap, 113)이 형성될 수 있다.
예시적인 실시예들에서, 반도체 패키지(10g)를 제조하기 위해, 기판(110) 상에 반도체 칩(130)을 배치하는 단계, 몰딩층(140)을 형성하는 단계, 및 재배선 공정을 통해 재배선 패턴(151) 및 안테나 패턴(160)을 형성하는 단계를 순차적으로 수행할 수 있다.
예를 들어, 상기 몰딩층(140)을 형성하기 위해, 몰드 금형 상에 놓인 기판(110)에 대해 일 방향(예를 들어, X 방향)으로 몰딩 물질을 주입하고, 주입된 몰딩층(140)을 경화시킬 수 있다. 이 때, 기판(110a)의 일 측부에서 주입된 몰딩 물질이 일 방향(예를 들어, X 방향)으로 유동하는 동안, 상기 몰딩 물질은 복수의 기둥부(1113) 사이의 상기 갭(113)을 통해 유동 가능하므로, 상기 몰딩 물질의 유동성이 향상될 수 있다. 이에 따라, 몰딩층(140)에 보이드와 같은 결함 발생이 줄어들 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 패키지(20)는 재배선 구조체(201), 반도체 칩(230), 몰딩층(240), 안테나 패턴(250), 그라운드 패턴(260), 커버 절연층(257), 및 외부 도전성 차폐층(270)을 포함할 수 있다.
재배선 구조체(201)는 재배선 절연층(210) 및 재배선 패턴(220)을 포함할 수 있다.
재배선 절연층(210)은 수직 방향으로 적층된 복수의 절연층을 포함할 수 있다. 예를 들어, 재배선 절연층(210)은 수직 방향으로 차례로 적층된 제1 절연층(211), 제2 절연층(213) 및 제3 절연층(215)을 포함할 수 있다. 도 9에 예시된 것과 다르게, 재배선 절연층(210)은 1개의 절연층으로 이루어지거나, 2개 또는 4개 이상의 절연층이 적층된 구조를 가질 수도 있다. 예를 들어, 제1 내지 제3 절연층(211, 213, 215) 각각은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
재배선 패턴(220)은 재배선 절연층(210)에 의해 피복될 수 있다. 재배선 패턴(220)은 반도체 칩(230)과 외부 연결 단자(290)를 전기적으로 연결하고, 안테나 패턴(250)과 반도체 칩(230)과 안테나 패턴을 전기적으로 연결하도록 구성될 수 있다. 예를 들어, 재배선 패턴(220)은 제1 도전성 패턴(221), 제2 도전성 패턴(223), 및 제3 도전성 패턴(225)을 포함할 수 있다.
제1 도전성 패턴(221)은 제1 절연층(211)과 제2 절연층(213) 사이에 개재되고 제1 절연층(211)의 표면을 따라 수평 방향으로 연장된 제1 라인 패턴과, 제1 절연층(211)의 개구부에 의해 오픈된 반도체 칩(230)의 칩 패드(231)에 연결된 제1 비아 패턴을 포함할 수 있다. 제1 도전성 패턴(221)의 제1 비아 패턴은 외부 연결 단자(290)에 연결될 수 있다. 제2 도전성 패턴(223)은 제2 절연층(213)과 제3 절연층(215) 사이에 개재되고 제2 절연층(213)의 표면을 따라 수평 방향으로 연장된 제2 라인 패턴과, 제2 절연층(213)의 개구부를 통해 오픈된 제1 도전성 패턴(221)의 제1 라인 패턴에 연결된 제2 비아 패턴을 포함할 수 있다. 제3 도전성 패턴(225)은 제3 절연층(215)의 개구부를 통해 오픈된 제2 도전성 패턴(223)의 제2 라인 패턴에 연결될 수 있다. 제3 도전성 패턴(225) 상에는 칩 연결 단자(237)가 배치될 수 있다. 제1 내지 제3 도전성 패턴(221, 223, 225) 각각은 구리(Cu)와 같은 도전성 물질을 포함할 수 있다.
반도체 칩(230)은 재배선 구조체(201) 상에 플립 칩 방식으로 실장될 수 있다. 예를 들어, 반도체 칩(230)과 제3 도전성 패턴(225) 사이에는 마이크로 범프와 같은 칩 연결 단자(237)가 배치될 수 있고, 반도체 칩(230)은 칩 연결 단자(237)를 통해 제3 도전성 패턴(225)에 전기적으로 연결될 수 있다. 반도체 칩(230)은 앞서 도 1을 참조하여 설명된 반도체 칩(130)과 실질적으로 동일하거나 유사할 수 있으므로, 여기서 반도체 칩(230)에 대한 상세한 설명은 생략한다.
몰딩층(240)은 반도체 칩(230)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩층(240)은 반도체 칩(230)의 측면을 덮고, 반도체 칩(230)의 상면을 덮을 수 있다. 일부 예시적인 실시예들에서, 몰딩층(240)은 반도체 칩(230)의 측면을 덮되, 반도체 칩(230)의 상면은 덮지 않을 수도 있다. 또한, 몰딩층(240)은 반도체 칩(230)과 재배선 구조체(201) 사이에 채워지며, 칩 연결 단자(237)를 둘러쌀 수 있다. 몰딩층(240)은 예를 들어 에폭시 몰딩 컴파운드로 형성될 수 있으나, 이에 한정되는 것은 아니다.
커버 절연층(257)은 몰딩층(240) 상에 마련되며, 몰딩층(240) 상에서 연장된 그라운드 패턴(260)을 덮을 수 있다. 커버 절연층(257)은, 예를 들어, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다.
그라운드 패턴(260)은 안테나 패턴(250) 아래에 배치되고, 안테나 패턴(250)의 적어도 일부와 수직 방향으로 중첩될 수 있다. 그라운드 패턴(260)은 몰딩층(240) 상에서 연장되고, 커버 절연층(257)에 덮여 피복될 수 있다. 예를 들어, 그라운드 패턴(260)은 면(plane) 형태일 수 있다. 예시적인 실시예들에서, 그라운드 패턴(260)은 전기적으로 그라운드될 수 있다.
그라운드 패턴(260)은 안테나 패턴(250)의 적어도 일부와 수직 방향으로 중첩되도록 배치되어, 그라운드 패턴(260) 보다 아래에 배치된 전자 부품과 안테나 패턴(250) 사이의 전자파 간섭을 방지할 수 있다. 예시적인 실시예들에서, 그라운드 패턴(260)은 안테나 패턴(250) 및 반도체 칩(230) 각각에 수직 방향으로 중첩되며, 수직 방향으로 안테나 패턴(250)과 반도체 칩(230) 사이에 배치될 수 있다. 반도체 칩(230)과 안테나 패턴(250) 사이의 전자파 간섭은 그라운드 패턴(260)에 의해 방지될 수 있다.
안테나 패턴(250)은 그라운드 패턴(260)을 덮는 커버 절연층(257) 상에 마련될 수 있다. 예시적인 실시예들에서, 안테나 패턴(250)은 몰딩층(240) 및 커버 절연층(257)을 관통하여 연장된 수직 연결 도전체(255)를 통해 재배선 구조체(201)의 재배선 패턴(220)에 전기적으로 연결될 수 있다. 예를 들어, 안테나 패턴(250)은 수직 연결 도전체(255) 및 재배선 패턴(220)을 통해 반도체 칩(230)에 전기적으로 연결될 수 있다. 예를 들어, 안테나 패턴(250)은 패치 안테나일 수 있으며, 싱글 어레이 또는 멀티 어레이 형태의 패치 안테나일 수 있다.
외부 도전성 차폐층(270)은 반도체 패키지(20)의 최외곽 부분에 형성되며, 외부 환경과 반도체 패키지(20)에 포함된 반도체 칩(230) 등의 전자 부품 사이의 전자파 간섭을 차폐하는 역할을 수행할 수 있다. 예를 들어, 외부 도전성 차폐층(270)은 몰딩층(240)의 측면, 재배선 구조체(201)의 측면, 커버 절연층(257)의 측면, 및 커버 절연층(257)의 상면 일부를 덮도록 형성될 수 있다. 외부 도전성 차폐층(270)은 안테나 패턴(250)이 노출되도록 안테나 패턴(250)은 덮지 않도록 형성되며, 안테나 패턴(250)이 수용되는 개구부를 정의할 수 있다.
예를 들어, 외부 도전성 차폐층(270)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다. 예를 들어, 외부 도전성 차폐층(270)은 물리 기상 증착, 화학 기상 증착, 무전해 도금, 전해 도금, 스프레잉 등의 공정을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 외부 도전성 차폐층(270)은 재배선 패턴(220) 및 그라운드 패턴(260)에 각각 전기적으로 연결될 수 있다. 예를 들어, 외부 도전성 차폐층(270)은 재배선 구조의 측면을 통해 노출된 재배선 패턴(220)의 일 부분에 접하도록 형성되고, 그라운드 패턴(260)에 접하도록 형성될 수 있다. 이 경우, 그라운드 패턴(260)은 외부 연결 단자(290), 재배선 패턴(220), 외부 도전성 차폐층(270)을 통해 외부 기기에서 제공된 그라운드 신호를 제공받을 수 있다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20a)를 나타내는 단면도이다.
도 10에 도시된 반도체 패키지(20a)는 수직 연결 도전체(255)가 생략된 점을 제외하고는 도 9에서 설명된 반도체 패키지(20)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 10을 참조하면, 안테나 패턴(250)은 재배선 패턴(220)에 마련된 급전(feed) 패턴에 신호 전송 가능하게 커플링될 수도 있다. 재배선 패턴(220)의 급전 패턴은 안테나 패턴(250)과 무선 통신하도록 구성되며, 재배선 패턴(220)의 상기 급전 패턴과 안테나 패턴(250)은 상호 이격된 상태로 신호를 송수신하도록 구성될 수 있다. 이에 따라, 재배선 패턴(220)과 안테나 패턴(250)을 직접 연결시키기 위한 급전 라인(예를 들어, 도 10의 수직 연결 도전체(255))이 생략될 수 있다. 안테나 패턴(250)이 재배선 패턴(220)의 급전 패턴에 신호 전송 가능하게 커플링될 수 있도록, 재배선 패턴(220)의 상기 급전 패턴의 형태 및 사이즈 또는 재배선 패턴(220)의 상기 특정 패턴과 안테나 패턴(250) 사이의 거리는 적절히 조절될 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20b)를 나타내는 단면도이다.
도 11에 도시된 반도체 패키지(20b)는 렌즈층(265)을 더 포함한다는 점을 제외하고는 도 9에서 설명된 반도체 패키지(20)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 11을 참조하면, 렌즈층(265)은 안테나 패턴(250) 상에 배치되며, 안테나 패턴(250)의 송수신율 및 이득을 보다 더 향상시킬 수 있다. 렌즈층(265)은, 예를 들어 무선 신호를 굴절 또는 반사시키도록 구성될 수 있다. 렌즈층(265)은, 예를 들어 반구 형태를 가질 수 있으나, 이에 한정되는 것은 아니다. 렌즈층(265)은, 예를 들어 유전 물질을 포함할 수 있다. 예를 들어, 렌즈층(265)은 유리, 세라믹, 실리콘, 석영 등의 물질을 포함할 수 있다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20c)를 나타내는 단면도이다.
도 12에 도시된 반도체 패키지(20c)는 복수의 렌즈층(265)을 포함한다는 점을 제외하고는 도 11에서 설명된 반도체 패키지(20b)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 12를 참조하면, 안테나 패턴(250) 상에는 서로 이격된 복수의 렌즈층(265)이 배치될 수 있다. 예를 들어, 안테나 패턴(250)이 멀티 어레이 형태의 패치 안테나와 같이 서로 이격된 복수의 단위 패턴을 포함할 때, 복수의 렌즈층(265) 각각은 상기 복수의 단위 패턴 각각 상에 배치될 수 있다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20d)를 나타내는 단면도이다.
도 13에 도시된 반도체 패키지(20d)는 안테나 패턴(250)이 몰딩층(240) 내에 마련된 점, 외부 도전성 차폐층(270)이 생략된 점, 및 도전성 차폐층(280)을 더 포함하는 점을 제외하고는 도 9에서 설명된 반도체 패키지(20)와 대체로 동일하거나 유사할 수 있다. 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 13을 참조하면, 안테나 패턴(250)은 몰딩층(240) 내에서 수직 방향으로 연장될 수 있다. 예를 들어, 안테나 패턴(250)은 반도체 칩(230)의 측면과 반도체 패키지(20d)의 측면 사이에 배치되며, 주로 반도체 패키지(20d)의 측면을 통해 무선 신호를 송수신하도록 구성될 수 있다.
안테나 패턴(250)은 몰딩층(240) 내에서 수직 방향으로 연장될 수 있고, 몰딩층(240)을 관통하는 형태일 수 있다. 안테나 패턴(250)은 재배선 패턴(220)에 연결될 수 있고, 재배선 패턴(220)을 통해 반도체 칩(230)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 반도체 패키지(20d)는 서로 이격된 복수개의 안테나 패턴(250)을 포함할 수 있다. 복수개의 안테나 패턴(250)은 재배선 패턴(220)을 통해 각각 반도체 칩(230)에 전기적으로 연결될 수 있다. 예를 들어, 복수개의 반도체 안테나 패턴(250)은 반도체 패키지(20d)의 외곽 영역 내에 배치될 수 있고, 반도체 패키지(20d)의 측면을 따라 이격 배치될 수 있다.
도전성 차폐층(280)은 몰딩층(240) 내에서 수직 방향으로 연장될 수 있다. 도전성 차폐층(280)은 안테나 패턴(250)과 수평 방향으로 중첩되도록 배치되며, 반도체 패키지(20d)에 포함된 전자 부품과 안테나 패턴(250) 사이의 전자파 간섭을 방지할 수 있다.
예시적인 실시예들에서, 도전성 차폐층(280)은 안테나 패턴(250)과 반도체 칩(230)의 측면 사이에 배치되며, 반도체 칩(230)의 측면 및 안테나 패턴(250) 각각에 대해 수평 방향으로 중첩되도록 배치될 수 있다. 도전성 차폐층(280)에 의해, 반도체 칩(230)과 안테나 패턴(250) 사이의 전자파 간섭이 방지될 수 있다.
예시적인 실시예들에서, 도전성 차폐층(280)은 전기적으로 그라운드될 수 있다. 예를 들어, 도전성 차폐층(280)은 전기적으로 그라운드된 재배선 패턴(220)의 일부에 연결되어 전기적으로 그라운드될 수 있다.
예시적인 실시예들에서, 도전성 차폐층(280)은 반도체 패키지(20d)의 측면(또는, 몰딩층(240)의 측면)을 따라 연속적으로 연장될 수 있다. 예를 들어, 평면적 관점에서, 도전성 차폐층(280)은 반도체 패키지(20d)의 측면을 따라 연장된 링 형태를 가질 수 있고, 반도체 칩(230)의 측면을 포위할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 기판
111: 기판 베이스 115: 리세스
120: 기판 배선 패턴 121, 122, 123, 124: 도전층
125: 도전성 비아 포스트 130: 반도체 칩
140: 몰딩층 151: 재배선 패턴
160: 안테나 패턴

Claims (17)

  1. 리세스를 포함하는 기판;
    상기 기판의 리세스 내에 배치되고, 제1 칩 패드 및 제2 칩 패드가 마련된 제1 면을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 측면 및 상기 제1 면을 덮도록 상기 리세스 내에 채워지고, 상기 기판을 덮는 몰딩층;
    상기 제1 반도체 칩의 상기 제1 칩 패드를 상기 기판의 배선 패턴에 전기적으로 연결시키고, 상기 몰딩층의 상면을 따라 연장된 재배선 패턴; 및
    상기 제1 반도체 칩의 상기 제2 칩 패드에 전기적으로 연결되고, 상기 몰딩층의 상기 상면 상에서 연장된 안테나 패턴;
    을 포함하고,
    상기 기판은,
    베이스층 및 상기 베이스층 상에 세워진 복수의 기둥부를 포함하는 절연성의 기판 베이스; 및
    상기 복수의 기둥부 각각 내에 마련된 도전성 비아 포스트;
    를 포함하고,
    상기 복수의 기둥부는 상기 제1 반도체 칩의 일 측면을 따라 일 방향으로 차례로 배치된 제1 기둥부, 제2 기둥부, 및 제3 기둥부를 포함하고,
    상기 몰딩층은 상기 제1 기둥부와 상기 제2 기둥부가 이격되어 형성된 갭을 채우고 상기 제2 기둥부와 상기 제3 기둥부가 이격되어 형성된 갭을 채우는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선 패턴 및 상기 안테나 패턴을 덮도록 상기 몰딩층의 상기 상면 상에 마련된 제1 재배선 절연층을 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 반도체 칩과 이격되도록 상기 기판의 리세스 내에 배치된 제2 반도체 칩;
    상기 재배선 패턴을 덮도록 상기 몰딩층의 상기 상면 상에 마련된 제1 재배선 절연층;
    상기 제1 재배선 절연층 상에 배치되고, 상기 안테나 패턴을 덮는 제2 재배선 절연층; 및
    상기 제2 반도체 칩 및 안테나 패턴과 수직 방향으로 중첩되고, 전기적으로 그라운드된 그라운드 패턴;
    을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 안테나 패턴은 상기 몰딩층의 상기 상면에 직접 접촉되고 상기 몰딩층의 상기 상면을 따라 연장된 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제1 반도체 칩은 상기 제1 면에 반대된 제2 면을 포함하고,
    상기 제1 반도체 칩은 상기 제2 면이 상기 기판의 리세스의 바닥벽에 접하도록 상기 리세스 내에 배치되고,
    상기 기판의 배선 패턴은 상기 제1 반도체 칩의 상기 제2 면에 접하는 도전층을 포함하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 안테나 패턴 상의 적어도 하나의 렌즈층을 더 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 렌즈층은 상호 이격된 렌즈층들을 포함하는 반도체 패키지.
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