CN109411451A - 扇出型半导体封装件 - Google Patents

扇出型半导体封装件 Download PDF

Info

Publication number
CN109411451A
CN109411451A CN201810729803.9A CN201810729803A CN109411451A CN 109411451 A CN109411451 A CN 109411451A CN 201810729803 A CN201810729803 A CN 201810729803A CN 109411451 A CN109411451 A CN 109411451A
Authority
CN
China
Prior art keywords
fan
type semiconductor
semiconductor package
package part
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810729803.9A
Other languages
English (en)
Other versions
CN109411451B (zh
Inventor
苏源煜
白龙浩
金斗
金斗一
许荣植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170163040A external-priority patent/KR102029544B1/ko
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN109411451A publication Critical patent/CN109411451A/zh
Application granted granted Critical
Publication of CN109411451B publication Critical patent/CN109411451B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/48—Earthing means; Earth screens; Counterpoises
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/24—Supports; Mounting means by structural association with other equipment or articles with receiving set
    • H01Q1/241—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM
    • H01Q1/242—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use
    • H01Q1/243—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use with built-in antennas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/40—Radiating elements coated with or embedded in protective material

Abstract

本公开提供一种扇出型半导体封装件。所述扇出型半导体封装件包括：芯构件，具有通孔；半导体芯片，设置在所述通孔中并且具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面相背对；包封件，包封所述芯构件和所述半导体芯片的至少部分；及连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上并且包括连接到所述连接焊盘的重新分布层。所述芯构件包括设置在不同的水平面上的多个布线层，介电质设置在所述芯构件的所述多个布线层之间，所述多个布线层中的一者包括天线图案，所述多个布线层中的另一者包括接地图案，并且所述天线图案按照信号方式通过所述重新分布层连接到所述连接焊盘。

Description

扇出型半导体封装件
本申请要求于2017年8月18日和于2017年11月30日提交到韩国知识产权局的第10-2017-0104603号和第10-2017-0163040号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种其中形成有天线图案和接地图案的扇出型半导体封装件。
背景技术
使用10GHz或更高的毫米波的应用已被广泛地用于检测运动以增加用户界面(I/F)便利性的运动传感器产品、在预定空间中确认入侵者的用于安保的动作监测传感器产品、用于汽车等的近场和远场检测的24GHz和77GHz雷达系统以及用于移动或60GHz通信的第五代(5G)通信。在如上所述的使用毫米波的产品的情况下，当信号从射频集成电路(RFIC)传输到天线或从天线传输到RFIC时，信号应该被传输为使得尽可能少地产生信号损耗。通常，为此目的，RFIC和天线通过同轴电缆彼此连接以使信号衰减最小化，这在空间和成本方面效率低。
近来，在60GHz通信系统中，已经开始使用以下方式：使用诸如低温共烧陶瓷(LTCC)等的材料设计60GHz天线，然后将60GHz天线附着到RFIC以显著减小组件之间的距离。另外，在用于汽车的雷达系统中，已经使用以下方式：将RFIC安装在主印刷电路板(PCB)上、在主PCB上形成作为图案的天线并且将天线连接到主PCB，或者将单独的天线模块安装到主PCB。然而，以这种方式，难以充分地防止组件之间的线路到线路损耗的产生。
近来，根据封装技术的发展，已经开发了在RFIC封装件中形成天线的方法，在一些情况下，已经使用在RFIC封装件的重新分布层(RDL)上形成天线图案的方式。然而，以这种方式，在确保天线的辐射性能方面存在一些设计限制，或者存在将发生性能错误的可能性。因此，需要能够在设计方面具有灵活的自由度并且显著地减小设计误差的天线集成封装设计技术和稳定的RFIC。
发明内容
本公开的一方面可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，可通过显著地减小半导体芯片和天线图案之间的距离来防止信号传输的损耗，可在单个封装件中确保稳定的天线性能，可减小封装件的整体尺寸并且可简化工艺。
根据本公开的一方面，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，具有通孔的单个芯构件被引入到其中包封有半导体芯片的区域中，半导体芯片设置在芯构件的通孔中，并且天线图案和接地图案形成在包括介电质的芯构件的不同的水平面上。
根据本公开的一方面，一种扇出型半导体封装件可包括：芯构件，具有通孔；半导体芯片，设置在所述通孔中并且具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面相背对；包封件，包封所述芯构件和所述半导体芯片的至少部分；及连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上并且包括连接到所述连接焊盘的重新分布层。所述芯构件可包括设置在不同的水平面上的多个布线层，介电质可设置在所述芯构件的所述多个布线层之间，所述多个布线层中的一者可包括天线图案，所述多个布线层中的另一者可包括接地图案，并且所述天线图案按照信号方式通过所述重新分布层连接到所述连接焊盘。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是示出当从上方观察时图9的扇出型半导体封装件的示意性平面图；
图11是示出当从下方观察时图9的扇出型半导体封装件的示意性平面图；
图12A至图12D是示出可在图9的扇出型半导体封装件中使用的各种天线图案的示意图；
图13是示出可在图9的扇出型半导体封装件中使用的天线图案的修改的示例的示意图；
图14A至图14F是示出制造图9的扇出型半导体封装件的工艺的示例的示意图；
图15是示出扇出型半导体封装件的另一示例的示意性截面图；
图16是示出当从上方观察时图15的扇出型半导体封装件的示意性平面图；
图17是示出扇出型半导体封装件的另一示例的示意性截面图；
图18是示出当从上方观察时图17的扇出型半导体封装件的示意性平面图；
图19是示出扇出型半导体封装件的另一示例的示意性截面图；
图20A至图20D是示出当从上方观察时图19的扇出型半导体封装件的各种示例的示意性平面图；
图21是示出扇出型半导体封装件的另一示例的示意性截面图；
图22是示出当从上方观察时图21的扇出型半导体封装件的示意性平面图；
图23是示出当从下方观察时图21的扇出型半导体封装件的示意性平面图；
图24是示出扇出型半导体封装件的另一示例的示意性截面图；
图25是示出扇出型半导体封装件的另一示例的示意性截面图；
图26是示出扇出型半导体封装件的另一示例的示意性截面图；
图27是示出扇出型半导体封装件的另一示例的示意性截面图；
图28是示出扇出型半导体封装件的另一示例的示意性截面图；
图29是示出扇出型半导体封装件的另一示例的示意性截面图；
图30是示出扇出型半导体封装件的另一示例的示意性截面图；
图31是示出扇出型半导体封装件的另一示例的示意性截面图；
图32是示出根据现有技术的扇出型半导体封装件应用到主板的示例的示意性截面图；及
图33是示出根据本公开的扇出型半导体封装件应用到主板的示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或者缩小组件的形状、尺寸等。
这里，相对于附图的截面的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，从概念上讲，“电连接”包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里，在附图中确定上部、下部、上侧、下侧、上表面、下表面等。例如，第一连接构件设置在重新分布层的上方的水平面上。然而，权利要求不限于此。另外，竖直方向指的是上述向上的方向和向下的方向，水平方向指的是与上述向上的方向和向下的方向垂直的方向。在这种情况下，竖直截面指的是沿着在竖直方向上的平面截取的情况，并且其示例可以为附图中示出的截面图。另外，水平截面指的是沿着在水平方向上的截面截取的情况，并且其示例可以为附图中示出的平面图。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将描述的其他组件以形成各种信号线1090。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。另外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板电脑(PC)、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或者电连接到母板1110或者可不物理连接或者电连接到母板1110的其他组件(诸如，相机1130)可容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，并且半导体封装件100可以为例如芯片相关组件中的应用处理器，但不限于此。电子装置不必然地限于智能电话1100，并且可以为如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可以非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，连接构件2240可形成在半导体芯片2220上，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能不能在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的情况下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的情况下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能不能使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的尺寸、用途等不同的尺寸、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述引入了具有形成在其中的天线图案和接地图案的芯构件的扇出型半导体封装件。
扇出型半导体封装件
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是示出当从上方观察时图9的扇出型半导体封装件的示意性平面图。
图11是示出当从下方观察时图9的扇出型半导体封装件的示意性平面图。
参照图9至图11，根据本公开中的示例性实施例的扇出型半导体封装件100A可包括：芯构件110，具有通孔110H；半导体芯片120，设置在通孔110H中并且具有其上设置有连接焊盘120P的有效表面以及与有效表面相背对的无效表面；包封件130，包封芯构件110和半导体芯片120的至少部分；及连接构件140，设置在芯构件110和半导体芯片120的有效表面上。半导体芯片120可按照面朝上的形式设置，使得有效表面指向附图中的顶部。芯构件110可包括：绝缘层111；布线层112a和112b，形成在绝缘层111的相背对的表面上；及过孔113，使布线层112a和112b彼此连接。芯构件110的第一布线层112a可包括天线图案112aA，芯构件110的第二布线层112b可包括接地图案112bG。第一布线层112a可包括天线图案112aA。天线图案112aA可按照信号方式通过馈线112aF连接到重新分布层142，以因此按照信号方式连接到半导体芯片120的连接焊盘120P。凸块下金属层160和电连接结构170可设置在芯构件110的下方，并且扇出型半导体封装件100A可因此安装在主板等上。
同时，在天线与射频集成电路(RFIC)一起形成在一个封装件中的情况下，需要考虑实现天线、接地面、介电材料、馈线等的手段，以确定天线的谐振频率和带宽。例如，需要恒定地保持和管理对天线的特性具有敏感影响的天线和接地面之间的距离(即，空气层的厚度或者介电材料的厚度)，以确保天线的稳定的辐射特性。在现有技术的情况下，如通过以图32中的示例的方式所示出的，使用在封装件200A的重新分布层240上形成通过馈线242F连接到被密封材料230密封的RFIC 220的连接焊盘220P的天线242A并且在主板300上形成接地面302G的方式。在这种情况下，需要通过封装件200A的焊球270的高度确保天线242A和接地面302G之间的厚度或距离d。因此，当在主板300上安装封装件200A时，可能会根据焊球被压实的高度水平面产生厚度差。另外，在这种情况下，空气层被用作介电材料，因此增大了天线242A的尺寸。另外，在这种情况下，助焊剂(flux)或外物可能会插入到天线242A和接地面302G之间的空间中，导致对天线242A的特性产生显著的影响。另外，在这种情况下，当RFIC 220中产生热时，难以确保足够的散热路径，因此，在使用大量的电力的产品中使用这种方式时具有局限性。
另一方面，在根据示例性实施例的扇出型半导体封装件100A中，如通过以图33中的示例的方式所示出的，引入了芯构件110并且天线图案112aA和接地图案112bG分别形成在芯构件110的上方和芯构件110的下方。因此，即使扇出型半导体封装件100A安装在主板300上，不管外部环境如何变化，仍可稳定地确保天线图案112aA的稳定的设计结构(即，天线图案112aA和接地图案112bG之间的距离d1)，以保持天线图案112aA的辐射特性。另外，可使用芯构件110的绝缘层111(见图9)的介电常数(ε1)减小天线图案112aA的尺寸以简化扇出型半导体封装件100A的整体尺寸，结果提高了空间效率并且降低了成本。另外，还可防止由于天线图案112aA和接地图案112bG之间的空间中的外物的影响而引起的天线图案112aA的性能劣化。另外，电连接结构170不限于焊球，并且可按照非常小的厚度实现。
具体地，在根据示例性实施例的扇出型半导体封装件100A中，如通过以图10和图11中的示例的方式所示出的，芯构件110可在具有大的面积的单个基板的基础上形成，天线图案112aA和接地图案112bG可分别形成在芯构件110的上方和芯构件110的下方，然后，诸如RFIC等的半导体芯片120可设置在芯构件110的通孔110H中。也就是说，芯构件110可以为具有大面积的单个构件，并且可不由多个单元构件组成。因此，制造工艺可以是简单的并且成本的降低可以是可行的。例如，用于天线图案112aA的接地表面或者第一布线层112a的各种其他信号图案可通过第二布线层112b的接地图案112bG解决。另外，在控制扇出型半导体封装件100A(如上所述的在单个基板的基础上形成的芯构件110围绕半导体芯片120)的翘曲方面可更加有效，并且当金属层形成在如上所述的芯构件110的通孔110H的壁上时，金属层可无缝地围绕半导体芯片120，因此散热效果或电磁波阻挡效果可以是非常优异的。
同时，这里的术语“连接”为包括组件彼此电连接或者按照信号的方式连接的情况以及组件彼此物理连接的情况的概念。另外，术语“连接”为包括间接连接以及直接连接的概念。另外，术语“电连接或者按照信号的方式连接”为包括物理连接和物理断开的概念。
在下文中，将更详细地描述根据示例性实施例的扇出型半导体封装件100A的组件。
芯构件110可包括使半导体芯片120的连接焊盘120P重新分布以因此减少连接构件140的层数的布线层112a和112b。如果必要，芯构件110可根据构成芯构件110的绝缘层111的材料提高扇出型半导体封装件100A的刚性，并且确保包封件130的厚度的均匀性。根据示例性实施例的扇出型半导体封装件100A可通过芯构件110被用作层叠封装(POP)型封装件。也就是说，芯构件110可用作连接构件。芯构件110可具有通孔110H。半导体芯片120可设置在通孔110H中，以与芯构件110分开预定距离。半导体芯片120的侧部可被芯构件110围绕。
芯构件110可包括：绝缘层111；第一布线层112a，设置在绝缘层111的上方；第二布线层112b，设置在绝缘层111的下方；及过孔113，贯穿绝缘层111并且使第一布线层112a和第二布线层112b彼此连接。芯构件110的布线层112a和112b的厚度可大于连接构件140的重新分布层142的厚度。由于芯构件110的厚度可与半导体芯片120等的厚度相似或者大于半导体芯片120等的厚度，因此布线层112a和112b可根据芯构件110的尺寸通过基板工艺按照大尺寸形成。另一方面，为了纤薄化，连接构件140的重新分布层142可通过半导体工艺按照小尺寸形成。
绝缘层111的材料没有具体地限制。例如，绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或者热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。
布线层112a和112b可使半导体芯片120的连接焊盘120P重新分布。另外，布线层112a和112b可包括诸如天线图案112aA的特定图案。布线层112a和112b中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。布线层112a和112b可根据它们的相应的层的设计执行各种功能。例如，布线层112a和112b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案、频率信号图案等的各种信号图案。另外，布线层112a和112b可包括各种焊盘图案等。
第一布线层112a可包括天线图案112aA和使天线图案112aA连接到半导体芯片120的连接焊盘120P的馈线112aF等。天线图案112aA可按照信号方式通过重新分布层142的信号图案142S连接到连接焊盘120P中的用于信号的连接焊盘120PS。第一布线层112a还可包括具有板形状的接地图案112aG、用于接地连接的焊盘112aPG、用于信号连接的焊盘112aPS等。第二布线层112b可包括接地图案112bG。接地图案112bG可通过重新分布层142的接地图案142G连接到连接焊盘120P中的用于接地的连接焊盘120PG。接地图案112bG可按照板形状形成，并且可占据绝缘层111的下表面的大部分。接地图案112bG可用作天线图案112aA、半导体芯片120、各种信号图案等的接地件。除了接地图案112bG之外，第二布线层112b可包括用于信号连接的电连接结构焊盘112bPS、用于接地连接的电连接结构焊盘112bPG等。
如上所述，根据示例性实施例的扇出型半导体封装件100A可具有设置在芯构件110的相背对的表面上的天线图案112aA和接地图案112bG。因此，可稳定地确保天线图案112aA和接地图案112bG之间的距离以保持天线图案112aA的辐射特性，并且可使用芯构件110中的介电质(即，绝缘层111)的介电常数减小天线图案112aA的尺寸，以简化扇出型半导体封装件100A的整体尺寸，结果提高空间效率并且降低成本。另外，还可防止由于天线图案112aA和接地图案112bG之间的空间中的外物的影响而引起的天线图案112aA的性能劣化，电连接结构170不限于焊球，并且可被纤薄化。
过孔113可使形成在不同的层上的布线层112a和112b彼此连接，结果在芯构件110中形成电路径。过孔113可包括用于信号连接的过孔113S、用于接地连接的过孔113G等。过孔113中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全地填充过孔113中的每个，或者可沿着过孔中的每个的壁形成导电材料。另外，过孔113中的每个可具有诸如沙漏形状、圆柱形状等的任意已知的形状。
半导体芯片120可以为按照数百至数百万的数量的元件或更多的元件集成在单个芯片中而提供的处于裸态的集成电路(IC)。集成电路(IC)可以为例如射频集成电路(RFIC)。也就是说，根据示例性实施例的扇出型半导体封装件100A可以为RFIC和毫米波/5G天线彼此集成的封装件。半导体芯片120可包括其上形成有各种电路的主体，并且连接焊盘120P可形成在主体的有效表面上。主体可在例如有效晶圆的基础上形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作主体的基体材料。连接焊盘120P可使半导体芯片120连接到其他组件，并且连接焊盘120P中的每个的材料可以为诸如铝(Al)的导电材料，但不限于此。
半导体芯片120的有效表面指的是半导体芯片120的其上设置有连接焊盘120P的表面，并且半导体芯片120的无效表面指的是半导体芯片120的与有效表面相背对的表面。作为示例，半导体芯片120可按照面朝上的形式设置以使其有效表面指向顶部。在这种情况下，连接构件140也可设置在芯构件110上。另外，第一布线层112a可形成在第二布线层112b的上方的水平面上。因此，半导体芯片120的连接焊盘120P中的用于信号的连接焊盘120PS可通过用于信号的信号图案142S和连接构件140的过孔143S连接到天线图案112aA的馈线112aF。因此，可显著地减小从用于信号的连接焊盘120PS到天线图案112aA的馈线112aF的距离。因此，可实现低的插入损耗。
包封件130可被构造为保护半导体芯片120并且提供绝缘区域。包封件130的包封形式没有具体地限制，并且可以为包封件130围绕半导体芯片120的至少部分的形式。例如，包封件130可覆盖芯构件110的下表面，并且覆盖半导体芯片120的无效表面和侧表面。另外，包封件130可填充通孔110H的至少部分。包封件130的具体材料没有具体地限制，而是可以为诸如ABF的绝缘材料。可选地，感光包封剂(PIE)可用作包封件130的材料。
连接构件140可用于使根据示例性实施例的扇出型半导体封装件100A连接到外部组件。另外，连接构件140可使半导体芯片120的连接焊盘120P重新分布。连接构件140可包括：第一绝缘层141a；重新分布层142，形成在第一绝缘层141a上；过孔143，形成在第一绝缘层141a中并且使重新分布层142连接到形成在另一层上的图案；及第二绝缘层141b，设置在第一绝缘层141a上并且覆盖重新分布层142。
第一绝缘层141a的材料可以为绝缘材料。在这种情况下，绝缘材料可以为诸如PID树脂的感光绝缘材料。在这种情况下，第一绝缘层141a可形成为具有较小的厚度，并且可更容易实现过孔143的细小的节距。当第一绝缘层141a为多层时，第一绝缘层141a的材料可彼此相同，如果必要，也可彼此不同。当第一绝缘层141a为多层时，第一绝缘层141a可根据工艺彼此一体化，使得第一绝缘层141a的多层之间的边界也可以是不明显的。第二绝缘层141b的材料也可以为绝缘材料。在这种情况下，绝缘材料可以为ABF等。也就是说，连接构件140的最外层可以为钝化层。
重新分布层142可用于使半导体芯片120的连接焊盘120P重新分布，并且重新分布层142的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。重新分布层142可根据相应的层的设计执行各种功能。例如，重新分布层142可包括接地图案142G、信号图案142S等。另外，重新分布层142可包括用于接地的焊盘142PG、用于信号的焊盘142PS等。
过孔143可使形成在不同的层上的重新分布层142、布线层112a等彼此连接，结果在连接构件140中形成电路径。过孔143中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全地填充过孔143中的每个，或者可沿着过孔中的每个的壁形成导电材料。另外，过孔143中的每个可具有诸如锥形形状、圆柱形状等的任意已知的形状。过孔143还可包括用于接地的过孔143G、用于信号的过孔143S等。
凸块下金属层160可被另外地构造为提高电连接结构170的连接可靠性以提高扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接构件140的第一布线层112a的通过包封件130的开口暴露的用于电连接结构的各种焊盘112aPG和112aPS。凸块下金属层160可通过已知的金属化方法使用已知的导电材料(诸如，金属)形成在包封件130的开口中，但不限于此。
电连接结构170可被另外地构造为将扇出型半导体封装件100A向外物理连接或者电连接。例如，扇出型半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用低熔点金属(例如，利用锡(Sn)-铝(Al)-铜(Cu)合金等形成的焊料)形成。然而，这仅是示例，电连接结构170中的每个的材料不限于此。电连接结构170中的每个可以为焊盘(land)、焊球、引脚等。电连接结构170可形成为多层结构或者单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，电连接结构170不限于此。电连接结构170的数量、间距、布置形式等没有具体地限制，而是本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘120P的数量按照数十至数百万的数量设置，或者可按照数十至数百万或更多或者数十至数百万或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了其中设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
图12A至图12D是示出可在图9的扇出型半导体封装件中使用的各种天线图案的示意图。
参照图12A至图12D，天线图案112aA可以为图12A中示出的偶极天线、图12B中示出的折叠式偶极天线、图12C中示出的贴片天线或者图12D中示出的共面贴片天线。然而，天线图案不限于此，而是可以为环形天线，回路天线等，并且各个天线可具有诸如矩形形状、正方形形状、圆形形状、辐射形形状等的各种形状。也就是说，天线图案112aA可实现毫米波/5G，并且天线图案112aA的种类或类型没有限制。
图13是示出可在图9的扇出型半导体封装件中使用的天线图案的修改的示例的示意图。
参照图13，天线图案112aA可包括多个贴片天线112aA1、112aA2、112aA3和112aA4。各个贴片天线112aA1至112aA4可通过各个馈线112aF1、112aF2、112aF3和112aF4按照信号方式连接到半导体芯片120的用于信号的各个连接焊盘。各个贴片天线112aA1、112aA2、112aA3和112aA4可包括发送(Tx)天线和接收(Rx)天线，发送(Tx)天线和接收(Rx)天线的数量没有具体地限制。
图14A至图14F是示出制造图9的扇出型半导体封装件的工艺的示例的示意图。
参照图14A，可制备芯构件110。可使用诸如覆铜层压板(CCL)的单个的大面积基板制备芯构件110。也就是说，可通过使用CCL分别在绝缘层111的相背对的表面上形成第一布线层112a和第二布线层112b并且形成贯穿绝缘层111的过孔113来制备芯构件110。天线图案112aA、馈线112aF、各种焊盘112aPS和112aPG等可形成为第一布线层112a。接地图案112bG、各种焊盘112bPS、112bPG等可形成为第二布线层112b。用于接地连接的过孔113G和用于信号连接的过孔113S等可形成为过孔113。另外，可形成用于电力的图案、焊盘、过孔等。可通过已知的镀覆工艺形成布线层112a和112b，并且可通过利用激光钻孔等形成通路孔然后通过镀覆填充通路孔来形成过孔113。
参照图14B，可在芯构件110中形成通孔110H。可使用机械钻孔、激光钻孔等形成通孔110H。在这种情况下，作为下一个工艺，可执行去钻污工艺。可选地，可通过喷砂法等形成通孔110H。通孔110H可贯穿在绝缘层111的上表面和下表面之间。通孔110H的尺寸可根据半导体芯片120的尺寸而合适地设计。如果必要，在形成通孔110H之后，可在通孔110H的壁上形成金属层然后连接到接地件，如下所述。在这种情况下，金属层还可用作接地件。
参照图14C，可使用粘合膜190设置半导体芯片120，并且可通过包封件130包封半导体芯片120。详细地，可将其中形成有通孔110H的芯构件110附着到诸如带等的粘合膜190，使得第一布线层112a指向粘合膜190，半导体芯片120可附着到粘合膜190的通过通孔110H暴露的一部分，使得半导体芯片120的有效表面指向粘合膜190，因此半导体芯片120可被包封件130包封。可通过在b阶段堆叠膜然后使该膜硬化来形成包封件130，或者可通过已知的涂覆方法涂敷用于形成包封件130的液相材料然后使该液相材料硬化来形成包封件130。
参照图14D，可去除粘合膜190，并且可在芯构件110的其上形成有第一布线层112a的表面和半导体芯片120的有效表面上形成第一绝缘层141a。可通过在b阶段堆叠PID然后使该PID硬化来形成第一绝缘层141a，或者可通过涂敷用于形成PID的材料然后使该材料硬化来形成第一绝缘层141a。该工艺可在包封件130附着到诸如可拆卸的载膜(DCF，Detachable Carrier Film)等的载体膜195的状态下执行。
参照图14E，可在第一绝缘层141a上和第一绝缘层141a中形成重新分布层142和过孔143，并且可在第一绝缘层141a和重新分布层142上形成第二绝缘层141b，以形成连接构件140。重新分布层142可包括信号图案142S、接地图案142G、用于信号的焊盘142PS、用于接地的焊盘142PG等。过孔143还可包括用于信号的过孔143S、用于接地的过孔143G等。同时，可通过已知的镀覆工艺形成重新分布层142，可通过经光刻法形成通路孔然后通过镀覆填充通路孔形成过孔143。
参照图14F，可去除载体膜195，并且可形成凸块下金属层160和电连接结构170。详细地，在去除载体膜195之后，可通过激光束等切开包封件130以使芯构件110的第二布线层112b的各种焊盘112aPG和112aPS敞开，并且可顺序地形成凸块下金属层160和电连接结构170。可通过一系列工艺利用单个的大面积基板形成多个扇出型半导体封装件100A，当通过切割工艺锯切多个扇出型半导体封装件100A并且使多个扇出型半导体封装件100A彼此分开时，可通过执行一次工艺来制造多个扇出型半导体封装件100A。
图15是示出扇出型半导体封装件的另一示例的示意性截面图。
图16是示出当从上方观察时图15的扇出型半导体封装件的示意性平面图。
参照图15和图16，根据本公开中的另一示例性实施例的扇出型半导体封装件100B还可包括设置在通孔110H的壁上的金属层115。金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。金属层115可连接到第二布线层112b的接地图案112bG，以因此用作接地件。当第一布线层112a具有接地图案112aG时，金属层115还可连接到接地图案112aG。由于金属层115形成在使用单个的大面积基板形成的芯构件110的通孔110H的壁上，因此金属层115可无缝地围绕半导体芯片120的侧部，并由此散热效果和电磁波阻挡效果可以是优异的。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了通过镀覆在通孔110H的壁上形成金属层115之外，制造根据另一示例性实施例的扇出型半导体封装件100B的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。
图17是示出扇出型半导体封装件的另一示例的示意性截面图。
图18是示出当从上方观察时图17的扇出型半导体封装件的示意性平面图。
参照图17和图18，在根据另一示例性实施例的扇出型半导体封装件100C中，芯构件110的第一布线层112a可包括滤波器图案112aR。滤波器图案112aR可以为条(strip)型、微条型等，但不限于此。滤波器图案112aR可具有连接到半导体芯片120的连接焊盘120P中的用于信号的连接焊盘120PS的一端和连接到天线图案112aA的馈线112aF的另一端。用于信号的连接焊盘120PS和馈线112aF可按照信号方式通过滤波器图案112aR彼此连接，结果去除了各种类型的噪声。同时，由于芯构件110在单个的大面积基板的基础上形成，因此滤波器图案112aR和馈线112aF可彼此共面，因此可在不使用单独的过孔的情况下仅通过图案彼此连接。第二布线层112b的接地图案112bG可用作用于滤波器图案112aR的接地件。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成第一布线层112a时形成滤波器图案112aR之外，制造根据另一示例性实施例的扇出型半导体封装件100C的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。同时，在根据另一示例性实施例的扇出型半导体封装件100B中描述的金属层115也可应用到根据另一示例性实施例的扇出型半导体封装件100C。
图19是示出扇出型半导体封装件的另一示例的示意性截面图。
图20A至图20D是示出当从上方观察时图19的扇出型半导体封装件的各种示例的示意性平面图。
参照图19至图20D，在根据另一示例性实施例的扇出型半导体封装件100D中，天线图案可包括接收(Rx)天线和发送(Tx)天线，并且接收(Rx)天线和发送(Tx)天线可彼此分开。例如，如图20A中所示，发送天线112aA-1可相对于半导体芯片120设置在左侧，接收天线112aA-2可相对于半导体芯片120设置在右侧，并且发送天线112aA-1和接收天线112aA-2可按照信号方式分别通过馈线112aF-1和112aF-2连接到半导体芯片120。可选地，如图20B中所示，接收天线112aA-1可相对于半导体芯片120设置在右侧，发送天线112aA-2a和112aA-2b可分别设置在半导体芯片120的上方和下方，并且接收天线112aA-1以及发送天线112aA-2a和112aA-2b可按照信号方式分别通过馈线112aF-1、112aF-2a和112aF-2b连接到半导体芯片120。可选地，如图20C中所示，发送天线112aA-1a和112aA-1b可相对于半导体芯片120分别设置在左侧和右侧，接收天线112aA-2a和112aA-2b可分别设置在半导体芯片120的上方和下方，并且发送天线112aA-1a和112aA-1b以及接收天线112aA-2a和112aA-2b可按照信号方式分别通过馈线112aF-1a、112aF-1b、112aF-2a和112aF-2b连接到半导体芯片120。可选地，如图20D中所示，发送天线112aA-1a和112aA-1b可相对于半导体芯片120分别设置在左上角和右上角，接收天线112aA-2a和112aA-2b可相对于半导体芯片120分别设置在左下角和右下角，发送天线112aA-1a和112aA-1b以及接收天线112aA-2a和112aA-2b可按照信号方式分别通过馈线112aF-1a、112aF-1b、112aF-2a和112aF-2b连接到半导体芯片120。也就是说，发送(Tx)天线和接收(Rx)天线可按照各种形式设置。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成第一布线层112a时按照各种形式形成天线图案之外，制造根据另一示例性实施例的扇出型半导体封装件100D的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。同时，在根据另一示例性实施例的扇出型半导体封装件100B中描述的金属层115或者根据另一示例性实施例的扇出型半导体封装件100C中描述的滤波器图案112aR也可应用到根据另一示例性实施例的扇出型半导体封装件100D。
图21是示出扇出型半导体封装件的另一示例的示意性截面图。
图22是示出当从上方观察时图21的扇出型半导体封装件的示意性平面图。
图23是示出当从下方观察时图21的扇出型半导体封装件的示意性平面图。
参照图21至图23，在根据另一示例性实施例的扇出型半导体封装件100E中，半导体芯片120可按照面朝下的形式设置。在这种情况下，连接构件140可设置在芯构件110的下方，凸块下金属层160和电连接结构170可形成在连接构件140的下方，以连接到连接构件140的重新分布层142。同时，芯构件110的第二布线层112b可设置在芯构件110的第一布线层112a的上方的水平面上，第一布线层112a可包括接地图案112aG，第二布线层112b可包括天线图案112bA和馈线112bF，过孔113可包括馈线113F。按照这样的布置形式，半导体芯片120的用于信号的连接焊盘120PS和天线图案112bA可按照信号方式通过连接构件140的用于信号的信号图案142S和用于信号的过孔143S、第二布线层112b的用于信号的过孔焊盘112bPS和芯构件110的过孔113的馈线113F彼此连接，从而路径可变得稍长，但是可容易将热通过半导体芯片120的有效表面经由连接构件140传递到主板等，因此散热特性可更优异。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A中的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置之外，制造根据另一示例性实施例的扇出型半导体封装件100E的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。
图24是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图24，根据另一示例性实施例的扇出型半导体封装件100F除了其还包括设置在通孔110H的壁上的金属层115之外可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。金属层115可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。金属层115可连接到第一布线层112a的接地图案112aG，以因此用作接地件。当第二布线层112b具有接地图案112bG时，金属层115还可连接到接地图案112bG。由于金属层115形成在使用单个的大面积基板形成的芯构件110的通孔110H的壁上，因此金属层115可无缝地围绕半导体芯片120的侧部，由此散热效果和电磁波阻挡效果可以是优异的。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了通过镀覆在通孔110H的壁上形成金属层115以及凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置之外，制造根据另一示例性实施例的扇出型半导体封装件100F的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。
图25是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图25，根据另一示例性实施例的扇出型半导体封装件100G除了芯构件110的第一布线层112a包括滤波器图案112aR之外可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。另外，还可设置金属层115。滤波器图案112aR可以为条型、微条型等，但不限于此。滤波器图案112aR可具有连接到半导体芯片120的连接焊盘120P中的用于信号的连接焊盘120PS的一端和连接到天线图案112bA的馈线112bF的另一端。用于信号的连接焊盘120PS和馈线112bF可按照信号方式通过滤波器图案112aR彼此连接，结果去除了各种噪声。同样，过孔113可包括馈线113F。第二布线层112b可包括用于滤波器图案112aR的接地图案112bG。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了通过镀覆在通孔110H的壁上形成金属层115、在形成第一布线层112a时形成滤波器图案112aR以及凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置之外，制造根据另一示例性实施例的扇出型半导体封装件100G的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。
图26是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图26，根据另一示例性实施例的扇出型半导体封装件100H除了芯构件110的第二布线层112b包括滤波器图案112bR之外可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。另外，还可设置金属层115。滤波器图案112bR可以为条型、微条型等，但不限于此。滤波器图案112bR可具有连接到半导体芯片120的连接焊盘120P中的用于信号的连接焊盘120PS的一端和连接到天线图案112bA的馈线112bF的另一端。用于信号的连接焊盘120PS和馈线112bF可按照信号方式通过滤波器图案112bR彼此连接，结果去除了各种噪声。同样，过孔113可包括馈线113F。同时，由于芯构件110在单个的大面积基板的基础上形成，因此滤波器图案112bR和馈线112bF可彼此共面，因此可在不使用单独的过孔的情况下仅通过图案彼此连接。接地图案112aG也可以为滤波器图案112bR提供接地件。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了通过镀覆在通孔110H的壁上形成金属层115、在形成第二布线层112b时形成滤波器图案112bR以及凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置之外，制造根据另一示例性实施例的扇出型半导体封装件100H的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。
图27是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图27，除了天线图案包括接收(Rx)天线和发送(Tx)天线并且接收(Rx)和发送(Tx)天线彼此分开之外，根据另一示例性实施例的扇出型半导体封装件100I可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。例如，如上所述，发送天线112bA-1可相对于半导体芯片120设置在左侧，接收天线112bA-2可相对于半导体芯片120设置在右侧，发送天线112bA-1和接收天线112bA-2可按照信号方式分别通过馈线112bF-1和112bF-2连接到半导体芯片120。另外，发送天线和接收天线可按照上述根据另一示例性实施例的扇出型半导体封装件100D中描述的形式设置。也就是说，发送(Tx)天线和接收(Rx)天线可按照各种形式设置。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成第二布线层112b时按照各种形式形成天线图案112bA-1和112bA-2以及凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置之外，制造根据另一示例性实施例的扇出型半导体封装件100I的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。同时，在根据另一示例性实施例的扇出型半导体封装件100F中描述的金属层115或者在根据另一示例性实施例的扇出型半导体封装件110G或110H中描述的滤波器图案112aR或112bR也可应用到根据另一示例性实施例的扇出型半导体封装件100I。
图28是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图28，除了芯构件110包括第一绝缘层111a、嵌入在第一绝缘层111a中使得其下表面被暴露的第一布线层112a、设置在第一绝缘层111a的与第一绝缘层111a的其上设置有第一布线层112a的一个表面相背对的另一表面上的第二布线层112b、设置在第一绝缘层111a上并且覆盖第二布线层112b的第二绝缘层111b以及设置在第二绝缘层111b上的第三布线层112c之外，根据另一示例性实施例的扇出型半导体封装件100J可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。第一布线层112a、第二布线层112b和第三布线层112c可通过分别贯穿第一绝缘层111a和第二绝缘层111b的第一过孔113a和第二过孔113b彼此电连接。第一布线层112a的下表面可相对于第一绝缘层111a的下表面具有台阶。在这种情况下，连接构件140的绝缘距离可变得更加恒定，并且可在一定程度上防止包封件130渗漏的现象。第一布线层112a、第二布线层112b和第三布线层112c的厚度可大于重新分布层142的厚度。
第一布线层112a可包括滤波器图案112aR，第二布线层112b可包括接地图案112bG，第三布线层112c可包括天线图案112cA。第一过孔113a和第二过孔113b可分别提供馈线113aF和113bF。接地图案112bG可以为用于天线图案112cA和滤波器图案112aR的接地件。如上所述，当芯构件110包括较多数量的布线层112a、112b和112c时，天线图案112cA、接地图案112bG和滤波器图案112aR可按照各种形式设置。同时，用于减小天线的尺寸的具有高的介电常数(Er1)特性的材料和用于减小滤波器的损耗的具有低的介电常数(Er2)特性的材料的合适组合可用作第一绝缘层111a和第二绝缘层111b的材料。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了通过无芯法制造芯构件110、凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置以及还形成有金属层115、滤波器图案112aR等之外，制造根据另一示例性实施例的扇出型半导体封装件100J的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。在根据另一示例性实施例的扇出型半导体封装件100F中描述的金属层115还可应用到根据另一示例性实施例的扇出型半导体封装件100J。
图29是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图29，除了芯构件110可包括第一绝缘层111a、设置在第一绝缘层111a的下方的第一布线层112a、设置在第一绝缘层111a的上方的第二布线层112b、设置在第一绝缘层111a上并且覆盖第一布线层112a的第二绝缘层111b、设置在第二绝缘层111b上的第三布线层112c、设置在第一绝缘层111a上并且覆盖第二布线层112b的第三绝缘层111c以及设置在第三绝缘层111c上的第四布线层112d之外，根据另一示例性实施例的扇出型半导体封装件100K可与上述根据另一示例性实施例的扇出型半导体封装件100E大体上相同。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过分别贯穿第一绝缘层111a、第二绝缘层111b和第三绝缘层111c的第一过孔113a、第二过孔113b和第三过孔113c彼此电连接。第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c的厚度。第一绝缘层111a的弹性模量可大于第二绝缘层111b和第三绝缘层111c的弹性模量。例如，第一绝缘层111a可包括半固化片，第二绝缘层111b和第三绝缘层111c可包括ABF。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d的厚度可大于重新分布层142的厚度。
第一布线层112a可包括滤波器图案112aR，第二布线层112b可包括接地图案112bG，第三布线层112c可包括接地图案112cG，第四布线层112d可包括天线图案112dA。第一过孔113a和第三过孔113c可分别提供馈线113aF和113cF。接地图案112bG可以为天线图案112dA和滤波器图案112aR的接地件。接地图案112cG可以为滤波器图案112aR的接地件。如上所述，当芯构件110包括较多数量的布线层112a、112b、112c和112d时，天线图案112dA、接地图案112bG和112cG以及滤波器图案112aR可按照各种形式设置。同时，用于减小天线的尺寸的具有高的介电常数(Er1)特性的材料和用于减小滤波器的损耗的具有低的介电常数(Er2)特性的材料的合适组合可用作第一绝缘层111a、第二绝缘层111b和第三绝缘层111c的材料。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成芯构件110时使用ABF等形成较多数量的布线层112c和112d(作为积层)、凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A中的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置以及还形成有金属层115、滤波器图案112aR等之外，制造根据另一示例性实施例的扇出型半导体封装件100K的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。在根据另一示例性实施例的扇出型半导体封装件100F中描述的金属层115也可应用到根据另一示例性实施例的扇出型半导体封装件100K。
图30是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图30，在根据另一示例性实施例的扇出型半导体封装件100L中，如同在上述根据另一示例性实施例的扇出型半导体封装件100K中，芯构件110可包括第一绝缘层111a、第二绝缘层111b、第三绝缘层111c、第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d以及第一过孔113a、第二过孔113b和第三过孔113c。在这种情况下，滤波器图案112aR和112cR可形成在不同的布线层112a和112c上。也就是说，滤波器图案112aR和112cR可设置在不同的水平面上并且可按照层间结合方式彼此连接。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成芯构件110时使用ABF等形成较多数量的布线层112c和112d(作为积层)、凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A中的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置以及还形成有金属层115、滤波器图案112aR和112cR等之外，制造根据另一示例性实施例的扇出型半导体封装件100L的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。在根据另一示例性实施例的扇出型半导体封装件100F中描述的金属层115也可应用到根据另一示例性实施例的扇出型半导体封装件100L。
图31是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图31，在根据另一示例性实施例的扇出型半导体封装件100M中，如同在上述根据另一示例性实施例的扇出型半导体封装件100L中，芯构件110可包括第一绝缘层111a、第二绝缘层111b和第三绝缘层111c、第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d以及第一过孔113a、第二过孔113b和第三过孔113c。在这种情况下，滤波器图案112aR和112cR可形成在不同布线层112a和112c上。也就是说，滤波器图案112aR和112cR可设置在不同的水平面上并且按照层间结合方式彼此连接。然而，在第三布线层112c的接地图案112cG和第四布线层112d的天线图案112dA之间，可仅设置绝缘层111a、111b和111c的介电质并且可不设置第一布线层112a和第二布线层112b，使得接地图案112cG可被用作天线图案112dA的接地件。在这种情况下，可增大接地图案112cG和天线图案112dA之间填充有介电质的距离，以实现更优异的天线特性。
其他组件与上述其他组件重复，因此省略其详细描述。另外，除了在形成芯构件110时使用ABF等形成较多数量的布线层112c和112d(作为积层)、凸块下金属层160和电连接结构170形成在与根据示例性实施例的扇出型半导体封装件100A中的其中形成有凸块下金属层160和电连接结构170的表面相背对的表面上使得半导体芯片120按照面朝下的形式设置以及还形成有金属层115、滤波器图案112aR和112cR等之外，制造根据另一示例性实施例的扇出型半导体封装件100M的工艺与上述制造根据示例性实施例的扇出型半导体封装件100A的工艺大体上相同，因此省略其详细描述。在根据另一示例性实施例的扇出型半导体封装件100F中描述的金属层115也可应用到根据另一示例性实施例的扇出型半导体封装件100M。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，可通过显著地减小半导体芯片和天线图案之间的距离来防止信号传输的损耗，可在单个封装件中确保稳定的天线性能，可减小封装件的整体尺寸并且可简化工艺。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变型。

Claims (20)

1.一种扇出型半导体封装件，包括：
芯构件，具有通孔；
半导体芯片，设置在所述通孔中并且具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面相背对；
包封件，包封所述芯构件和所述半导体芯片的至少部分；及
连接构件，设置在所述芯构件和所述半导体芯片的所述有效表面上并且包括连接到所述连接焊盘的重新分布层，
其中，所述芯构件包括设置在不同的水平面上的多个布线层，
介电质设置在所述芯构件的所述多个布线层之间，
所述多个布线层中的一者包括天线图案，
所述多个布线层中的另一者包括接地图案，所述接地图案与所述天线图案沿着所述多个布线层彼此堆叠所沿的堆叠方向叠置，并且
所述天线图案按照信号方式通过所述重新分布层连接到所述连接焊盘。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述多个布线层中的至少一者包括滤波器图案，并且
所述天线图案按照信号方式通过所述滤波器图案和所述重新分布层连接到所述连接焊盘。
3.根据权利要求2所述的扇出型半导体封装件，其中，所述天线图案和所述滤波器图案设置在相同的布线层上。
4.根据权利要求1所述的扇出型半导体封装件，其中，所述芯构件包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的第一表面上；及第二布线层，设置在所述第一绝缘层的第二表面上，
所述第一布线层包括所述天线图案，并且
所述第二布线层包括所述接地图案。
5.根据权利要求4所述的扇出型半导体封装件，其中，所述第一布线层和所述第二布线层中的至少一者包括滤波器图案，并且
所述天线图案按照信号方式通过所述滤波器图案和所述重新分布层连接到所述连接焊盘。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述芯构件包括：第一绝缘层；第一布线层，设置在所述第一绝缘层上使得所述第一布线层的一个表面被暴露；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的设置有所述第一布线层的一个表面相背对的另一表面上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第二布线层，及第三布线层，设置在所述第二绝缘层上，
所述第一布线层和所述第二布线层中的至少一者包括所述接地图案，并且
所述第三布线层包括所述天线图案。
7.根据权利要求6所述的扇出型半导体封装件，其中，所述第一布线层、所述第二布线层和所述第三布线层中的至少一者包括滤波器图案，并且
所述天线图案按照信号方式通过所述滤波器图案和所述重新分布层连接到所述连接焊盘。
8.根据权利要求1所述的扇出型半导体封装件，其中，所述芯构件包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的第一表面上；第二布线层，设置在所述第一绝缘层的第二表面上；第二绝缘层，设置在所述第一绝缘层的所述第一表面上并且覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层上；第三绝缘层，设置在所述第一绝缘层的所述第二表面上并且覆盖所述第二布线层；及第四布线层，设置在所述第三绝缘层上，
所述第一布线层、所述第二布线层和所述第三布线层中的至少一者包括所述接地图案，并且
所述第四布线层包括所述天线图案。
9.根据权利要求8所述的扇出型半导体封装件，其中，所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层中的至少一者包括滤波器图案，并且
所述天线图案按照信号方式通过所述滤波器图案和所述重新分布层连接到所述连接焊盘。
10.根据权利要求1所述的扇出型半导体封装件，其中，所述接地图案按照单个板形状形成。
11.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括电连接到所述芯构件的所述重新分布层的连接结构，
其中，所述接地图案和所述天线图案设置在所述连接结构的相同侧上。
12.根据权利要求11所述的扇出型半导体封装件，其中，所述接地图案设置在所述连接结构和所述天线图案之间。
13.根据权利要求11所述的扇出型半导体封装件，其中，所述天线图案设置在所述芯构件的第一表面上，并且
所述芯构件的与所述芯构件的所述第一表面相背对的第二表面设置在所述连接结构和所述芯构件的所述第一表面之间。
14.根据权利要求11所述的扇出型半导体封装件，其中，所述半导体芯片设置在所述连接结构和所述连接构件之间，并且
所述半导体芯片的所述连接焊盘面对所述连接构件。
15.根据权利要求11所述的扇出型半导体封装件，其中，所述连接构件设置在所述半导体芯片和所述连接结构之间，并且
所述半导体芯片的所述连接焊盘面对所述连接构件。
16.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述通孔的壁上的金属层，
其中，所述金属层电连接到所述接地图案。
17.根据权利要求1所述的扇出型半导体封装件，其中，所述天线图案包括发送天线图案和接收天线图案。
18.根据权利要求17所述的扇出型半导体封装件，其中，所述发送天线图案和所述接收天线图案中的每个的数量为多个。
19.根据权利要求1所述的扇出型半导体封装件，其中，所述天线图案按照所述天线图案和所述接地图案沿所述堆叠方向叠置的叠置结构完全位于所述接地图案中。
20.根据权利要求1所述的扇出型半导体封装件，其中，所述芯构件为围绕所述半导体芯片的侧部的单个构件。
CN201810729803.9A 2017-08-18 2018-07-05 扇出型半导体封装件 Active CN109411451B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20170104603 2017-08-18
KR10-2017-0104603 2017-08-18
KR1020170163040A KR102029544B1 (ko) 2017-08-18 2017-11-30 팬-아웃 반도체 패키지
KR10-2017-0163040 2017-11-30

Publications (2)

Publication Number Publication Date
CN109411451A true CN109411451A (zh) 2019-03-01
CN109411451B CN109411451B (zh) 2022-07-29

Family

ID=65360707

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810729803.9A Active CN109411451B (zh) 2017-08-18 2018-07-05 扇出型半导体封装件

Country Status (2)

Country Link
US (1) US10700024B2 (zh)
CN (1) CN109411451B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111786074A (zh) * 2019-04-04 2020-10-16 三星电机株式会社 天线模块
CN113140887A (zh) * 2020-01-17 2021-07-20 清华大学 封装天线及其制造方法
US11569191B2 (en) 2021-01-29 2023-01-31 38Th Research Instituet, China Electronics Technology Group Corporation Multi-feed packaged antenna based on fan-out package

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020177867A1 (en) * 2019-03-07 2020-09-10 Huawei Technologies Co., Ltd. Antenna device and method of its fabrication
KR20210123032A (ko) * 2020-04-02 2021-10-13 삼성전기주식회사 칩 안테나
WO2022188941A1 (en) * 2021-03-08 2022-09-15 Telefonaktiebolaget Lm Ericsson (Publ) Packaging for antenna arrays
CN116110879A (zh) * 2021-11-09 2023-05-12 华为技术有限公司 用于高速信号传输的芯片及芯片堆叠结构
FR3133480A1 (fr) * 2022-03-14 2023-09-15 Stmicroelectronics (Grenoble 2) Sas Dispositif électronique

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858816A (en) * 1996-12-17 1999-01-12 Shinko Electric Industries Co. Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element
US20030148739A1 (en) * 2001-05-07 2003-08-07 Takahiko Kosemura High-frequency module device
US20120104574A1 (en) * 2010-10-28 2012-05-03 Infineon Technologies Ag Integrated antennas in wafer level package
CN103367269A (zh) * 2013-07-15 2013-10-23 香港应用科技研究院有限公司 用于射频应用的隔离混合基板
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
CN103779312A (zh) * 2012-10-19 2014-05-07 英飞凌科技股份有限公司 嵌入式芯片封装及用于制造嵌入式芯片封装的方法
CN103872012A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 天线装置和方法
US20140291859A1 (en) * 2013-03-28 2014-10-02 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
CN104701304A (zh) * 2013-12-09 2015-06-10 英特尔公司 用于已封装管芯的陶瓷上天线
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
US20160197048A1 (en) * 2012-06-19 2016-07-07 Stmicroelectronics Sa Three-dimensional integrated structure comprising an antenna cross reference to related applications
US20160218072A1 (en) * 2012-05-29 2016-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US20170033062A1 (en) * 2015-07-29 2017-02-02 STATS ChipPAC Pte. Ltd. Antenna In Embedded Wafer-Level Ball-Grid Array Package
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002111226A (ja) 2000-09-26 2002-04-12 Tdk Corp 複合多層基板およびそれを用いたモジュール
SG165149A1 (en) 2003-10-22 2010-10-28 Zhang Yue Ping Integrating an antenna and a filter in the housing of a device package
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
US8278749B2 (en) 2009-01-30 2012-10-02 Infineon Technologies Ag Integrated antennas in wafer level package
JP2013105992A (ja) 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法
US8952521B2 (en) 2012-10-19 2015-02-10 Infineon Technologies Ag Semiconductor packages with integrated antenna and method of forming thereof
US9685350B2 (en) * 2013-03-08 2017-06-20 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming embedded conductive layer for power/ground planes in Fo-eWLB
US9066424B2 (en) 2013-07-15 2015-06-23 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned hybrid substrate for radio frequency applications
US20160306034A1 (en) 2014-12-23 2016-10-20 Infineon Technologies Ag RF System with an RFIC and Antenna System
US10921420B2 (en) * 2017-10-04 2021-02-16 Infineon Technologies Ag Dual-sided radar systems and methods of formation thereof

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858816A (en) * 1996-12-17 1999-01-12 Shinko Electric Industries Co. Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element
US20030148739A1 (en) * 2001-05-07 2003-08-07 Takahiko Kosemura High-frequency module device
US20120104574A1 (en) * 2010-10-28 2012-05-03 Infineon Technologies Ag Integrated antennas in wafer level package
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
US20160218072A1 (en) * 2012-05-29 2016-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US20160197048A1 (en) * 2012-06-19 2016-07-07 Stmicroelectronics Sa Three-dimensional integrated structure comprising an antenna cross reference to related applications
CN103779312A (zh) * 2012-10-19 2014-05-07 英飞凌科技股份有限公司 嵌入式芯片封装及用于制造嵌入式芯片封装的方法
CN103872012A (zh) * 2012-12-13 2014-06-18 台湾积体电路制造股份有限公司 天线装置和方法
US20140291859A1 (en) * 2013-03-28 2014-10-02 Shinko Electric Industries Co., Ltd. Electronic component built-in substrate and method of manufacturing the same
CN103367269A (zh) * 2013-07-15 2013-10-23 香港应用科技研究院有限公司 用于射频应用的隔离混合基板
CN104701304A (zh) * 2013-12-09 2015-06-10 英特尔公司 用于已封装管芯的陶瓷上天线
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
US20170040266A1 (en) * 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
US20170033062A1 (en) * 2015-07-29 2017-02-02 STATS ChipPAC Pte. Ltd. Antenna In Embedded Wafer-Level Ball-Grid Array Package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111786074A (zh) * 2019-04-04 2020-10-16 三星电机株式会社 天线模块
CN111786074B (zh) * 2019-04-04 2024-04-05 三星电机株式会社 天线模块
CN113140887A (zh) * 2020-01-17 2021-07-20 清华大学 封装天线及其制造方法
US11569191B2 (en) 2021-01-29 2023-01-31 38Th Research Instituet, China Electronics Technology Group Corporation Multi-feed packaged antenna based on fan-out package

Also Published As

Publication number Publication date
US10700024B2 (en) 2020-06-30
US20190057944A1 (en) 2019-02-21
CN109411451B (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
US11777200B2 (en) Antenna module
TWI670801B (zh) 複合天線基板以及半導體封裝模組
TWI655720B (zh) 扇出型半導體封裝
CN109411451A (zh) 扇出型半导体封装件
US20190027804A1 (en) Antenna module and manufacturing method thereof
CN108257926A (zh) 扇出型半导体封装模块
CN110277381A (zh) 半导体封装件及其制造方法
CN109411434A (zh) 扇出型半导体封装件
CN109755191A (zh) 扇出型半导体封装件
TW201904002A (zh) 扇出型半導體裝置
CN109979923A (zh) 扇出型半导体封装件
CN110277380A (zh) 扇出型组件封装件
CN111293111A (zh) 天线模块
CN110911852B (zh) 天线模块
TWI669790B (zh) 扇出型半導體封裝
CN109860123A (zh) 半导体封装件
CN111786074A (zh) 天线模块
CN109755234A (zh) 扇出型半导体封装件
CN111755395A (zh) 半导体封装件
KR20180029398A (ko) 팬-아웃 반도체 패키지
CN109509726A (zh) 扇出型半导体封装件
CN109727930A (zh) 扇出型半导体封装模块
CN109686723A (zh) 半导体封装件
CN109904179A (zh) 扇出型传感器封装件
TWI668818B (zh) 扇出型半導體封裝

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant