CN109755191A - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供了一种扇出型半导体封装件。所述扇出型半导体封装件包括：半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；散热构件，附着到所述半导体芯片的所述无效表面；包封剂，覆盖所述半导体芯片和所述散热构件中的每个的至少部分；以及连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述连接焊盘的重新分布层。所述散热构件具有比所述半导体芯片的厚度大的厚度。

Description

扇出型半导体封装件
本申请要求于2017年11月08日在韩国知识产权局提交的第10-2017-0148216号韩国专利申请以及于2018年5月3日在韩国知识产权局提交的第10-2018-0051254号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到其中设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
近来，与半导体芯片相关的技术发展的显著趋势是减小了半导体芯片的尺寸。因此，在封装技术领域中，随着对小尺寸半导体芯片等的需求的快速增加，需要在包括多个引脚的同时实现具有紧凑尺寸的半导体封装件。
提出满足上述技术需求的半导体封装技术的一种类型是扇出型半导体封装件。这样的扇出型封装件具有紧凑的尺寸，并且可通过使电连接结构重新分布到设置有半导体芯片的区域的外部来实现多个引脚。
同时，近来已经要求扇出型封装件具有优质应用处理器(AP)中所需的改善的散热特性。
发明内容
本公开的一方面可提供一种散热特性可以是优异的并且可有效地控制翘曲的扇出型半导体封装件。
根据本公开的一方面，可提供一种扇出型半导体封装件，在所述扇出型半导体封装件中，比半导体芯片厚的散热构件附着到半导体芯片的无效表面然后被封装。
根据本公开的另一方面，可提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；散热构件，附着到所述半导体芯片的所述无效表面；包封剂，覆盖所述半导体芯片和所述散热构件中的每个的至少部分；以及连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述连接焊盘的重新分布层，其中，所述散热构件具有比所述半导体芯片的厚度大的厚度。
根据本公开的另一方面，可提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：半导体芯片；散热构件，具有比所述半导体芯片的厚度大的厚度并且设置在所述半导体芯片的无效表面上；连接构件，包括重新分布层，所述连接构件设置在所述半导体芯片的有效表面上，使得设置在所述有效表面上的连接焊盘电连接到所述重新分布层，其中，所述半导体芯片和所述散热构件中的每个的至少部分被包封剂覆盖。
根据本公开的另一方面，可提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：连接构件，包括至少一个重新分布层；半导体芯片，具有设置在所述半导体芯片的有效表面上的连接焊盘并且设置在所述连接构件上，所述连接焊盘电连接到所述重新分布层；散热构件，具有比所述半导体芯片的厚度大的厚度并且设置在所述半导体芯片的无效表面上，所述无效表面与所述有效表面相对；以及包封剂，覆盖所述半导体芯片和所述散热构件中的每个的至少部分。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解。
图1是示出电子装置系统的示例的示意性框图。
图2是示出电子装置的示例的示意性透视图。
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
图7是示出扇出型半导体封装件的示意性截面图。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
图9是示出扇出型半导体封装件的示例的示意性截面图；图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
图11A是示出在散热构件上形成有机涂层的工艺的示意图。
图11B和图11C是示出将散热构件附着到半导体芯片的无效表面的工艺的各种示例的示意图。
图12A和图12B是示出制造扇出型半导体封装件的工艺的示例的示意图。
图13是示出扇出型半导体封装件的另一示例的示意性截面图。
图14是示出扇出型半导体封装件的另一示例的示意性截面图。
图15是示出扇出型半导体封装件的另一示例的示意性截面图。
图16是示出扇出型半导体封装件的另一示例的示意性截面图。
图17是示意性地示出根据示例制造的扇出型半导体封装件的散热效果的曲线图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
然而，本公开可以以许多不同的形式举例说明，并且不应该被解释为限于这里阐述的具体实施例。确切地说，提供这些实施例使得本公开将是彻底的和完整的，并且将本公开的范围充分地传达给本领域技术人员。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，从概念上讲，“电连接”包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例性实施例”不指同一示例性实施例，而是被提供来突出与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等级尺寸的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述扇出型半导体封装件，在该扇出型半导体封装件中，散热特性可以是优异的，并且可有效地控制翘曲。
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据本公开中的示例性实施例的扇出型半导体封装件100A可包括：半导体芯片120，具有其上设置有连接焊盘122的有效表面122A和与有效表面122A背对的无效表面122P；散热构件125，附着到半导体芯片120的无效表面122P；包封剂130，包封半导体芯片120和散热构件125中的每个的至少部分；以及连接构件140，设置在半导体芯片120的有效表面122A上并包括电连接到连接焊盘122的重新分布层142。在根据示例性实施例的扇出型半导体封装件100A中，散热构件125可附着到半导体芯片120的无效表面，以有效地散发半导体芯片120的热。
散热构件125可使用具有优异的散热效果的金属形成，并且可以是例如铜(Cu)块。在这种情况下，可以以低成本预期高的散热效果。另外，还可通过金属的硬性质、热膨胀系数(CTE)之间的不匹配的降低等来预期翘曲抑制效果。当铜块等用作散热构件时，可对散热构件125的表面执行表面处理，以改善散热构件125和包封剂130之间的紧密粘合。例如，如在示例性实施例中，可通过有机材料涂覆处理(诸如硅烷处理)对散热构件125的表面进行表面处理。在这种情况下，可在散热构件125的表面上形成诸如硅烷涂层的有机涂层127。
散热构件125可通过粘合膜124附着到半导体芯片120的无效表面122P。粘合膜124可以是普通的裸片附着膜(die attach film，DAF)。然而，粘合膜不限于此，而是可以是具有高导热性的任何粘合膜。当使用现有技术中商业上可用的裸片附着膜时，需要显著减小粘合膜124的厚度，以改善散热效果。例如，粘合膜124的厚度可以是10μm或更小，即，大约1μm至10μm。
散热构件125的厚度t2可大于半导体芯片120的厚度t1。在这种情况下，可改善散热效果，并且在使用包封剂130包封散热构件125时，下面将描述的芯构件110的高度和散热构件125的高度之间的差可被显著减小，因此可显著减小由于不均匀的包封厚度引起的缺陷。详细地，当散热构件125在半导体芯片120未接地的状态下附着到半导体芯片120时，在散热构件125附着到半导体芯片120之后，半导体芯片120和散热构件125的总厚度可大于芯构件110的总厚度，使得可能出现诸如不均匀的包封厚度的问题。当减小散热构件125的厚度t2来解决这样的问题时，散热效果可能不足。因此，半导体芯片120的厚度t1需要低于散热构件125的厚度t2。在这方面，半导体芯片120的厚度t1可以是散热构件125的厚度t2的大约0.4倍至0.6倍。
包封剂130可使用包括绝缘树脂和无机填料的材料形成。在这种情况下，包封剂130中的无机填料的含量可高于普通的模制材料或包封剂中的无机填料的含量，以增强导热性。例如，包封剂130中的无机填料的含量可以是60wt％至80wt％，但不限于此。
扇出型半导体封装件100A还可包括具有通孔110H的芯构件110。当引入芯构件110时，可更有效地控制扇出型半导体封装件的翘曲。特别地，当使用金属形成的多个布线层112a、112b、112c和112d形成在芯构件110中时，可更有效地保持扇出型半导体封装件100A的刚性。类似于半导体芯片120，粘合膜124和散热构件125可设置在芯构件110的通孔110H中。如下所述，散热构件125可通过粘合膜124附着到处于晶圆状态的半导体芯片120的无效表面122P，可通过切割工艺切割散热构件125附着到其的处于晶圆状态的半导体芯片120，并且散热构件125可在如上所述的其附着到半导体芯片120的状态下设置在通孔110H中。在这种情况下，半导体芯片120的侧表面、粘合膜124的侧表面和散热构件125的侧表面可设置在大体相同的水平面上。因此，当使用包封剂130填充通孔110H时，可显著减小诸如空隙缺陷等负面影响。当散热构件125的侧表面上形成有机涂层127时，有机涂层127的侧表面可设置在与半导体芯片120的侧表面和粘合膜124的侧表面的水平面大体相同的水平面上。
扇出型半导体封装件100A还可包括：散热图案层132B，设置在包封剂130上；以及散热过孔133B，穿过包封剂130的至少部分并使散热图案层132B和散热构件125彼此连接。当引入散热图案层132B和散热过孔133B时，通过散热构件125散发的热可更有效地散发到扇出型半导体封装件100A的上方。
扇出型半导体封装件100A还可包括：背侧布线层132A，设置在包封剂130上；以及背侧过孔133A，穿过包封剂130的至少部分并且使背侧布线层132A和芯构件110的最上面的布线层112d彼此电连接。另外，根据示例性实施例的扇出型半导体封装件100A还可包括覆盖层180，覆盖层180设置在包封剂130上并且具有暴露背侧布线层132A的至少部分的开口180h。在这种情况下，通过镀覆诸如贵金属的金属形成的表面处理层P可设置在暴露的背侧布线层132A的表面上。此外，扇出型半导体封装件100A还可包括：钝化层150，设置在连接构件140的下方并且具有开口150h，开口150h暴露连接构件140的最下面的重新分布层142的至少部分；多个凸块下金属160，形成在钝化层150的开口150h中并连接到暴露的重新分布层142；以及多个电连接结构170，设置在钝化层150的下方并连接到多个凸块下金属160。此外，扇出型半导体封装件100A还可包括表面安装组件190，表面安装组件190表面安装在钝化层150的下表面上。
在下文中，将更详细地描述扇出型半导体封装件100A中包括的各个组件。
芯构件110可根据特定材料改善扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当布线层112a、112b、112c和112d、连接过孔层113a、113b和113c等形成在芯构件110中时，扇出型半导体封装件100A可用作层叠封装(POP)型封装件。芯构件110可具有通孔110H。通过粘合膜124附着有散热构件125的半导体芯片120可设置在通孔110H中，以与芯构件110分开预定距离。半导体芯片120的侧表面和散热构件125的侧表面可被芯构件110围绕。然而，这样的形式仅是示例并且可进行不同地修改以具有其他形式，并且芯构件110可根据这样的形式执行另外的功能。
芯构件110可包括：第一绝缘层111a，与连接构件140接触；第一布线层112a，与连接构件140接触并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌入有第一布线层112a的一个表面相对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二布线层112b；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第二绝缘层111b上并覆盖第三布线层112c；以及第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可分别通过第一连接过孔层113a、第二连接过孔层113b和第三连接过孔层113c彼此电连接。
当第一布线层112a嵌入第一绝缘层111a中时，由于第一布线层112a的厚度而产生的台阶部可显著减小，因此连接构件140的绝缘距离可以恒定。芯构件110的第一布线层112a的下表面可设置在半导体芯片120的连接焊盘122的下表面上方的水平面上。也就是说，第一布线层112a可凹入第一绝缘层111a中，使得第一绝缘层111a的下表面和第一布线层112a的下表面之间可具有台阶部。在这种情况下，可防止包封剂130的材料渗出而污染第一布线层112a的现象。第二布线层112b和第三布线层112c可设置在半导体芯片120的有效表面122A和无效表面122P之间的水平面上。芯构件110可通过基板工艺等以足够的厚度制造，而连接构件140可通过半导体工艺等以小厚度制造。因此，芯构件110的布线层112a、112b、112c和112d中的每个的厚度可大于连接构件140的重新分布层142中的每个的厚度。
绝缘层111a、111b和111c中的每个的材料没有具体地限制。例如，绝缘材料可用作绝缘层111a、111b和111c中的每个的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。可选择地，PID树脂也可用作绝缘材料。
布线层112a、112b、112c和112d可用于使半导体芯片120的连接焊盘122重新分布。布线层112a、112b、112c和112d中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b、112c和112d可根据相应层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，布线层112a、112b、112c和112d可包括过孔焊盘、布线焊盘、电连接结构焊盘等。
连接过孔层113a、113b和113c可将形成在不同层上的布线层112a、112b、112c和112d彼此电连接，结果在芯构件110中形成电路径。连接过孔层113a、113b和113c中的每个的材料可以是导电材料。可使用导电材料完全填充连接过孔层113a、113b和113c中的每个，或者导电材料也可沿着通路孔中的每个的壁形成。同时，由于工艺的原因，所有的连接过孔层113a、113b和113c可具有其方向彼此相同的锥形形状，即，上部直径大于下部直径的锥形形状。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万或更多的元件而设置的集成电路(IC)。在这种情况下，IC可以是例如诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(更具体地，应用处理器(AP))。然而，IC不限于此，而也可以是诸如存储器或电源管理元件的另一种IC。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可使半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)、铜(Cu)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121的有效表面122A上，并且可以是氧化物层、氮化物层等或者氧化物层和氮化物层的双层。连接焊盘122的下表面可通过钝化层123相对于包封剂130的下表面具有台阶部。因此，包封剂130可填充钝化层123和连接构件140之间的空间的至少部分。在这种情况下，可在一定程度上防止包封剂130渗入到连接焊盘122的下表面中的现象。还可进一步在其他所需的位置中设置绝缘层(未示出)等。半导体芯片120可以是裸片。因此，连接焊盘122可与连接构件140的连接过孔143物理接触。然而，根据半导体芯片120的种类，还可在半导体芯片120的有效表面122A上形成单独的重新分布层(未示出)，凸块(未示出)等可连接到连接焊盘122。
粘合膜124可以是普通的裸片附着膜(DAF)。然而，粘合膜不限于此，而可以是包括具有高导热性的材料的任何粘合膜。当使用现有技术中商业上可用的裸片附着膜时，选择粘合膜124的厚度以改善散热效果。例如，粘合膜124的厚度可以是10μm或更小，即，大约1μm至10μm。
散热构件125可使用具有优异的散热效果的金属形成，并且可以是例如铜(Cu)块。在这种情况下，可以以相对低的成本预期高的散热效果。另外，由于金属的刚性、CTE之间的不匹配的减少等，还可预期翘曲抑制效果。当铜块等用作散热构件时，可对散热构件125的表面执行表面处理，以改善散热构件125和包封剂130之间的紧密粘合。例如，如在示例性实施例中，可通过有机材料涂覆处理(诸如硅烷处理)对散热构件125的表面进行表面处理。在这种情况下，可在散热构件125的表面上形成诸如硅烷涂层的有机涂层127。
散热构件125的厚度t2可大于半导体芯片120的厚度t1。在这种情况下，可改善散热效果，并且在使用包封剂130包封散热构件125时，下面将描述的芯构件110的高度和散热构件125的高度之间的差可被显著减小，因此可显著减小由于不均匀的包封厚度引起的缺陷。详细地，当散热构件125在半导体芯片120未接地的状态下附着到半导体芯片120时，在散热构件125附着到半导体芯片120之后，半导体芯片120和散热构件125的总厚度可大于芯构件110的总厚度。这可能引起不均匀的包封厚度。当减小散热构件125的厚度t2来解决这样的问题时，可能不利地影响散热效果。因此，半导体芯片120的厚度t1可减小至低于散热构件125的厚度t2。在这方面，半导体芯片120的厚度t1可以是散热构件125的厚度t2的大约0.4倍至0.6倍。
包封剂130可保护芯构件110、半导体芯片120、粘合膜124、散热构件125等。包封剂130的包封形式没有具体地限制，而可以是包封剂130围绕芯构件110、半导体芯片120、粘合膜124、散热构件125等的至少部分的形式。例如，包封剂130可覆盖芯构件110的上部和散热构件125的上部，并且填充通孔110H的至少部分，以覆盖粘合膜124的侧部和半导体芯片120的侧部。包封剂130可填充通孔110H，以从而用作粘合剂，并且根据特定材料减小半导体芯片120的屈曲。
包封剂130的材料没有具体地限制。例如，可使用绝缘材料作为包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用感光包封剂(PIE)树脂。
当包封剂130使用包括绝缘树脂和无机填料的材料形成时，包封剂130中的无机填料的含量可高于普通的模制材料或包封剂中的无机填料的含量以增大导热性。例如，包封剂130中的无机填料的含量可以是60wt％至80wt％，但不限于此。
背侧布线层132A和背侧过孔133A中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。散热图案层132B和散热过孔133B中的每个的材料也可以是上述导电材料。背侧布线层132A可根据设计执行各种功能。例如，背侧布线层132A可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。背侧过孔133A和散热过孔133B中的每个可具有锥形形状，该锥形形状的方向与芯构件110的连接过孔层113a、113b和113c中的每个的方向相同。
连接构件140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百的连接焊盘122可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理连接到外部或电连接到外部。连接构件140可包括：绝缘层141，设置在芯构件110以及半导体芯片120的有效表面122A上；重新分布层142，设置在绝缘层141上；以及连接过孔143，穿过绝缘层141并使连接焊盘122和重新分布层142彼此连接。在附图中示出了连接构件140包括多个绝缘层、多个重新分布层和多个连接过孔的情况，但是连接构件140可根据设计包括比附图中示出的绝缘层、重新分布层和连接过孔更少数量或更多数量的绝缘层、重新分布层和连接过孔。
绝缘层141中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的光敏绝缘材料也可用作绝缘材料。也就是说，绝缘层141中的每个可以是光敏绝缘层。当绝缘层141具有光敏性质时，绝缘层141可形成为具有较小的厚度，并且可更容易地实现连接过孔143的精细节距。绝缘层141中的每个可以是包括绝缘树脂和无机填料的光敏绝缘层。当绝缘层141是多层时，绝缘层141的材料可彼此相同，并且如果需要，则也可彼此不同。当绝缘层141是多层时，绝缘层141可根据工艺彼此成为一体，使得它们之间的边界也可不明显。然而，绝缘层141不限于此。
重新分布层142可大体用于使连接焊盘122重新分布。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，重新分布层142可包括各种焊盘图案等。
连接过孔143可使形成在不同层上的重新分布层142、连接焊盘122等彼此电连接，结果在扇出型半导体封装件100A中形成电路径。连接过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。可使用导电材料完全填充连接过孔143中的每个，或者导电材料也可沿着通路孔中的每个的壁形成。同时，连接构件140的连接过孔143中的每个可具有锥形形状，该锥形形状的方向与芯构件110的连接过孔层113a、113b和113c中的每个的方向相反。也就是说，连接过孔143中的每个的上部直径可小于连接过孔143中的每个的下部直径。
钝化层150可保护连接构件140免受外部的物理损坏或化学损坏。钝化层150可具有使连接构件140的最下面的重新分布层142的至少部分暴露的开口150h。形成在钝化层150中的开口150h的数量可以是数十至数千。表面处理层(未示出)可通过诸如贵金属镀覆的镀覆形成在暴露的重新分布层142的表面上。钝化层150的材料没有具体地限制。例如，绝缘材料可用作钝化层150的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
凸块下金属160可改善电连接结构170的连接可靠性，以改善扇出型半导体封装件100A的板级可靠性。凸块下金属160可连接到连接构件140的通过钝化层150的开口150h暴露的重新分布层142。凸块下金属160可通过使用诸如金属的任何已知的导电材料的任何已知的金属化方法而形成在钝化层150的开口150h中，但不限于此。
电连接结构170可使扇出型半导体封装件100A物理连接到外部或电连接到外部。例如，扇出型半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可使用低熔点金属(例如，诸如锡(Sn)-铝(Al)-铜(Cu)等的焊料等)形成。然而，这仅是示例，并且电连接结构170中的每个的材料不具体限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接结构170不限于此。
电连接结构170的数量、间距、设置形式等没有具体地限制，而本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘122的数量按照数十至数千的数量设置。在特定实施例中可设置更多或更少的电连接结构170。当电连接结构170为焊球时，电连接结构170可覆盖凸块下金属160的延伸到钝化层150的一个表面上的侧表面，并且连接可靠性可以是更优异的。电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
覆盖层180可保护背侧布线层132A和/或散热图案层132B免受外部的物理损坏或化学损坏。覆盖层180可具有使背侧布线层132A的至少部分暴露的开口180h。形成在覆盖层180中的开口180h的数量可以是数十至数千。表面处理层P可形成在暴露的背侧布线层132A的表面上。覆盖层180的材料没有具体限制。例如，绝缘材料可用作覆盖层180的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
表面安装组件190可通过表面安装技术(SMT)安装在钝化层150的下表面上。表面安装组件190可以是诸如电容器、电感器等的任何已知的无源组件，但不限于此。如果需要，则表面安装组件190可以是有源组件。表面安装组件190可通过连接构件140的重新分布层142电连接到半导体芯片120的连接焊盘122。
尽管未示出，但是如果需要，则可在通孔110H中设置执行彼此相同或彼此不同的功能的多个半导体芯片120。另外，如果需要，则可在通孔110H中设置诸如电感器、电容器等的单独的无源组件。
图11A描绘了示出在散热构件上形成有机涂层的工艺的示意图。
参照图11A，可通过有机材料涂覆处理(诸如硅烷处理)对散热构件125进行表面处理。在这种情况下，如图11A中所示，可在散热构件125的表面上形成诸如硅烷涂层的有机涂层127。如上所述，可通过表面处理来改善散热构件125和包封剂130之间的紧密粘合。
图11B和图11C描绘了示出将散热构件附着到半导体芯片的无效表面的工艺的各种示例的示意图。
参照图11B，可通过以下步骤获得附着有散热构件125的半导体芯片120：将粘合膜124附着到其上通过表面处理形成有有机涂层127的散热构件125的下部，然后将其上形成有有机涂层127的散热构件125通过粘合膜124附着到半导体芯片120的无效表面122P。如果需要，则可通过以下步骤执行一系列工艺：将被涂覆的散热构件125通过粘合膜124附着到处于晶圆状态的半导体芯片120，然后通过切割工艺切割附着有散热构件125的半导体芯片120。
可选地，参照图11C，可通过以下步骤获得附着有散热构件125的半导体芯片120：将粘合膜124附着到半导体芯片120的无效表面，然后将其上通过表面处理形成有有机涂层127的散热构件125附着到粘合膜124。如果需要，则可通过以下步骤执行一系列工艺：将粘合膜124附着到处于晶圆状态的半导体芯片120，将被涂覆的散热构件125附着到粘合膜124，然后通过切割工艺切割附着有散热构件125的半导体芯片120。
图12A和图12B是示出制造扇出型半导体封装件的工艺的示例的示意图。
参照图12A，首先可制备芯构件110。可使用无芯基板制造芯构件110。详细地，可通过重复以下一系列工艺来制备芯构件110：通过镀覆工艺在无芯基板上形成第一布线层112a；通过层压ABF等形成第一绝缘层111a；使用第一布线层112a的一些焊盘图案作为阻挡件在第一绝缘层111a中形成激光通路孔；通过镀覆工艺形成第二布线层112b和第一连接过孔层113a，然后分离并去除无芯基板。可通过蚀刻去除在将无芯基板分离之后残留在芯构件110的下表面上的金属层。在这种情况下，台阶部可形成在第一绝缘层111a的下表面和芯构件110的第一布线层112a的下表面之间。然后，可使用激光钻孔、机械钻孔等在芯构件110中形成通孔110H，并且可将带210附着到芯构件110的下部。然后，可将附着有散热构件125的半导体芯片120附着到带210的位于通孔110H的下方的一部分上，并且可通过ABF层压等形成包封剂130。
然后，参照图12B，可去除带210，并且可在带210被去除的区域中形成连接构件140。可通过重复以下一系列工艺来形成连接构件140：通过PID涂覆形成绝缘层141；通过光刻法在绝缘层141中形成通路孔；以及通过镀覆工艺形成重新分布层142和连接过孔143。然后，可通过在包封剂130中形成激光通路孔然后执行镀覆来形成背侧布线层132A、散热图案层132B、背侧过孔133A、散热过孔133B等，或者可通过ABF层压等分别在扇出型半导体封装件100A的相对侧形成钝化层150和覆盖层180，可使用激光钻孔等分别在钝化层150和覆盖层180中形成开口150h和180h，可通过镀覆形成凸块下金属160，可使用焊料材料形成电连接结构170，从而可执行回流工艺。可通过一系列工艺形成根据上述示例性实施例的扇出型半导体封装件100A。
可使用具有大尺寸(即，面板尺寸)的芯构件110来执行上述一系列工艺。在这种情况下，可通过具有面板尺寸的芯构件110形成多个扇出型半导体封装件100A，并且当通过切割工艺使多个扇出型半导体封装件100A彼此分开时，可通过执行一个工艺获得多个扇出型半导体封装件100A。
图13是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图13，根据本公开中的另一示例性实施例的扇出型半导体封装件100B还可包括形成在通孔110H的壁上的金属层115。金属层115可延伸到芯构件110的上表面，并且可电连接到芯构件110的布线层112a、112b、112c和112d的接地图案和/或连接构件140的重新分布层142的接地图案。从半导体芯片120产生的热可通过金属层115有效地传递到扇出型半导体封装件100B的侧部，因此可更容易地散发到外部。金属层115可使用与芯构件110的布线层112a、112b、112c和112d中的每个的导电材料相同的导电材料形成。其他内容与上述内容重复，因此省略其详细描述。
图14是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图14，根据本公开中的另一示例性实施例的扇出型半导体封装件100C还可包括增强层181。增强层181可设置在包封剂130与背侧布线层132A和散热图案层132B之间。通过设置增强层181可更有效地抑制扇出型半导体封装件100C的翘曲。在这方面，增强层181可具有比包封剂130和覆盖层180的弹性模量大的弹性模量。例如，包括绝缘树脂、无机填料和玻璃纤维的半固化片、裸态的覆铜层压板等可用作增强层181的材料，包括绝缘层和无机填料的ABF等可用作包封剂130和覆盖层180中的每个的材料。背侧过孔133A和散热过孔133B也可穿过增强层181。如果需要，还可在增强层181与背侧布线层132A和散热图案层132B之间设置树脂层(未示出)，以更容易在增强层181中形成开口。其他内容与上述内容重复，因此省略其详细描述。
图15是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图15，在根据本公开中的另一示例性实施例的扇出型半导体封装件100D中，可在芯构件110中省略第三绝缘层111c、第三连接过孔层113c和第四布线层112d。也就是说，芯构件110的绝缘层、布线层和连接过孔层的数量可以是变化的。在这种情况下，芯构件110的厚度可改变，因此半导体芯片120和散热构件125的厚度可通过研磨工艺等根据芯构件110的改变的厚度而改变。然而，同样在这种情况下，可在散热效果方面有利的是：半导体芯片120的厚度是散热构件125的厚度的大约0.4倍至0.6倍。其他内容与上述内容重复，因此省略其详细描述。
图16是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图16，在根据本公开中的另一示例性实施例的扇出型半导体封装件100E中，芯构件110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的下表面和上表面上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于芯构件110可包括大量的布线层112a、112b、112c和112d，因此可简化连接构件140。因此，可抑制取决于在形成连接构件140的工艺中发生的缺陷的良率的下降。同时，第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过穿过第一绝缘层111a的第一连接过孔层113a、穿过第二绝缘层111b的第二连接过孔层113b以及穿过第三绝缘层111c的第三连接过孔层113c彼此电连接。
第一绝缘层111a可具有比第二绝缘层111b和第三绝缘层111c的厚度大的厚度。第一绝缘层111a可相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c，以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括玻璃纤维、无机填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a的材料以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，穿过第一绝缘层111a的第一连接过孔层113a的平均直径可大于穿过第二绝缘层111b的第二连接过孔层113b的平均直径和穿过第三绝缘层111c的第三连接过孔层113c的平均直径。
芯构件110的第三布线层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面下方的水平面上。此外，连接构件140的重新分布层142与芯构件110的第三布线层112c之间的距离可小于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。原因是：第三布线层112c可以以突出的形式设置在第二绝缘层111b上，结果与连接构件140接触。芯构件110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面与无效表面之间的水平面上。芯构件110的布线层112a、112b、112c和112d中的每个的厚度可大于连接构件140的重新分布层142中的每个的厚度。第一连接过孔层113a可具有沙漏形状，第二连接过孔层113b和第三连接过孔层113c可具有其方向彼此相反的锥形形状。其他构造的详细描述与上述其他构造的详细描述重复，因此省略。
图17是示意性地示出根据示例制造的扇出型半导体封装件的散热效果的曲线图。
在试验中，铜块用作散热构件的材料，并且裸片附着膜(DAF)用作粘合膜。在这种情况下，铜块和DAF的厚度的总和设定为大约210μm，并且半导体芯片的厚度固定为大约100μm。根据上述示例性实施例的扇出型半导体封装件100A的结构用作封装件的基本结构。根据现有技术的中介层叠封装件(interposer package on package，IPOP)具有大约20℃/W的热阻。然而，从图17可看出，根据示例性实施例的扇出型半导体封装件的热阻可降低至大约17℃/W或更低。在这种情况下，可看出DAF的厚度为10μm或更小是有利的。原因是：当DAF的厚度为10μm或更小时，扇出型半导体封装件具有17℃/W或更低的热阻。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种散热特性可以是优异的并且可有效地控制翘曲的扇出型半导体封装件。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和改变。

Claims (30)

1.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
半导体芯片，具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；
散热构件，附着到所述半导体芯片的所述无效表面；
包封剂，覆盖所述半导体芯片和所述散热构件中的每个的至少部分；以及
连接构件，设置在所述半导体芯片的所述有效表面上并包括电连接到所述连接焊盘的重新分布层，
其中，所述散热构件具有比所述半导体芯片的厚度大的厚度。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述半导体芯片的所述厚度是所述散热构件的所述厚度的0.4倍至0.6倍。
3.根据权利要求1所述的扇出型半导体封装件，其中，所述散热构件通过粘合膜附着到所述半导体芯片的所述无效表面。
4.根据权利要求3所述的扇出型半导体封装件，其中，所述粘合膜是具有1μm至10μm的厚度的裸片附着膜。
5.根据权利要求1所述的扇出型半导体封装件，其中，所述散热构件是铜块。
6.根据权利要求5所述的扇出型半导体封装件，其中，有机涂层形成在所述铜块的表面上。
7.根据权利要求6所述的扇出型半导体封装件，其中，所述有机涂层包括硅烷涂层。
8.根据权利要求1所述的扇出型半导体封装件，其中，所述包封剂包括绝缘树脂和无机填料，并且
所述包封剂中的无机填料的含量为60wt％至80wt％。
9.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
散热图案层，设置在所述包封剂上；以及
散热过孔，穿过所述包封剂的至少部分并使所述散热图案层和所述散热构件彼此连接。
10.根据权利要求9所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
增强层，设置在所述包封剂和所述散热图案层之间；以及
覆盖层，设置在所述增强层上并覆盖所述散热图案层的至少部分，
其中，所述增强层具有比所述包封剂和所述覆盖层的弹性模量大的弹性模量。
11.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括具有通孔的芯构件，
其中，所述半导体芯片和所述散热构件设置在所述通孔中，并且
所述包封剂覆盖所述芯构件、所述半导体芯片和所述散热构件的至少部分，并填充所述通孔的至少部分。
12.根据权利要求11所述的扇出型半导体封装件，其中，所述芯构件包括多个布线层，并且
所述芯构件的所述多个布线层通过所述连接构件的所述重新分布层电连接到所述半导体芯片的所述连接焊盘。
13.根据权利要求12所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
背侧布线层，设置在所述包封剂上；以及
背侧过孔，穿过所述包封剂的至少部分并使所述背侧布线层和所述芯构件的所述多个布线层中的最上面的布线层彼此电连接。
14.根据权利要求13所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
增强层，设置在所述包封剂和所述背侧布线层之间；以及
覆盖层，设置在所述增强层上并覆盖所述背侧布线层的至少部分，
其中，所述增强层具有比所述包封剂和所述覆盖层中的每个的弹性模量大的弹性模量。
15.根据权利要求12所述的扇出型半导体封装件，其中，所述芯构件包括：第一绝缘层，与所述连接构件接触；第一布线层，嵌入所述第一绝缘层中并与所述连接构件接触；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一个表面相对的另一表面上；第二绝缘层，设置在所述第一绝缘层上并覆盖所述第二布线层；以及第三布线层，设置在所述第二绝缘层上，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述半导体芯片的所述连接焊盘。
16.根据权利要求15所述的扇出型半导体封装件，其中，所述芯构件还包括：第三绝缘层，设置在所述第二绝缘层上并覆盖所述第三布线层；以及第四布线层，设置在所述第三绝缘层上，并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述半导体芯片的所述连接焊盘。
17.根据权利要求15所述的扇出型半导体封装件，其中，所述第一布线层的下表面和所述第一绝缘层的下表面之间具有台阶部。
18.根据权利要求12所述的扇出型半导体封装件，其中，所述芯构件包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的下表面上；以及第二布线层，设置在所述第一绝缘层的上表面上，并且
所述第一布线层和所述第二布线层电连接到所述半导体芯片的所述连接焊盘。
19.根据权利要求18所述的扇出型半导体封装件，其中，所述芯构件还包括：第二绝缘层，设置在所述第一绝缘层的所述下表面上并覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层的下表面上；第三绝缘层，设置在所述第一绝缘层的所述上表面上并覆盖所述第二布线层；以及第四布线层，设置在所述第三绝缘层的上表面上，并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述半导体芯片的所述连接焊盘。
20.根据权利要求19所述的扇出型半导体封装件，其中，所述第一绝缘层具有比所述第二绝缘层和所述第三绝缘层中的每个的厚度大的厚度。
21.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
半导体芯片；
散热构件，具有比所述半导体芯片的厚度大的厚度并且设置在所述半导体芯片的无效表面上；
连接构件，包括重新分布层，所述连接构件设置在所述半导体芯片的有效表面上，使得设置在所述有效表面上的连接焊盘电连接到所述重新分布层，
其中，所述半导体芯片和所述散热构件中的每个的至少部分被包封剂覆盖。
22.根据权利要求21所述的扇出型半导体封装件，其中，所述散热构件具有设置在所述散热构件上的有机涂层，并且所述散热构件通过粘合膜附着到所述半导体芯片。
23.根据权利要求21所述的扇出型半导体封装件，所述扇出型半导体封装件还包括具有通孔的芯构件，所述半导体芯片和所述散热构件设置在所述通孔中，
其中，所述包封剂覆盖所述芯构件的至少部分并填充所述通孔的至少部分。
24.根据权利要求23所述的扇出型半导体封装件，其中，所述芯构件包括设置在所述通孔的侧壁上的金属层。
25.根据权利要求23所述的扇出型半导体封装件，所述扇出型半导体封装件还包括增强层，所述增强层设置在所述包封剂上并覆盖所述散热构件的顶部和所述芯构件的顶部。
26.根据权利要求23所述的扇出型半导体封装件，所述扇出型半导体封装件还包括布线层，所述布线层通过所述连接构件的所述重新分布层电连接到所述半导体芯片的所述连接焊盘。
27.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
连接构件，包括至少一个重新分布层；
半导体芯片，具有设置在所述半导体芯片的有效表面上的连接焊盘并且设置在所述连接构件上，所述连接焊盘电连接到所述重新分布层；
散热构件，具有比所述半导体芯片的厚度大的厚度并且设置在所述半导体芯片的无效表面上，所述无效表面与所述有效表面相对；以及
包封剂，覆盖所述半导体芯片和所述散热构件中的每个的至少部分。
28.根据权利要求27所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述连接构件上的芯构件，所述芯构件具有通孔，所述半导体芯片和所述散热构件设置在所述通孔中。
29.根据权利要求28所述的扇出型半导体封装件，其中，所述包封剂覆盖所述芯构件的至少部分并填充所述通孔的至少部分。
30.根据权利要求28所述的扇出型半导体封装件，其中，所述芯构件包括布线层，所述布线层通过所述连接构件的所述重新分布层电连接到所述半导体芯片的所述连接焊盘。
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