JP6994342B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

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Description

本発明は、電子部品内蔵基板及びその製造方法に関する。
従来、キャパシタなどの電子部品が配線基板に内蔵された電子部品内蔵基板がある。そのような電子部品内蔵基板では、配線基板に電子部品を搭載した後に、電子部品を絶縁層で埋め込み、電子部品に配線層が接続される。
特開２００３－１０１２４３号公報 特開２００８－２８８６０７号公報
後述する予備的事項で説明するように、発熱する電子部品が絶縁層に埋め込まれて内蔵された電子部品内蔵基板がある。そのような電子部品内蔵基板では、電子部品から発する熱を十分に放熱できないため、電子部品が発熱による温度上昇によって破壊する課題がある。
絶縁層に埋め込まれた電子部品から発する熱を十分に放熱できる新規な構造の電子部品内蔵基板及び製造方法を提供することを目的とする。
以下の開示の一観点によれば、第１絶縁層と、前記第１絶縁層の上に形成された金属層と、前記第１絶縁層の上に形成された第１配線層と、前記金属層の上に配置された発熱する第１電子部品と、前記第１絶縁層及び前記金属層の上に形成され、前記第１電子部品を埋め込む第２絶縁層と、前記第２絶縁層に形成され、前記金属層の一部を露出させる開口部と、前記第２絶縁層の上方に配置された第２電子部品と、前記開口部内の前記金属層に接続され、かつ、前記第２電子部品の上面に接続された放熱部材とを有し、前記第１配線層は、シード層と、前記シード層の上に配置された電解めっき層とから形成され、前記金属層は、前記第１絶縁層の上に接着された金属板からなる電子部品内蔵基板が提供される。
以下の開示によれば、電子部品内蔵基板では、第１絶縁層の上に形成された金属層の上に発熱する第１電子部品が配置されている。第１絶縁層及び金属層の上に、第１電子部品を埋め込む第２絶縁層が形成されている。
また、第２絶縁層に金属層の一部を露出させる開口部が形成されている。さらに、第２絶縁層の上方に第２電子部品が配置されている。そして、放熱部材が第２絶縁層の開口部内の金属層に接続され、かつ、第２電子部品の上面に接続されている。
これにより、第１電子部品から発する熱は金属層を介して放熱部材に伝導して外部に放熱されるため、放熱性を向上させることができる。よって、第１電子部品が発熱して破壊することが回避され、発熱する第１電子部品を内蔵する電子部品内蔵基板の信頼性を向上させることができる。
また、放熱部材は第２電子部品にも接続されるため、放熱部材を第２電子部品の放熱経路として兼ねることができる。
図１は予備的事項に係る電子部品内蔵基板の問題点を説明するための断面図である。 図２は実施形態の電子部品内蔵基板の製造方法で使用される配線部材を示す断面図である。 図３は図２の配線部材を上側からみた縮小平面図である。 図４（ａ）及び（ｂ）は図２の配線部材の配線層及び金属層の形成方法を示す断面図（その１）である 図５（ａ）～（ｃ）は図２の配線部材の配線層及び金属層の形成方法を示す断面図（その２）である 図６は実施形態の電子部品内蔵基板の製造方法で使用される第１変形例の配線部材を示す断面図である。 図７（ａ）及び（ｂ）は図６の配線部材の配線層及び金属層の形成方法を示す断面図（その１）である 図８（ａ）～（ｃ）は図６の配線部材の配線層及び金属層の形成方法を示す断面図（その２）である 図９は実施形態の電子部品内蔵基板の製造方法で使用される第２変形例の配線部材を示す断面図である。 図１０（ａ）及び（ｂ）は図９の配線部材の配線層及び金属層の形成方法を示す断面図（その１）である 図１１は図９の配線部材の配線層及び金属層の形成方法を示す断面図（その２）である 図１２は実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図１３は実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図１４は実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図１５は実施形態の電子部品内蔵基板の製造方法を示す断面図（その４）である。 図１６は実施形態の電子部品内蔵基板の製造方法を示す断面図（その５）である。 図１７は実施形態の電子部品内蔵基板の製造方法を示す断面図（その６）である。 図１８は実施形態の電子部品内蔵基板の製造方法を示す断面図（その７）である。 図１９は実施形態の電子部品内蔵基板の製造方法を示す断面図（その８）である。 図２０は実施形態の電子部品内蔵基板の製造方法を示す断面図（その９）である。 図２１は実施形態の電子部品内蔵基板の製造方法を示す断面図（その１０）である。 図２２は実施形態の電子部品内蔵基板の製造方法を示す平面図（その１１）である。 図２３は実施形態の電子部品内蔵基板の製造方法を示す断面図（その１２）である。 図２４は実施形態の電子部品内蔵基板の製造方法を示す断面図（その１３）である。 図２５は実施形態の電子部品内蔵基板を示す断面図である。 図２６は実施形態の電子部品内蔵基板を示す平面図である。 図２７は実施形態の別の電子部品内蔵基板を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない技術内容を含む。
図１は、予備的事項に係る電子部品内蔵基板の問題点を説明するための図である。図１に示すように、予備的事項に係る電子部品内蔵基板は、配線基板１００を備えている。図１では、配線基板１００の上部が部分的に示されている。
配線基板１００では、絶縁層２００の上に配線層３００と金属層３００ａとが形成されている。第１配線層３００及び金属層３００ａは銅層の同一層から形成される。金属層３００ａは、半導体チップの放熱経路として使用され、プレーンパターン（べたパターン）から形成される。
そして、第１半導体チップ４００の下面（背面）が接着層４１０によって金属層３００ａに接着されている。また、配線層３００及び金属層３００ａの上に第１半導体チップ４００を埋め込む絶縁層２２０が形成されている。
絶縁層２２０には、配線層３００及び第１半導体チップ４００の接続端子に到達するビアホールＶＨが形成されている。
さらに、絶縁層２２０の上に配線層３２０が形成されている。配線層３２０はビアホールＶＨ内のビア導体を介して配線層３００及び第１半導体チップ４００の接続端子にそれぞれ接続されている。
また、絶縁層２２０の上には、配線層３２０の上に開口部２４０ａが設けられたソルダレジスト層２４０が形成されている。
また、第２半導体チップ４２０のバンプ電極４４０が配線層３２０にフリップチップ接続されている。さらに、第２半導体チップ４２０の下側にアンダーフィル樹脂４６０が充填されている。
このようにして、第１半導体チップ４００が絶縁層２２０の中に埋設されて配線基板１００に内蔵されている。第１半導体チップ４００は動作時に発熱するＣＰＵチップである。
従来は、キャパシタなどの発熱しない受動素子を配線基板に内蔵させていたが、近年では、電子機器の高性能化及び高密度実装による小型化などの要求により、発熱するＣＰＵチップなどを配線基板に内蔵させる要求がある。
第１半導体チップ４００は金属層３００ａの上に配置され、第１半導体チップ４００から発する熱は金属層３００ａ（銅層）を介して外部に放熱される。
しかし、第１半導体チップ４００（ＣＰＵチップ）は発熱量が大きいため、金属層３００ａ（銅層）を介する放熱だけでは不十分である。このため、第１半導体チップ４００（ＣＰＵチップ）は、発熱によって温度上昇し、素子が破壊されてしまい、動作不良となる。
このように、発熱するＣＰＵチップなどを配線基板に内蔵させる電子部品内蔵基板では、ＣＰＵチップなどから発する熱を十分に放熱できる構造が要求される。
以下に説明する実施形態の電子部品内蔵基板及びその製造方法では、前述した課題を解消することができる。
（実施の形態）
図２～図２４は実施形態の電子部品内蔵基板の製造方法を説明するための図、図２５～図２７は実施形態の電子部品内蔵基板を示す図である。
以下、電子部品内蔵基板の製造方法を説明しながら、電子部品内蔵基板の構造を説明する。
実施形態の電子部品内蔵基板の製造方法では、図２に示すように、まず、配線部材５を用意する。配線部材５は、電子部品内蔵基板を製造するための製造途中の中間部材である。
配線部材５は、最下に配線層１１を備え、配線層１１の上に絶縁層２１が形成されている。絶縁層２１は配線層１１の上面及び側面を被覆して形成されており、配線層１１の下面が絶縁層２１から露出している。配線層１１の下面と絶縁層２１の下面とは面一になっている。
絶縁層２１には、配線層１１に到達するビアホールＶＨ１が形成されている。さらに、絶縁層２１の上に配線層１２が形成されている。配線層１２は、ビアホールＶＨ１内のビア導体ＶＣ１を介して配線層１１に接続されている。
また、絶縁層２１及び配線層１２の上には絶縁層２２が形成されている。絶縁層２２には、配線層１２に到達する第２ビホールＶＨ２が形成されている。
絶縁層２２の上には配線層１３が形成されている。配線層１３はビアホールＶＨ２内のビア導体ＶＣ２を介して配線層１２に接続されている。
また同様に、絶縁層２２及び配線層１３の上に絶縁層２３が形成されている。絶縁層２３には、配線層１３に到達するビホールＶＨ３が形成されている。
絶縁層１３の上には配線層１４が形成されている。配線層１４はビアホールＶＨ３内のビア導体ＶＣ３を介して配線層１３に接続されている。
さらに同様に、絶縁層２３及び配線層１４の上に絶縁層２４が形成されている。絶縁層２４には、配線層１４に到達するビアホールＶＨ４が形成されている。絶縁層２４の上には配線層１５が形成されている。配線層１５はビアホールＶＨ４内のビア導体ＶＣ４を介して配線層１４に接続されている。また、絶縁層２４の上に金属層Ｍが形成されている。絶縁層２４が第１絶縁層の一例である。
図３は、図２を上側からみた縮小平面図である。図２は図３のＩ－Ｉに沿った断面に相当する。
図３に示すように、配線層１５は島状のパッドとして形成されている。金属層Ｍの内部には開口部Ｍｘが形成されており、その開口部Ｍｘ内に配線層１５が配置されている。金属層Ｍの３つの開口部Ｍｘに複数の配線層１５がそれぞれ配置されている。配線層１５と金属層Ｍとは同一層から形成される。
後述するように、図３の金属層Ｍの破線で示された領域Ｂに、動作時に発熱する電子部品が配置され、金属層Ｍは電子部品から発する熱を放熱する放熱経路の一部として使用される。
このため、金属層Ｍは、面積や体積を大きくするため、広域面積の一体的なプレーンパターン（べたパターン）で形成される。配線層１５及び金属層Ｍの各厚みは、４０μｍ～５０μｍ程度に設定される。配線層１５が第１配線層の一例である。
また、図２に示すように、金属層Ｍは、ビアホールＶＨ５内のビア導体ＶＣ５を介して下側の配線層１４に接続されており、グランド層としても機能する。
以下、図２の配線部材５の配線層１５及び金属層Ｍの形成方法について説明する。配線層１５及び金属層Ｍは、好適には、セミアディティブ法によって形成される。
図４（ａ）～図５（ｃ）は、図２のＡで示される領域に配線層１５及び金属層Ｍが形成される様子を示した部分拡大断面図である。
図４（ａ）に示すように、ビアホールＶＨ４，ＶＨ５（図２）内及び絶縁層２４の上に銅などからなるシード層１５ａを形成する。シード層１５ａは、無電解めっき又はスパッタ法によって形成される。
次いで、図４（ｂ）に示すように、絶縁層２４の上に、配線層１５及び金属層Ｍが形成される領域に開口部１７ａが設けられためっきレジスト層１７を形成する。めっきレジスト層１７は、フォトリソグラフィに基づいて、露光、現像することによりパターニングされる。
続いて、図５（ａ）に示すように、シード層１５ａをめっき給電経路に利用する電解めっきにより、ビアホールＶＨ４，ＶＨ５内からめっきレジスト層１７の開口部１７ａに銅などからなる金属めっき層１５ｂを充填して形成する。
その後に、図５（ｂ）に示すように、めっきレジスト層１７を除去する。さらに、図５（ｃ）に示すように、金属めっき層１５ｂをマスクにしてシード層１５ａをエッチングして除去する。
これにより、配線層１５及び金属層Ｍが得られる。配線層１５及び金属層Ｍは、シード層１５ａとその上に配置された金属めっき層１５ｂとからそれぞれ形成され、同一層から形成される。
以上のように、絶縁層２４の上に金属層Ｍを形成する工程において、絶縁層２４の上に配線層１５を同時に形成する。
前述した図２の配線部材５の配線層１１，１２，１３，１４、及び後の工程の配線層においても、図４（ａ）～図５（ｃ）の方法と同様な方法により形成される。
図６には、第１変形例の配線部材５ａが示されている。前述したように、金属層Ｍは放熱経路として利用されるため、厚みが厚い方が放熱性を向上させることができる。
このため、図６の第１変形例の配線部材５ａでは、金属層Ｍの厚みを配線層１５の厚みよりも厚く設定している。図６において、金属層Ｍの厚み以外の要素は、前述した図２と同じである。
以下、第１変形例の配線部材５ａの配線層１５及び金属層Ｍの形成方法について説明する。図７（ａ）に示すように、まず、前述した図４（ａ）～図５（ａ）と同様な工程を遂行する。第１変形例では、めっきレジスト層１７の厚みを金属層Ｍの厚みに対応するように厚く設定する。この時点では、金属めっき層１５ｂは、めっきレジスト層１７の開口部１７ａの深さの途中まで形成される。
続いて、図７（ｂ）に示すように、配線層１５が配置される領域Ｒ１に補助レジストパターン１９を形成する。このとき、金属層Ｍが配置される領域Ｒ２では、金属めっき層１５ｂは、補助レジストパターン１９から露出した状態となる。
次いで、図８（ａ）に示すように、シード層１５ａ及び金属めっき層１５ｂをめっき給電経路に利用する電解めっきにより、金属層Ｍが配置される領域Ｒ２の金属めっき層１５ａの上にかさ上げ金属めっき層１５ｃを形成する。このとき、配線層１５が配置される領域Ｒ１では、金属めっき層１５ａが補助レジストパターン１９で被覆されているため、かさ上げ金属めっき層１５ｃは形成されない。
その後に、図８（ｂ）に示すように、補助レジストパターン１９及びめっきレジスト層１７を除去する。
さらに、図８（ｃ）に示すように、かさ上げ金属めっき層１５ｃ及び金属めっき層１５ｂをマスクにしてシード層１５ａをエッチングして除去する。
これにより、シード層１５ａ及び金属めっき層１５ｂから配線層１５が形成される。また同時に、シード層１５ａ、金属めっき層１５ｂ及びかさ上げ金属めっき層１５ｃから金属層Ｍが形成される。このようにして、配線層１５と、配線層１５よりも厚みが厚い金属層Ｍとを形成することができる。
第２の変形例の配線部材５ａでは、セミアディティブ法で補助レジストパターン１９を追加で形成し、電解めっきを２回行う手法により、金属層Ｍの厚みを配線層１５の厚みよりも厚く設定することができる。
このようにして、配線層１５が電気配線として最適な厚みに設定され、金属層Ｍが放熱経路及びグランド層として最適な厚みに設定される。例えば、配線層１５の厚みは１５μｍ～２０μｍに設定され、金属層Ｍの厚みは４０μｍ～５０μｍに設定される。
図９には、第２変形例の配線部材５ｂが示されている。第２変形例の配線部材５ｂでは、配線層１５はセミアディティブ法で形成され、金属層Ｍは金属板が接着層２９によって絶縁層２４に接着されて形成される。
以下、第２変形例の配線部材５ｂの配線層１５及び金属層Ｍの形成方法について説明する。図１０（ａ）に示すように、第２変形例では、前述した図４（ａ）～図５（ａ）と同様な工程を遂行することにより、配線層１５のみをセミアディティブ法によって形成する。
続いて、図１０（ｂ）に示すように、配線層１５が配置された領域に対応する部分に開口部Ｍｘが設けられた金属板Ｍａを用意する。金属板Ｍａは銅板などから形成され、プレス加工や切削により金属板Ｍａに開口部Ｍｘが形成される。
そして、図１１に示すように、金属板Ｍａの開口部Ｍｘを配線層１５が配置された領域に位置合わせし、金属板Ｍａの下面を接着層２９によって絶縁層２４の上面に接着する。このようにして、金属板Ｍａの開口部Ｍｘ内に配線層１５が配置され、金属板Ｍａが金属層Ｍとして形成される。
以上のように、絶縁層２４の上に金属層Ｍを形成する工程は、絶縁層２４の上に配線層１５を形成することを含み、配線層１５を形成した後に、絶縁層２４の上に金属板Ｍａを接着して金属層Ｍを得る。
図９に示すように、金属板Ｍａから金属層Ｍを形成する場合は、金属層Ｍは、ビア導体によって下側の配線層１４には接続されず、電気的にフローティングな状態で形成され、グランド層としては機能しない。
第２変形例の配線部材５ｂでは、配線層１５を形成する際に金属層Ｍの形成を考慮する必要がないため、めっきレジスト層１７の厚みを薄くすることにより、微細な配線層１５を形成することができる。
さらに、金属層Ｍは金属板Ｍａから形成されるので、セミアディティブ法で配線層１５と同時に形成する手法よりも金属層Ｍの厚みを容易に厚くできるため、放熱性を向上させることができる。
例えば、配線層１５は厚みが１５～２０μｍの薄膜の微細パターンで形成され、金属層Ｍは厚みが１００μｍ～２００μｍ程度の厚膜のプレーンパターンで形成することができる。
以下の製造方法では、前述した図２の配線部材５を使用して説明する。図１２に示すように、第１半導体チップ３０を用意し、半導体チップ３０の下面（背面）を熱伝導性接着層３４によって接着する。
第１半導体チップ３０は、上面（素子形成面）に接続端子３２を備えている。第１半導体チップ３０の接続端子３２は、例えば、銅などからなる金属パッドであり、保護絶縁層（不図示）の開口部から露出している。
第１半導体チップ３０は、動作時に発熱する電子部品の一例であり、例えば、ＣＰＵ(Central Processing Unit)チップである。発熱する電子部品としては、ＣＰＵチップの他に、ＧＰＵ(Graphics Processing Unit)チップ、ダイオード素子、又は、メモリチップなどがある。
第１半導体チップ３０は薄型化されており、その厚みは３０μｍ～１００μｍ、例えば、５０μｍ程度である。
これにより、第１半導体チップ３０は放熱経路の一部となる金属層Ｍの上に配置され、半導体チップ３０から発する熱が金属層Ｍに放熱される。このようにして、第１半導体チップの下面（背面）が金属層Ｍに熱結合される。
次いで、図１３に示すように、絶縁層２４、配線層１５、金属層Ｍ及び第１半導体チップ３０の上に、半硬化状態の絶縁フィルムを真空ラミネータで貼付し、１８０℃～２００℃の温度で加熱処置して硬化させる。
これにより、絶縁層２４、配線層１５及び金属層Ｍの上に第１半導体チップ３０を埋め込む絶縁層２５が形成される。絶縁層２５は、熱硬化性のエポキシ樹脂又はポリイミド樹脂などから形成される。
あるいは、液状樹脂をスキージなどで塗布することにより、絶縁層２４を形成してもよい。
この工程では、配線層１５及び金属層Ｍの各厚みが５０μｍ程度で、第１半導体チップ３０の厚みが５０μｍ程度の場合は、厚みが１００μｍ～２００μｍの絶縁フィルムから絶縁層２５が形成される。
これにより、第１半導体チップ３０の全体が絶縁層２５で埋め込まれると共に、絶縁層２５の上面が平坦になって形成される。絶縁層２５は、第１半導体チップ３０を埋め込む最低限の厚みで形成される。
次いで、図１４に示すように、絶縁層２５をレーザ加工することにより、配線層１５に到達するビアホールＶＨ６を形成する。さらに、過マンガン酸法などによりデスミア処理を行うことにより、ビアホールＶＨ６内の樹脂スミアを除去してクリーニングする。
あるいは、感光性樹脂層を形成し、フォトリソグラフィに基づいて感光性樹脂層を露光、現像することにより、ビアホールＶＨ６を備えた絶縁層２５を形成してもよい。
前述した図２の放熱部材５の絶縁層２１，２２，２３，２４、後の工程の絶縁層、及び各ビアホールの形成においても、図１３及び図１４の方法と同様な方法で形成される。
続いて、図１５に示すように、ビアホールＶＨ６内のビア導体ＶＣ６を介して配線層１５に接続される配線層１６を形成する。
ここで、第１半導体チップ３０を十分に埋め込む厚膜で絶縁層２５を形成すると、配線層１５上の絶縁層２５の厚みはかなり厚くなる。このため、配線層１５上のビアホールＶＨ６の深さはかなり深くなり、アスペクト比が大きくなる。
ビアホールＶＨ６のアスペクト比が大きくなると、ビアホールＶＨ６内にビア導体ＶＣ６を埋め込んで配線層１６を形成する際に、ビアホールＶＨ６内にボイドが発生するなどして信頼性よく配線層１６を形成できなくなる。
このため、本実施形態では、配線層１５上に２段のスタックドビア構造を配置することにより、配線層１５上のビアホールのアスペクト比を低く抑えるようにする。このような理由で、前述したように、絶縁層２５は、第１半導体チップ３０を埋め込む最低限の厚みで形成される。
このようにして、配線層１５の上に、２段のスタックドビア構造の一段目のビア導体ＶＣ６が配置される。
次いで、図１６に示すように、絶縁層２５及び配線層１６の上に絶縁層２６を形成する。絶縁層２６の厚みは、絶縁層２５よりも薄く設定され、例えば、５μｍ～２０μｍ程度で形成される。
その後に、図１７に示すように、絶縁層２６をレーザ加工することにより、配線層１６に到達するビアホールＶＨ７を形成する、また、絶縁層２６及び絶縁層２５をレーザ加工することにより、第１半導体チップ３０の接続端子３２に到達するビアホールＶＨ８を形成する。
このとき、配線層１６上のビアホールＶＨ７は、その下のビア導体ＶＣ６によって配線層１５からかさ上げされた状態で配置される。このため、配線層１６上のビアホールＶＨ７は、第１半導体チップ３０の接続端子３２上のビアホールＶＨ８と同様に、深さが浅いアスペクト比の小さい形状で形成される。
次いで、図１８に示すように、絶縁層２６の上に配線層１７を形成する。配線層１７は、ビアホールＶＨ７内のビア導体ＶＣ７を介して配線層１６に接続される。また、配線層１７は、ビアホールＶＨ８内のビア導体ＶＣ８を介して第１半導体チップ３０の接続端子３２に接続される。配線層１７が第２配線層の一例である。また、絶縁層２５及び絶縁層２６が第２絶縁層の一例である。
このように、第１半導体チップ３０の厚みの影響を最小限にするために、第１半導体チップ３０の横方向に配置された配線層１５の上に２段のスタックドビア構造を配置することにより、信頼性よく多層配線層を形成することができる。
続いて、図１９に示すように、絶縁層２６及び配線層１７の上に絶縁層２７を形成する。さらに、絶縁層２７をレーザ加工することにより、配線層１７に到達するビアホールＶＨ９を形成する。
さらに、同じく図１９に示すように、絶縁層２７の上に、ビアホールＶＨ９内のビア導体ＶＣ９を介して配線層１７に接続される配線層１８を形成する。
次いで、図２０に示すように、絶縁層２７及び配線層１８の上に絶縁層２８を形成する。さらに、絶縁層２８をレーザ加工することにより、配線層１８に到達するビアホールＶＨ１０を形成する。
さらに、同じく図２０に示すように、絶縁層２８の上に、ビアホールＶＨ１０内のビア導体ＶＣ１０を介して配線層１８に接続される配線層１９を形成する。
その後に、同じく図２０に示すように、絶縁層２８の上に、配線層１９の接続部上に開口部３５ａが設けられたソルダレジスト層３５を形成する。さらに、絶縁層２１の下に、配線層１１の接続部の下に開口部３７ａが設けられたソルダレジスト層３７を形成する。
次いで、図２１に示すように、ソルダレジスト層３５の上面から絶縁層２５の下面までの部分をレーザ加工又はルータなどの機械加工により除去して開口部３９を形成する。そして、開口部３９に露出する金属層Ｍの外周部を放熱部材が接続される接続部Ｍｃとする。
図２２は、図２１の構造体の金属層Ｍと第１半導体チップ３０の様子を上側からみた模式的な縮小平面図である。図２２では、金属層Ｍ及び第１半導体チップ３０の上方の各要素は省略されており、最上のソルダレジスト層３５の外形だけが示されている。
図２２に示すように、金属層Ｍのリング状に繋がった外周部が接続部Ｍｃ（斜線ハッチング領域）となっており、接続部Ｍｃは絶縁層２５，２６，２７，２８及びソルダレジスト層３５（図２０）の開口部３９に露出している。
図２０の構造体が多面取りの大型基板の場合は、複数の製品領域が画定されており、図２１の工程で大型基板が個々の製品領域に切断される。
図２２の例では、発熱量の大きな電子部品の熱を十分に放熱するために、金属層Ｍのリング状の外周部を露出させて面積の大きな接続部Ｍｃを確保しているが、放熱部材と接続できるように金属層Ｍの所要の一部を露出させて接続部Ｍｃとすればよい。
続いて、図２３に示すように、下面（素子形成面）に接続端子４２を備えた第２半導体チップ４０を用意する。そして、第２半導体チップ４０の接続端子４２を配線層１９の接続部にフリップチップ接続する。第２半導体チップ４０は、配線層１９及び配線層１８を介して配線層１７（第２配線層の一例）に電気的に接続される。
第２半導体チップ４０の接続端子４２は、例えば、はんだバンプなどのバンプ電極である。さらに、第２半導体チップ４０の下側にアンダーフィル樹脂４４を充填する。
第２半導体チップ４０の真下の領域に第１半導体チップ３０が配置されるように、第２半導体チップ４０が配置される。これにより、第１半導体チップ３０と第２半導体チップ４０とを平面視で横方向に並べて配置する場合よりも、実装面積を小さくできるため、電子部品内蔵基板の小型化を図ることができる。
なお、電子部品内蔵基板の小型化を考慮しない場合は、第１半導体チップ３０と第２半導体チップ４０とを平面視で相互にずれた位置に配置してもよい。
次いで、図２４に示すように、放熱部材５０を用意する。放熱部材５０は、平面視で四角状の天板部５２と、天板部５２の四辺を支持して下側に突出する４つの側板部５４とから形成され、蓋状形状を有する。放熱部材５０は金属板をプレス加工又は切削加工することにより製造される。放熱部材５０は銅などの熱伝導性が高い金属から形成される。
そして、金属層Ｍの接続部Ｍｃの上に熱伝導性接着層５６ａを塗布すると共に、第２半導体チップ５０の上面（背面）に熱伝導性接着層５６ｂを塗布する。さらに、放熱部材５０の側板部５４を金属層Ｍの接続部Ｍｃに位置合わせする。
放熱部材５０の側板部５４の高さは、放熱部材５０の側板部５４を金属層Ｍの接続部Ｍｃに接着する際に、天板部５２の下面が第２半導体チップ５０の上面（背面）に当接するように設定されている。
そして、図２５に示すように、放熱部材５０の側板部５４を金属層Ｍの接続部Ｍｃに熱伝導性接着層５６ａによって接続する。このとき同時に、放熱部材５０の天板部５２の下面が熱伝導性接着層５６ｂによって第２半導体チップ５０の上面（背面）に接続される。
これにより、放熱部材５０の側板部５４と金属層Ｍの接続部Ｍｃとが熱結合される。また、放熱部材５０の天板部５２と第２半導体チップ５０の上面（背面）とが熱結合される。
金属層Ｍと放熱部材５０とを接続する熱伝導性接着層５６ａとしては、絶縁性を有するセラミックフィラー入り樹脂が使用される。セラミックとしては、アルミナ又は窒化アルミニウムが使用され、樹脂としては、エポキシ樹脂、ポリイミド樹脂又はシリコーン樹脂が使用される。
あるいは、金属層Ｍと放熱部材５０とが電気的に接続されてもよい場合は、熱伝導性接着層５６ａとして、半導電性を有する金属ペースト入り樹脂を使用してもよい。金属ペースト入り樹脂の金属は銀（Ａｇ）などからなり、樹脂としては、エポキシ樹脂、ポリイミド樹脂又はシリコーン樹脂が使用される。
また、金属層Ｍと放熱部材５０とが電気的に接続されてもよい場合は、熱伝導性接着層５６ａとして、導電性を有するはんだを使用してもよい。
その他の方法として、熱伝導性接着層５６ａを使用する代わりに、放熱部材５０の側板部５４をねじなどによって金属層Ｍの接続部Ｍｃに機械的に接触させて接続してもよい。
また、放熱部材５０と第２半導体チップ５０とを接続する熱伝導性接着層５６ｂとしては、好適には、セラミックフィラー入り樹脂が使用される。あるいは、第２半導体チップ４０の上面（背面）に絶縁層が形成されて十分に絶縁されている場合は、熱伝導性接着剤５６ｂとして、金属ペースト入り樹脂又ははんだを使用してもよい。
また同様に、前述した図１３の第１半導体チップ３０を金属層Ｍに接続する熱伝導性接着剤３４としては、好適には、セラミックフィラー入り樹脂が使用される。あるいは、第１半導体チップ３０の下面（背面）に絶縁層が形成されて十分に絶縁されている場合は、熱伝導性接着剤３４として、金属ペースト入り樹脂又ははんだを使用してもよい。
以上により、実施形態の電子部品内蔵基板１が製造される。
図２５に示すように、実施形態の電子部品内蔵基板１は、前述した図２で説明した構造の配線部材５を備えている。配線部材５の金属層Ｍの下の絶縁層２４が第１絶縁層の一例である。また、配線部材５の配線層１５が第１配線層の一例である。
図２５の配線部材５はコア基板を有さないコアレス配線部材であるが、ガラスエポキシ樹脂などのコア基板の両面側に多層配線層が形成されたリジッドタイプの配線部材であってもよい。
そして、配線部材５の金属層Ｍの上に第１半導体チップ３０の下面（背面）が熱伝導性接着剤３４によって接着されて配置されている。第１半導体チップ３０は、動作時に発熱する電子部品であり、例えば、ＣＰＵチップである。第１半導体チップ３０は上面（素子形成面）に接続端子３２を備えている。
配線層１５及び金属層Ｍの上に第１半導体チップ３０を埋め込む絶縁層２５が形成されている。絶縁層２５には配線層１５に到達するビアホールＶＨ６が形成されている。絶縁層２５の上には、ビアホールＶＨ６内のビア導体ＶＣ６を介して配線層１５に接続される配線層１６が形成されている。
前述したように、第１半導体チップ３０を十分に埋め込むように厚膜の絶縁層２５を形成すると、絶縁層２５に形成されるビアホールＶＨ６のアスペクト比が大きくなり、ビア導体ＶＣ６を信頼性よく充填することが困難になる。
この対策として、第１半導体チップ３０を埋め込む最小限の厚みで絶縁層２５を形成し、配線層１５の上に２段のスタックドビア構造を形成する。これにより、配線層１５上のビアホールＶＨ６のアスペクト比の増大を抑えている。
このようにして、配線層１５の上に２段のスタックドビア構造の１段目のビア導体ＶＣ６が配置されている。
また、絶縁層２５及び配線層１６の上に絶縁層２５よりも厚みが薄い絶縁層２６が形成されている。絶縁層２５及び絶縁層２６が第２絶縁層の一例である。
そして、絶縁層２６には、配線層１６に到達するビアホールＶＨ７が形成されている。絶縁層２６の上には、ビアホールＶＨ７内のビア導体ＶＣ７を介して配線層１６に接続される配線層１７が形成されている。
このようにして、配線層１５の上に、１段目の配線層１６のビア導体ＶＣ６と２段目の配線層１７のビア導体ＶＣ７とが積層されて２段のスタックドビア構造が構築されている。
一方、第１半導体チップ３０上の領域では、絶縁層２６及び絶縁層２５に、第１半導体チップ３０の接続端子３２に到達するビアホールＶＨ８が形成されている。そして、配線層１７がビアホールＶＨ８内のビア導体ＶＣ８を介して第１半導体チップ３０の接続端子３２に接続されている。
以上のように、第１半導体チップ３０の横方向に配置された配線層１５上の領域では、２段のスタックドビア構造によってビアホールのアスペクト比の増大を抑えることで、信頼性よくビア接続を構築することができる。
また、絶縁層２６及び配線層１７の上には絶縁層２７が形成されている。絶縁層２７には、配線層１７に到達するビアホールＶＨ９が形成されている。絶縁層２７の上には配線層１８が形成されている。配線層１８は、ビアホールＶＨ９内のビア導体ＶＣ９を介して配線層１７に接続されている。
また同様に、絶縁層２７及び配線層１８の上には絶縁層２８が形成されている。絶縁層２８には、配線層１８に到達するビアホールＶＨ１０が形成されている。絶縁層２８の上には配線層１９が形成されている。配線層１９は、ビアホールＶＨ１０内のビア導体ＶＣ１０を介して配線層１８に接続されている。
また、絶縁層２８の上には、配線層１９の接続部上に開口部３５ａが設けられたソルダレジスト層３５が形成されている。さらに、配線部材５の下面側の絶縁層２１の下に配線層１１の接続部の下に開口部３７ａが設けられたソルダレジスト層３７が形成されている。
また、第２半導体チップ４０の接続端子４２が配線層１９の接続部にフリップチップ接続されている。さらに、第２半導体チップ４０の下側にアンダーフィル樹脂４４が充填されている。第２半導体チップ４０は、動作時に発熱する電子部品の一例であり、例えば、ＣＰＵチップである。
本実施形態の例では、図２５のように、第１半導体チップ３０の上に３層の多層配線層（配線層１７，１８，１９）が形成されているが、積層数は任意に設定することができる。そして、第２半導体チップ４０は、第１半導体チップ３０上の任意の配線層にフリップチップ接続されていてもよい。
このように、第２半導体チップ４０は、第１半導体チップ３０の接続端子３２に接続された配線層１７（第２配線層の一例）に電気的に接続されている。
また、ソルダレジスト層３５から絶縁層２５，２６（第２絶縁層の一例）まで開口部３９が形成されており、金属層Ｍの一部が開口部３９内に露出して接続部Ｍｃとなっている。好適には、前述した図２２のように、金属層Ｍのリング状に繋がった外周部が接続部Ｍｃとなる。
そして、配線部材５の金属層Ｍの接続部Ｍｃに放熱部材５０が接続されている、放熱部材５０は、天板部５２と天板部５２の四辺を支持して下側に突出する４つの側板部５４とから形成される。放熱部材５０の側板部５４の先端面が熱伝導性接着剤５６ａによって金属層Ｍの接続部Ｍｃに接続されている。
さらに、第２半導体チップ４０の上面（背面）が放熱部材５０の天板部５２の下面に熱伝導性接着剤５６ｂによって接続されている。
第１半導体チップ３０は動作時に発熱する特性を有する。第１半導体チップ３０から発する熱は、熱伝導性接着剤３４を介して金属層Ｍに伝導し、金属層Ｍの接続部Ｍｃに配置された熱伝導性接着剤５６ａを介して放熱部材５０に伝導して外部に放熱される。
また、第２半導体チップ４０においても、動作時に発熱する特性を有する。第２半導体チップ４０から発する熱は、熱伝導性接着剤５６ｂを介して放熱部材５０に伝導して外部に放熱される。
このように、放熱部材５０は、絶縁層２５に埋め込まれた第１半導体チップ３０と、放熱部材５０内に収容されてフリップチップ接続された第２半導体チップ４０とに熱結合されている。これにより、放熱部材５０は、第１半導体チップ３０及び第２半導体チップ４０の共通の放熱経路として機能する。
第１半導体チップ３０が配置された金属層Ｍに放熱部材５０が接続されているため、金属層Ｍのみを介して外部に放熱する構造よりも放熱性を格段に向上させることができる。
これにより、発熱量の大きなＣＰＵチップなどの電子部品を多層配線基板の絶縁層に埋め込んで内蔵させることができる。
また、放熱部材５０は、四角状の天板部５２に側板部５４を形成した蓋状形状を有する。このため、最上に配置した第２半導体チップ４０の上面（背面）と放熱部材５０の天板部５２の下面とを接続して、放熱部材５０を第２半導体チップ４０の放熱経路として兼ねることができる。
このように、多層配線基板の内部の金属層Ｍと放熱部材５０とを接続することにより、埋め込まれた第１半導体チップ３０と最上の第２半導体チップ４０との一体的な放熱経路を構築することができる。
図２６は、図２５を上側からみた模式的な縮小平面図である。図２６では、放熱部材５０の下側に配置された第２半導体チップ４０及び第１半導体チップ３０を透視的に示したものであり、多層配線基板の各要素は省略されている。
図２５に図２６の平面図を加えて参照すると、第２半導体チップ４０の真下の領域に絶縁層２５に埋め込まれた第１半導体チップ３０が配置されている。これにより、第１半導体チップ３０と第２半導体チップ４０とを横方向に並べて配置する場合よりも、実装面積を小さくできるため、電子部品内蔵基板の小型化を図ることができる。
図２６の例では、第１半導体チップ３０は、第２半導体チップ４０よりも面積が小さく、平面視で第２半導体チップ４０内の領域に重なって配置されている。
この例の他に、第１半導体チップ３０が第２半導体チップ４０よりも面積が大きく、平面視で第２半導体チップ４０内の領域から第１半導体チップ３０の一部がはみ出すように配置されていてもよい。さらには、平面視で第２半導体チップ４０内の領域に第１半導体チップ３０を複数個で配置してもよい。
また、前述した図６の第１変形例の配線部材５ａを使用することにより、同様な構造の電子部品内蔵基板を構築することができる。図６の第１変形例の配線部材５ａを使用する場合は、金属層Ｍの厚みが配線層１５の厚みよりも厚く設定されるため、第１半導体チッ３０から発する熱の放熱性をさらに向上させることができる。
図２７には、前述した図９の第２変形例の配線部材５ｂを使用した電子部品内蔵基板１ａが示されている。図２７の電子部品内蔵基板１ａでは、金属層Ｍが金属板Ｍａ（図１０（ｂ））から形成されること以外は、図２５の電子部品内蔵基板１と同じであるため、他の要素の説明は省略する。
図２７の電子部品内蔵基板１ａでは、厚みの厚い金属板Ｍａを接着して金属層Ｍを形成することにより、めっき法で金属層Ｍを形成する方法よりも放熱性の高い金属層Ｍを容易に形成することができる。
このため、金属層Ｍの上に発熱量の大きな電子部品を複数個で配置する場合などに信頼性の高い電子部品内蔵基板を構築することができる。
１…電子部品内蔵基板、５，５ａ，５ｂ…配線部材、１１，１２，１３，１４，１５，１６，１７，１８，１９…配線層、２１，２２，２３，２４，２５，２６，２７，２８…絶縁層、２９…接着層、３０…第１半導体チップ、３２，４２…接続端子、３４，５６ａ，５６ｂ…熱伝導性接着剤、３５，３７…ソルダレジスト層、３５ａ，３７ａ，３９，Ｍｘ…開口部、４０…第２半導体チップ、４４…アンダーフィル樹脂、５０…放熱部材、５２…天板部、５４…側板部、Ｍ…金属層、Ｍａ…金属板、Ｍｃ…接続部、ＶＨ１～ＶＨ９…ビアホール、ＶＣ１～ＶＣ１０…ビア導体。

Claims (7)

  1. 第１絶縁層と、
    前記第１絶縁層の上に形成された金属層と、
    前記第１絶縁層の上に形成された第１配線層と、
    前記金属層の上に配置された発熱する第１電子部品と、
    前記第１絶縁層及び前記金属層の上に形成され、前記第１電子部品を埋め込む第２絶縁層と、
    前記第２絶縁層に形成され、前記金属層の一部を露出させる開口部と、
    前記第２絶縁層の上方に配置された第２電子部品と、
    前記開口部内の前記金属層に接続され、かつ、前記第２電子部品の上面に接続された放熱部材と
    を有し、
    前記第１配線層は、シード層と、前記シード層の上に配置された電解めっき層とから形成され、
    前記金属層は、前記第１絶縁層の上に接着された金属板からなることを特徴とする電子部品内蔵基板。
  2. 前記金属層は、前記第１配線層よりも厚みが厚いことを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 前記第１電子部品は、前記第２電子部品の真下の領域に配置されていることを特徴とする請求項１又は２に記載の電子部品内蔵基板。
  4. 前記第１電子部品の下面が前記金属層に接着され、前記第１電子部品は上面に接続端子を備え、
    前記第２絶縁層の上に形成された第２配線層を有し、
    前記第２電子部品は前記第２配線層に電気的に接続されており、
    前記第２配線層は、前記第２絶縁層に形成されたビアホール内のビア導体を介して前記第１電子部品の接続端子及び前記第１配線層に接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
  5. 第１絶縁層の上に金属層を形成する工程と、
    前記金属層の上に、発熱する第１電子部品を配置する工程と、
    前記第１絶縁層及び前記金属層の上に、前記第１電子部品を埋め込む第２絶縁層を形成する工程と、
    前記第２絶縁層に、前記金属層の一部を露出させる開口部を形成する工程と、
    前記第２絶縁層の上方に第２電子部品を配置する工程と、
    前記開口部内の前記金属層に接続され、かつ、第２電子部品の上面に接続される放熱部材を配置する工程と
    を有し、
    前記第１絶縁層の上に金属層を形成する工程は、前記第１絶縁層の上に第１配線層を形成することを含み、
    前記第１配線層は、
    前記第１絶縁層の上にシード層を形成する工程と、
    前記シード層の上に、開口部を備えためっきレジスト層を形成する工程と、
    電解めっきにより、前記めっきレジスト層の開口部に金属めっき層を形成する工程と、
    前記めっきレジスト層を除去する工程と、
    前記金属めっき層をマスクにして前記シード層をエッチングする工程と
    を含む方法により形成され、
    前記第１配線層を形成した後に、
    前記第１絶縁層の上に金属板を接着して前記金属層を得ることを特徴とする電子部品内蔵基板の製造方法。
  6. 前記金属層を形成する工程において、
    前記金属層は、前記第１配線層よりも厚みが厚く設定されることを特徴とする請求項５に記載の電子部品内蔵基板の製造方法。
  7. 前記第１電子部品を配置する工程及び前記第２電子部品を配置する工程において、
    前記第１電子部品は、前記第２電子部品の真下の領域に配置されることを特徴とする請求項５又は６に記載の電子部品内蔵基板の製造方法。
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