CN108878380B - 扇出型电子器件封装件 - Google Patents

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Abstract

根据本发明实施例的扇出型电子器件封装件包括：芯构件，具有通孔，并且包括多个布线层和将所述多个布线层电连接的过孔；第一电子器件，设置在所述通孔中；第一包封剂，包封所述芯构件和所述第一电子器件各自的至少一部分，并且填充所述通孔的至少一部分；连接构件，设置所述芯构件和所述第一电子器件上，并且包括电连接到所述多个布线层和所述第一电子器件的重新布线层；至少一个第二电子器件，设置在所述连接构件上，并且电连接到所述重新布线层；以及第二包封剂，覆盖所述第二电子器件。其中，所述第一电子器件可包括构成为过滤相互不同频带内的频率的多个滤波器。

Description

扇出型电子器件封装件
本申请要求于2017年5月16日在韩国知识产权局提交的第10-2017-0060621号韩国专利申请和于2018年2月28日在韩国知识产权局提交的第10-2018-0024693号的优先权的权益，所述韩国专利申请的全部公开内容出于所有目的通过引用被包含于此。
技术领域
以下描述涉及一种电子器件封装件，例如，涉及一种电连接结构可延伸到设置有电子器件的区域的外部的扇出型电子器件封装件。
背景技术
最近一个电子装置支持使用相互不同的通信网络(例如，全球移动通信系统(GSM)网络和长期演化(LTE)网络)的通信服务。
这样的GSM/LTE公用终端包括连接到天线端的前端模块。通常，前端模块可包括连接到天线的开关元件、被配置为分离通过天线发送和接收的射频信号的频带或者使特定频带通过的双工器或滤波器元件以及被配置为放大所发送的射频信号的放大元件。
通常，前端模块针对射频信号的每个频带使用由单独的滤波器构成的电子器件封装件等。然而，在这样的情况下，限制了减小前端模块的尺寸的能力，并且因此存在难以使安装有前端模块的电子装置的小型化的问题。
另外，最近根据电子装置的小型化趋势，安装电子器件封装件的空间受限，从而要求具有小的尺寸的同时实现多个引脚。
发明内容
本公开的多个目的中的一个是提供一种可实现纤薄化和小型化，并通过缩短芯片之间的连接距离能够减少信号丢失，通过确保足够的强度能够改善可靠性的扇出型电子器件封装件。
根据本公开的一个示例的扇出型电子器件封装件可包括：芯构件，具有通孔，并且包括多个布线层和将所述多个布线层电连接的过孔；第一电子器件，设置在所述通孔中；第一包封剂，包封所述芯构件和所述第一电子器件各自的至少一部分，并且填充所述通孔的至少一部分；连接构件，设置所述芯构件和所述第一电子器件上，并且包括电连接到所述多个布线层和所述第一电子器件的重新布线层；至少一个第二电子器件，设置在所述连接构件上，并且电连接到所述重新布线层；以及第二包封剂，覆盖所述第二电子器件。其中，所述第一电子器件包括构成为过滤相互不同频带内的频率的多个滤波器。
优选地，所述连接构件包括绝缘层、设置在绝缘层上的重新布线层以及将重新布线层和所述第一电子器件电连接的过孔。
优选地，所述第一电子器件上形成有与所述连接构件电连接的第1-1连接焊盘和与电子装置的主板电连接的第1-2连接焊盘。
优选地，所述第一电子器件包括：第一基板和第二基板，彼此结合并形成内部空间；第一滤波器，形成在所述第一基板上并设置于所述内部空间，并包括体声波谐振器；以及第二滤波器，形成在所述第二基板上。
优选地，所述第二基板上形成有与所述重新布线层电连接的第1-1连接焊盘，所述第一基板上形成有与所述电子装置的主板电连接的第1-2连接焊盘。
优选地，所述扇出型电子器件封装件还包括：背侧布线层，设置在与设置有连接构件的所述第一包封剂的一侧相反的一侧；背侧过孔，贯穿所述第一包封剂，并且将所述背侧布线层与所述第1-2连接焊盘连接；以及凸块下金属层，连接到所述背侧布线层。
优选地，所述第二滤波器形成在所述第二基板的外表面上。
优选地，所述第一基板和所述第二基板为高电阻率硅基板。
根据本公开的另一示例的扇出型电子器件封装件包括：第一结构，包括：第一电子器件，具有第1-1有效表面和与所述第1-1有效表面背对的第1-2有效表面，其中，所述第1-1有效表面上设置有第1-1连接焊盘，所述第1-2有效表面上设置有第1-2连接焊盘；第一包封剂，包封所述第一电子器件的至少一部分；以及第一连接构件，设置在所述第1-1有效表面上，并且包括电连接到所述第1-1连接焊盘的第一重新布线层；第二结构，包括：第二电子器件，具有第二有效表面，所述第二有效表面上设置有第二连接焊盘；第二包封剂，包封所述第二电子器件的至少一部分；以及第二连接构件，设置在所述第二有效表面上，并且包括电连接到所述第二连接焊盘的第二重新布线层。其中，所述第一电子器件包括构成为过滤相互不同频带内的频率的多个滤波器。
优选地，所述扇出型电子器件封装件还包括：背侧布线层，设置在与设置有第一连接构件的所述第一包封剂的一侧相反的一侧；背侧过孔，贯穿所述第一包封剂，并且将所述背侧布线层与所述第1-2连接焊盘连接；以及凸块下金属层，连接到所述背侧布线层。
优选地，所述第一电子器件包括：第一基板和第二基板，彼此结合并形成内部空间；第一滤波器，形成在所述第一基板上并设置于所述内部空间，连接到所述第1-2连接焊盘，并包括体声波谐振器；以及第二滤波器，形成在所述第二基板上并设置在所述内部空间的外侧，并连接到所述第1-1连接焊盘。
优选地，所述第一结构还包括具有第一通孔的第一芯构件，所述第一电子器件设置在所述第一通孔中。
优选地，所述第一结构还包括第一芯构件，所述第一芯构件具有第一通孔和与所述第一通孔间隔的第二通孔，所述第一电子器件设置在所述第一通孔中，半导体芯片设置在所述第二通孔中。
根据本发明的一个示例的扇出型电子器件封装件可实现纤薄化和小型化，并通过缩短芯片之间的连接距离能够减少信号丢失，通过确保足够的强度能够改善可靠性。
附图说明
图1是电子装置系统的例子的示意性框图。
图2是示出电子装置的一个示例的示意性立体图。
图3是示出扇入型电子器件封装件在被封装之前和之后的状态的示意性截面图。
图4是示出扇入型电子器件封装件的封装工艺的示意性截面图。
图5是示出扇入型电子器件封装件安装于BGA基板上并最终安装在电子装置的主板上的示意性截面图。
图6是示出扇入型电子器件封装件内嵌在BGA基板中并最终安装在电子装置的主板上的示意性截面图。
图7是示出扇出型电子器件封装件的示意性形状的截面图。
图8是示出扇出型电子器件封装件安装在电子装置的主板上的示意性截面图。
图9是示出扇出型电子器件封装件的一个示例的示意性截面图。
图10是示出扇出型电子器件封装件的另一示例的示意性截面图。
图11是示出第一电子器件的一个示例的示意性截面图。
图12是示出第一电子器件的第二滤波器的示意性立体图。
图13是示出第一电子器件的另一示例的示意性截面图。
图14是示出第一电子器件的另一示例的示意性立体图。
图15是示出包括滤波器结构的前端模块的一个示例的框图。
符号说明
100A：第一结构
110：第一芯构件 111：绝缘层
112a、112b：布线层 113：过孔
120：第一电子器件(第一半导体芯片) 121：第1-1连接焊盘
130：第一包封剂 140：第一连接构件
141：第一绝缘层 142：第一重新布线层
143：第一过孔 150：钝化层
160：凸块下金属层 170：电连接结构
200A：第二结构
220：第二电子器件(第二半导体芯片) 230：第二包封剂
240：第二连接构件 241：第二绝缘层
242：第二重新布线层 243：第二过孔
具体实施方式
以下，参照附图详细说明本发明的示例。然而，本发明的思想不限定于提供的实施例。
例如，理解本发明的思想的本领域技术人员可以通过增加、变更或者删除构成要素等提出包括于本发明的思想范围内的其他实施例，但是其也应属于本发明的思想范围之内。
在说明书中，为了方便，与附图相关的下侧、下部、下表面等用于指朝向扇出型电子器件封装件的安装表面的方向，而上侧、上部、上表面等用于指与朝向扇出型电子器件封装件的安装表面的方向相反的方向。然而，这些方向是为了便于说明而限定的，权利要求不被如上所述限定的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当使用“第一”和“第二”来指代元件时，该元件不会由此受限。它们仅用于将该元件与其他元件区分开的目的，而不会限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称作为第二元件。类似地，第二元件也可被称作为第一元件。
说明书中使用的术语“示例”不指同一示例，而是被提供来突出与另一示例的特征或特性不同的特定的特征或特性。然而，在此提供的示例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则特定的示例中描述的一个元件即使在另一示例中没有被描述，也可被理解为与另一示例相关的描述。
在此使用的术语仅用于描述示例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的例子的示意性框图。
参照附图，电子装置1000可将主板1010容纳在其中。芯片相关组件1020、网络相关组件1030、其他组件1040等物理连接和/或电连接到主板1010。这些组件连接到将在下面描述的其他元件，以形成各种信号线1090。
芯片相关组件1020可包括存储器芯片(诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等)、应用处理器芯片(诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等)、逻辑芯片(诸如模拟数字转换器、专用集成电路(ASIC)等)。芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波互联接入(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行分组接入+(HSDPA+)、高速上行分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通讯系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳通信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为按照各种其他无线或有线标准或协议操作的组件。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起组合。
其他组件1040包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上面描述的芯片相关组件1020和/或网络相关组件1030一起组合。
基于电子装置1000的类型，电子装置1000可包括可以物理连接或电连接到主板1010和/或可以不物理连接或电连接到主板1010的其他组件。这些其他组件可为例如相机1050、天线1060、显示器1070或电池1080、音频编码解码器(未示出)、视频编码解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)(未示出)驱动器、数字多功能光盘(DVD)(未示出)驱动器等。然而，其他组件不限于此，而是还可根据电子装置1000的类型等包括用于各种用途的其他组件。
电子装置1000可以为智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板个人计算机、膝上型计算机、上网本、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的一个示例的示意性透视图。
参照附图，可在如上所述的各种电子装置中使用用于各种目的的电子器件封装件。例如，主板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接和/或电连接到主板1110。此外，可以物理连接和/或电连接到主板1110或者可以不物理连接和/或电连接到主板1110的其他组件(诸如相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以为芯片相关组件，例如，可以是半导体封装件1121，然而，不限于此。电子装置不是必须局限于智能电话1100，而可以为如上所述的其他电子装置。
电子器件封装件
在本说明书中，电子器件可以是半导体芯片。通常，多个微电子电路集成在半导体芯片中，但是，半导体芯片本身不可用作半导体成品，并且还可能会由于外部物理冲击或化学冲击而损坏。半导体芯片可被封装并且在封装状态下用在电子装置等中，而不是直接使用半导体芯片本身。
需要半导体封装的原因是，在电连接方面，半导体芯片与电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接焊盘的尺寸以及这些连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸以及这些焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸以及连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。
通过封装技术制造的电子器件封装件可基于其结构和用途而分为扇入型电子器件封装件和扇出型电子器件封装件。
在下文中，将参照附图更详细地描述扇入型电子器件封装件和扇出型电子器件封装件。
扇入型电子器件封装件
图3是示出扇入型电子器件封装件在被封装之前和之后的状态的示意性截面图。
图4是示出扇入型电子器件封装件的封装工艺的示意性截面图。
参照附图，半导体芯片2220可以为例如处于裸露状态的集成电路(IC)，并且可包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上并包括诸如铝(Al)等的导电材料；以及钝化层2223，为形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分的诸如氧化物膜、氮化物膜等。由于连接焊盘2222相对小，因此集成电路(IC)不仅难以安装在电子装置的主板等上，而且难以安装在中等尺寸等级的印刷电路板(PCB)上。
因此，连接构件2240可基于半导体芯片2220的尺寸而形成在半导体芯片2220上，以使连接焊盘2222重新布线。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成为连接焊盘2222提供开口的通路孔(via hole)2243h；然后形成布线图案2242和过孔2243。可形成保护连接构件2240的钝化层2250，然后形成开口2251，并且形成凸块下金属层2260等。如此，通过一系列过程，可制造例如包括半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型电子器件封装件2200。
如上所述，扇入型电子器件封装件可具有半导体芯片的所有连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装形式。封装件可具有优异的电特性并且以低成本生产。因此，安装在智能电话中的许多元件已按照扇入型半导体封装形式来制造。详细地，开发方向为在具有紧凑尺寸的同时实现快速的信号传输。
然而，由于在扇入型电子器件封装件中需要将所有I/O端子设置在半导体芯片内部，因此具有大的空间局限性。难以将这种结构应用于具有大量的I/O端子的半导体芯片或具有紧凑尺寸的半导体芯片。此外，由于这样的缺点，可能不能将扇入型电子器件封装件直接安装在电子装置的主板上来使用。即使当半导体芯片的I/O端子的尺寸和这些I/O端子之间的间距通过重新布线工艺而增大时，I/O端子的尺寸和间隔可能不足以使扇入型电子器件封装件直接安装在电子装置的主板上。
图5是示出扇入型电子器件封装件安装在BGA基板上并最终被安装在电子装置的主板上的示意性截面图。
图6是示出扇入型电子器件封装件内嵌在BGA基板中并最终被安装在电子装置的主板上的示意性截面图。
参照附图，在扇入型电子器件封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301被重新布线，最终，扇入型电子器件封装件2200可在其安装在BGA基板2301上的情况下最终安装在电子装置的主板2500上。焊球2270等可通过底部填充树脂2280等固定，半导体芯片2220的外侧可覆盖有成型材料2290等。
此外，扇入型电子器件封装件2200可内嵌在单独的BGA基板2302中。在扇入型电子器件封装件2200内嵌在BGA基板2302中的情况下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302被重新布线，并且扇入型电子器件封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以将扇入型电子器件封装件直接安装在电子装置的主板上来使用。因此，扇入型电子器件封装件可安装在单独的BGA基板上，然后重新通过封装工艺安装在电子装置的主板上，或者可在其内嵌在BGA基板中的状态下安装在电子装置的主板上来使用。
扇出型电子器件封装件
图7是示出扇出型电子器件封装件的示意性截面图。
参照附图，在扇出型电子器件封装件2100中，例如，半导体芯片2120的外侧可由包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140被重新布线到半导体芯片2120的外部。此时，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以为包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括绝缘层2141、形成在绝缘层2141上的重新布线层2142以及将连接焊盘2122和重新布线层2142彼此电连接的过孔2143。
如此，扇出型电子器件封装件具有半导体芯片的I/O端子可通过形成在半导体芯片上的连接构件被重新布线并至半导体芯片的外部的形式。如上所述，在扇入型电子器件封装件中，半导体芯片的所有I/O端子需要设置在半导体芯片的内部，因此，当半导体芯片的尺寸减小时，焊球的尺寸和节距需要减小，使得可能不能使用标准化的焊球布局。另一方面，扇出型电子器件封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件被重新布线至半导体芯片的外部的形式，因此，即使当半导体芯片的尺寸减小时，也仍可在扇出型电子器件封装件中按照原样使用标准化的焊球布局，如下文所述，使得扇出型电子器件封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上。
图8是示出扇出型电子器件封装件安装在电子装置的主板上的示意性截面图。
参照附图，扇出型电子器件封装件2100可通过焊球2170等安装在电子装置的主板2500上。如上所述，扇出型电子器件封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新布线到超过半导体芯片2120的尺寸的扇出区域。因此，可在扇出型电子器件封装件2100中按照原样使用标准化的焊球布局。结果，扇出型电子器件封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如此，由于扇出型电子器件封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型电子器件封装件可被实现为具有比使用BGA基板的扇入型电子器件封装件的厚度小的厚度。因此，扇出型电子器件封装件可被小型化和纤薄化。此外，扇出型电子器件封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型电子器件封装件可被实现为比使用印刷电路板(PCB)的通常的叠层封装(POP)类型更紧凑的形式，并且可解决由于翘曲现象的发生而导致的问题。
另外，扇出型电子器件封装是指如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且扇出型电子器件封装是与诸如BGA基板等的印刷电路板(PCB)(尺寸、用途等与扇出型电子器件封装件的尺寸、用途不同并且具有嵌入其中的扇入型电子器件封装件)的概念不同的概念。
在下文中，将参照附图描述一种作为本公开的多个目的中的一个的芯片上封装形式的扇出型电子器件封装件，该扇出型电子器件封装件在即使使用多个半导体芯片的情况下也可实现纤薄化和小型化，并通过缩短芯片之间的连接距离能够减少信号丢失，通过确保足够的强度能够改善可靠性。
图9是示出扇出型电子器件封装件的一个示例的示意性截面图。
参照附图，根据一个示例的扇出型电子器件封装件包括第一结构100A和第二结构200A。所述第一结构100A包括：第一芯构件110，具有第一通孔110H；第一半导体芯片120，设置在第一通孔110H中，并且具有第1-1有效表面和与第1-1有效表面背对的第1-2有效表面，其中，该第1-1有效表面上设置有第1-1连接焊盘121，所述第1-2有效表面上设置有第1-2连接焊盘122；第一包封剂130，包封第一半导体芯片120的至少一部分，并且填充第一通孔110H的至少一部分；第一连接构件140，设置在第一芯构件110和第1-1有效表面上，并且包括电连接到第1-1连接焊盘121的第一重新布线层142。所述第二结构200A包括：至少一个第二半导体芯片220，具有第二有效表面，该第二有效表面上设置有第二连接焊盘；第二连接构件240，包括电连接到第二连接焊盘的第二重新布线层242；以及第二包封剂230，包封第二半导体芯片220的至少一部分。
第一结构100A的第1-1有效表面和第二结构200A的第二有效表面被设置为彼此面对。虽然图中未示出，下部填充树脂可设置在第一连接构件140和第二连接构件240之间，下部填充树脂可覆盖第一连接构件140和第二连接构件240的至少一部分。
由于第一芯构件110包括多个布线层112a、112b和过孔113，因此能够用作上下连接构件，这些布线层112a、112b通过第一重新布线层142与第1-1连接焊盘121电连接。此外，布线层112a、112b通过第二重新布线层242还能与第二连接焊盘电连接。
第一结构100A还可包括：背侧布线层132，设置在与设置第一包封剂130的第一连接构件140一侧相反的一侧；背侧过孔133，贯穿第一包封剂130的至少一部分，并且将背侧布线层132与第一芯构件110的第二布线层112b和/或第1-2连接焊盘122连接；钝化层150，可设置在第一包封剂130上，并且具有使背侧布线层132的至少一部分暴露的开口；凸块下金属层160，设置在钝化层150的开口中，并连接到暴露的背侧布线层132；以及电连接结构170，设置在钝化层150上并且连接到凸块下金属层160。由此，根据一个示例的扇出型电子器件封装件可以安装在电子装置的主板等上并电连接到电子装置的主板。
根据一个示例的扇出型电子器件封装件中，将第一半导体芯片120和第二半导体芯片220设置为芯片上封装(package-on-chip)形式，第一半导体芯片120的第1-1有效表面和第二半导体芯片220的第二有效表面被设置为彼此面对。并且，分别将第一半导体芯片120的第1-1连接焊盘121和第二半导体芯片220的第二连接焊盘重新布线的第一重新布线层142和第二重新布线层242也被设置为彼此面对。此时，第一重新布线层142和第二重新布线层242可以用低熔点金属直接连接，并通过下部填充树脂等被一次性保护。即，尽管是芯片上封装形式，但可将封装件最大限度地纤薄化，并且可将第一半导体芯片120和第二半导体芯片220之间的信号路径最小化。由于是芯片上封装形式，因此基本上可实现小型化。并且，这种连接形式在没有单独的昂贵材料(例如，感光包封(PIE,Photo Image-ableEncapsulant)树脂)的情况下也可实现芯片上封装，并且可实现返工，因此可节省费用。特别是与现有的利用引线键合的封装件相比，在纤薄化、小型化、信号稳定性、费用等方面具有很大优势。
以下，针对根据一个示例的扇出型电子器件封装件中所包括的各个结构较为详细地说明。
首先，第一结构100A包括：第一芯构件110，具有第一通孔110H；第一半导体芯片120，设置在第一通孔110H中，并且具有第1-1有效表面和与第1-1有效表面背对的第1-2有效表面，其中，该第1-1有效表面上设置有第1-1连接焊盘121，所述第1-2有效表面上设置有第1-2连接焊盘122；第一包封剂130，包封第一半导体芯片120的至少一部分，并且填充第一通孔110H的至少一部分；第一连接构件140，设置在第一芯构件110和第1-1有效表面上，并且包括电连接到第1-1连接焊盘121的第一重新布线层142。
第一结构100A还可包括：背侧布线层132，设置在与设置第一包封剂130的第一连接构件140一侧相反的一侧；背侧过孔133，贯穿第一包封剂130的至少一部分，并且将背侧布线层132与第一芯构件110的第二布线层112b和/或第1-2连接焊盘122连接；钝化层150，可设置在第一包封剂130上，并且具有使背侧布线层132的至少一部分暴露的开口；凸块下金属层160，设置在钝化层150的开口中，并连接到暴露的背侧布线层132；以及电连接结构170，设置在钝化层150上并且连接到凸块下金属层160。
第一芯构件110可基于具体材料来维持第一结构100A的刚性，并且可用于确保第一包封剂130的厚度的均匀性等。根据第一芯构件110，第一半导体芯片120的第1-1连接焊盘121可通过电连接结构170等电连接到电子装置的主板等上。
由于第一芯构件110包括多个布线层112a、112b，因此能够将第一半导体芯片120的第1-1连接焊盘121等有效地重新布线，并提供较宽的布线设计区域，以使重新布线层形成于其他区域的情况最小化。
第一半导体芯片120与第一芯构件110在第一通孔110H中被设置为间隔预设距离。第一半导体120的侧表面周围可被第一芯构件110包围。第一芯构件110包括绝缘层111、设置在绝缘层111的上方的第一布线层112a、设置在绝缘层111的下方的第二布线层112b以及贯穿绝缘层111并将第一布线层112a和第二布线层112b电连接的过孔113。
作为绝缘层111的材料，例如，可以采用包括无机填料和绝缘树脂的材料。例如，与诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂一起，可以采用包括诸如氧化硅、氧化铝等无机填料的补强材料的树脂，具体地，ABF(Ajinomoto build-up film)、FR-4、双马来酰亚胺-三嗪树脂(BT)、感光介电树脂(PID,Photo Imagable Dielectricresin)、BT等。或者，可使用热固性树脂或热塑性树脂与无机填料一起被浸入诸如玻璃纤维(Glass Fiber,Glass Cloth,Glass Fabric)的芯材料中的树脂，例如，半固化片(Prepreg)等。在此情况下，可保持优异的刚性，可将第一芯构件110用作一种支撑构件。
布线层112a、112b的材料可以包含铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等的导电材料。布线层112a、112b可基于其相应的层的设计而执行各种功能。例如，布线层112a、112b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括诸如数据信号等的各种信号等。此外，布线层112a、112b可包括过孔焊盘图案、电连接结构焊盘图案等。
第一芯构件110的布线层112a、112b的厚度可大于第一连接构件140的第一重新布线层142的厚度。这是因为第一芯构件110可具有第一半导体120水平的厚度的另一方面，第一连接结构140被要求纤薄化。
过孔113贯穿绝缘层111，并将第一布线层112a和第二布线层112b电连接。过孔113的形成物质可采用导电材料。过孔113可完全被导电材料填充，或导电材料也可沿着通路孔中的每个的壁形成。过孔113可以是完全贯穿绝缘层111的贯穿孔形式，其形状可以是圆柱形状或沙漏形状，然而，不限于此。
第一半导体芯片120可以是将数百至数百万个以上的元件集成在一个芯片中的集成电路(IC,Integrated Circuit)或者包括体声波谐振器的滤波器。
针对第一半导体芯片120，将在下面参照图11至图15进行说明。
第一包封剂130可保护第一半导体芯片120等。包封的形式不被具体限制，可以为围住第一半导体芯片120的至少一部分的形式。例如，第一包封剂130可覆盖第一芯构件110和第一半导体芯片120的第1-2有效表面，并且可填充第一通孔110H的至少一部分。第一包封剂130的材料不被具体限制。例如，绝缘材料可用作第一包封剂130的材料。例如，第一包封剂130可包括ABF，该ABF包括绝缘树脂和无机填料。然而，不限于此，也可以采用感光包封剂(PIE)。
第一连接构件140包括能够将第一半导体芯片120的第1-1连接焊盘121重新布线的第一重新布线层142。具有多种功能的数十至数百万个第1-1连接焊盘121可通过第一连接构件140被重新布线，并且可基于其功能而通过电连接结构170物理连接和/或电连接到外部。第一连接构件140包括第一绝缘层141、设置在第一绝缘层141上的第一重新布线层142以及将第一重新布线层142电连接到第一布线层112a和第1-1连接焊盘121的第一过孔143。当然，可根据需要，可以由较多层数的绝缘层、重新布线层以及过孔构成。
第一绝缘层141的材料可以采用绝缘材料，此时，诸如PID树脂的感光绝缘材料也可用作绝缘材料。在此情况下，有助于精细图案的形成。
第一重新布线层142可以包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等。第一重新布线层142可基于其相应的层的设计而执行各种功能。例如，第一重新布线层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括诸如数据信号等的各种信号等。此外，第一重新布线层142可包括过孔焊盘图案、电连接结构焊盘图案等。
第一过孔143将形成于彼此不同的层的第1-1连接焊盘121、第一重新布线层142、第一布线层112a等电连接，其结果在第一结构100A中形成电路径。第一过孔143的材料可以采用导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等。第一过孔143可完全被导电材料填充，或导电材料也可沿着过孔的壁形成。第一过孔143可具有诸如锥形形状等本领域中公知的所有形状。第一过孔143可与第一半导体芯片120的第1-1连接焊盘121物理接触。第一连接构件140可以是直接形成在第1-1有效表面上的RDL。
背侧布线层132在设置有第一包封剂130的第一连接构件140一侧的相反侧提供路由(Routing)区域。背侧布线层132可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等。背侧布线层132可基于其相应的层的设计而执行各种功能。例如，背侧布线层132可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括诸如数据信号等的各种信号等。此外，背侧布线层132可包括过孔焊盘图案、电连接结构焊盘图案等。
背侧过孔133将背侧布线层132与第一芯构件110的第二布线层112b和/或第1-2连接焊盘122电连接。因此，第1-2连接焊盘122可与电子装置的主板电连接。
背侧过孔133的形成材料可以采用导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金扥。背侧过孔133可完全被导电材料填充，或导电材料也可沿着过孔的壁形成。背侧过孔133可具有诸如锥形形状等本领域中公知的所有形状。
钝化层150可保护背侧布线层132。钝化层150可以是绝缘材料，例如可包括ABF，然而，不限于此，也可包括通常的阻焊剂。钝化层150具有使背侧布线层132的至少一部分暴露的开口。该开口可根据设计形成有数十至数百万个。
凸块下金属层160是用于提高电连接结构170的连接可靠性并提高板级可靠性的附加结构。凸块下金属层160可连接到通过钝化层150的开口151暴露的背侧布线层132。此时，暴露的背侧布线层132上可形成有表面处理层(未示出)。表面处理层(未示出)可包括Ni-Au。凸块下金属层160可使用公知的导电材料，即，可使用金属通过公知的金属化(Metallization)方法形成，然而，不限于此。
电连接结构170是用于将扇出型电子器件封装件物理连接和/或电连接到外部的附加结构。例如，扇出型电子器件封装件300A可通过电连接结构170安装在电子装置的主板等上。电连接结构170可由低熔点金属构成，例如，可由包括锡(Sn)的合金形成，更为具体地，可由锡(Sn)-铝(Al)-铜(Cu)等的焊料形成。然而，电连接结构170的材料不被具体限制于此。电连接结构170可以为焊盘(land)、球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，不限于此。
电连接结构170的数量、间距、设置形式等不被特别限制，本领域技术人员可基于设计细节完全可进行变形。例如，电连接结构170的数量可根据第一半导体芯片120的第1-1连接焊盘121、第1-2连接焊盘122和第二半导体芯片220的第二连接焊盘的数量可设置有数十至数百万个，或者可设置有比数十至数百万个更多或更少的数量。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指例如以第一结构100A为基准，超出设置有半导体芯片120的区域的区域。即，根据一个示例的电子器件封装件为扇出型封装件。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且容易3D互联。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，可安装在电子装置上而无需另外的基板，扇出型封装件可被制造为具有小厚度，并且价格竞争力优秀。
第二结构200A包括：第二半导体芯片220，具有第二有效表面，该第二有效表面上设置有第二连接焊盘；第二连接构件240，包括电连接到第二连接焊盘的第二重新布线层242；以及第二包封剂230，包封第二半导体芯片220的至少一部分。
第二半导体芯片220可以是将数百至数百万个以上的元件集成在一个芯片中的集成电路(IC,Integrated Circuit)。第二半导体芯片220可基于有效晶圆而形成，在此情况下，构成主体的基体材料可以使用硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。第二连接焊盘是用于将第二半导体芯片220电连接到其他组件的结构，其形成材料可以使用诸如铝(Al)等的导电材料，无需受限制。设置有第二连接焊盘的表面为有效表面，其相反侧为无效表面。根据需要，主体上可形成有覆盖第二连接焊盘的至少一部分的钝化层(未示出)。钝化层可以为氧化膜、氮化膜等或氧化膜和氮化膜的双层。在其他必要的位置上还可设置绝缘膜(未示出)等。第二半导体芯片220可以是存储器芯片，例如，易失性存储器(例如，DRAM)非易失性存储器(例如，ROM)、闪存等，然而，不限于此，第二半导体芯片220也可以是其他种类的芯片。
第二包封剂230可保护第二半导体芯片220等。包封的形式不被具体限制，可以为围住第二半导体芯片220等的至少一部分的形式。例如，第二包封剂230可覆盖第二半导体芯片220的无效表面。第二包封剂230的材料不被具体限制。例如，绝缘材料可用作第二包封剂230的材料。例如，第二包封剂230可包括ABF，该ABF包括绝缘树脂和无机填料。然而，不限于此，也可以采用感光包封剂(PIE)。
第二连接构件240包括能够将第二半导体芯片220的第二连接焊盘重新布线的第二重新布线层242。具有多种功能的数十至数百万个第二连接焊盘可通过第二连接构件240被重新布线，并且可基于其功能而通过电连接结构170物理连接和/或电连接到外部。第二连接构件240包括第二绝缘层241、设置在第二绝缘层241上的第二重新布线层242以及将第二重新布线层242电连接到第二连接焊盘的第二过孔243。当然，可根据需要，可以由较多层数的绝缘层、重新布线层以及过孔构成。
第二绝缘层241的材料可以采用绝缘材料，此时，诸如PID树脂的感光绝缘材料也可用作绝缘材料。在此情况下，有助于精细图案的形成。
第二重新布线层242可以包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等。第二重新布线层242可基于其相应的层的设计而执行各种功能。例如，第二重新布线层242可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。除了接地(GND)图案、电力(PWR)图案之外，信号(S)图案可包括诸如数据信号等的各种信号等。此外，第二重新布线层242可包括过孔焊盘图案、电连接结构焊盘图案等。
第二过孔243将形成于彼此不同的层的第二连接焊盘、第二重新布线层242等电连接，其结果在第二结构200A中形成电路径。第二过孔243的材料可以采用导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金等。第二过孔243可完全被导电材料填充，或导电材料也可沿着过孔的壁形成。第二过孔243可具有诸如锥形形状等本领域中公知的所有形状。第二过孔243可与第二半导体芯片220的第二连接焊盘物理接触。第二连接构件240可以是直接形成在第二有效表面上的RDL。
第一布线层142和第二布线层242可通过低熔点金属连接。即，第一布线层142和第二布线层242与低熔点金属物理接触。低熔点金属是指用于如焊球(solder)那样基底材料不熔融而只有焊丝熔融的焊接的金属，例如，锡(Sn)或者包括锡(Sn)的金属，例如，可以是锡(Sn)-铝(Al)合金或者锡(Sn)-铝(Al)-铜(Cu)合金，然而，不限于此。另一方面，低熔点金属的熔点可以高于电连接结构170的熔点。第一重新布线层142的与低熔点金属接触的表面上可形成有表面处理层(未示出)，表面处理层(未示出)可包括钯(Pd)、镍(Ni)、金(Au)中的一种以上。
第一连接构件140和第二连接构件240之间可设置有下部填充树脂，下部填充树脂可覆盖第一重新布线层142、第二重新布线层242和低熔点金属。下部填充树脂可包括环氧树脂等。
图10是示出扇出型电子器件封装件的另一示例的示意性截面图。
参照图10，第一通孔110H和第二通孔110P形成在第一结构100A的第一芯构件110上。第一通孔110H和第二通孔110P被彼此间隔设置。
第一半导体芯片120设置在第一通孔110H中，第一半导体芯片120具有第1-1有效表面和与第1-1有效表面背对的第1-2有效表面，其中，该第1-1有效表面上设置有第1-1连接焊盘121，所述第1-2有效表面上设置有第1-2连接焊盘122。
第三半导体芯片320设置在第二通孔110P中，第三半导体芯片320具有第1-3有效表面，该第1-3有效表面上设置有第1-3连接焊盘。
第一包封剂130包封第一半导体芯片120和第三半导体芯片320的至少一部分，并且填充第一通孔110H和第二通孔110P的至少一部分。
第一连接构件140设置在第一芯构件110、第1-1有效表面以及第1-3有效表面上，并且包括与第1-1连接焊盘121和第1-3连接焊盘电连接的第一重新布线层142。
除此之外，针对其他结构的说明实质上与上述内容相同，故在此省略对其的详细说明。
图11是示出第一电子器件的一个示例的示意性截面图，图12是示出第一电子器件的第二滤波器的示意性立体图。
本示例中，第一电子器件可以是包括体声波谐振器的滤波器模块。
参照图11，第一电子器件120包括多个构成为过滤相互不同的频带内的频率的滤波器。
作为示例，第一电子器件120包括第一基板10、第二基板20、设置在第一基板10上的第一滤波器30和设置在第二基板20上的第二滤波器40。
第一基板10和第二基板20彼此结合并形成内部空间。这里，第一基板10和第二基板20可以是高电阻率硅(HRS)基板。
因此，第一基板10和第二基板20具有优异的信号隔离特性以实现高品质(Q)因子值和低损耗信号线。
第一滤波器30设置在第一基板10上，并设置在通过第一基板10和第二基板20形成的内部空间中。
第一滤波器30可包括体声波谐振器。体声波谐振器可以是薄膜体声波谐振器(FBAR,Film Bulk Acoustic Resonator)。
体声波谐振器通过包括多个膜的多层结构来实现。例如，体声波谐振器包括绝缘层12、气腔13和谐振部15。
绝缘层12使谐振部15与第一基板10电隔离，并且设置在第一基板10的上表面上。绝缘层12可通过执行使用二氧化硅(SiO2)和氧化铝(Al2O3)中的一种的化学气相沉积、射频(RF)磁控溅射或蒸镀形成在第一基板10上。
气腔13可设置在绝缘层12上。气腔13位于谐振部15的下方，以使谐振部15可在预定方向上振动。可通过在绝缘层12上形成气腔牺牲层图案之后，在气腔牺牲层图案上形成膜14，然后蚀刻并去除气腔牺牲层图案的工艺而形成气腔13。膜14可以用作氧化物保护膜，或者可以用作保护第一基板10的保护层。
蚀刻停止层可另外形成在绝缘层12和气腔13之间。蚀刻停止层保护第一基板10和绝缘层12免受蚀刻工艺的影响，并且可用作在蚀刻停止层上沉积其他层的基底。
谐振部15包括依次堆叠在膜14上的第一电极15a、压电层15b和第二电极15c。第一电极15a、压电层15b和第二电极15c在竖直方向上彼此重叠的公共区域位于在气腔13之上。
第一电极15a和第二电极15c可由金(Au)、钛(Ti)、钽(Ta)、钼(Mo)、钌(Ru)、铂(Pt)、钨(W)、铝(Al)、铱(Ir)和镍(Ni)中的任意一种或它们的合金形成。
产生将电能转换成具有弹性波的形式的机械能的压电效应的压电层15b可由氮化铝(AlN)、氧化锌(ZnO)和锆钛酸铅氧化物(PZT；PbZrTiO)中的一种形成。此外，压电层15b还可包括稀土金属。作为示例，稀土金属包括钪(Sc)、铒(Er)、钇(Y)和镧(La)中的至少一种。压电层15b可包括1at％至20at％的稀土金属。
可在第一电极15a的下方另外设置用于改善压电层15b的晶体取向的种子层。种子层可由具有与压电层15b的结晶度相同的结晶度的氮化铝(AlN)、氧化锌(ZnO)和锆钛酸铅氧化物(PZT；PbZrTiO)中的一种形成。
谐振部15可包括有效区域(active region)和无效区域(inactive region)。谐振部15的有效区域(因当诸如射频信号的电能施加到第一电极15a和第二电极15c时在压电层15b中产生的压电现象而在预定方向上振动而谐振的区域)是第一电极15a、压电层15b和第二电极15c在气腔13之上沿着竖直方向彼此重叠的区域。谐振部15的无效区域(即使当电能施加到第一电极15a和第二电极15c时也不因压电现象而谐振的区域)是有效区域外部的区域。
谐振部15利用压电现象输出具有特定频率的射频信号。详细地，谐振部15可输出具有与根据压电层15b的压电现象的振动对应的谐振频率的射频信号。
保护层16设置在谐振部15的第二电极15c上，以防止第二电极15c向外暴露。保护层16可由氧化硅基绝缘材料、氮化硅基绝缘材料、氮化铝基绝缘材料中的一种绝缘材料形成。
沿着第一基板10的厚度方向至少一个通路孔11形成在第一基板10上。除了贯穿第一基板10之外，通路孔11还可沿着厚度方向贯穿绝缘层12、第一电极15a、压电层15b和第二电极15c的一部分。连接图案11a可形成在通路孔11中，并且可形成在内表面(即，通路孔的整个内壁)上。
连接图案11a可通过在通路孔11的内表面上形成导电层来制造。例如，连接图案11a可通过沿着通路孔11的内壁沉积、涂覆或者填充金(Au)、铜(Cu)、钛(Ti)-铜(Cu)的合金中的至少一种导电金属而形成。
连接图案11a连接到第一电极15a和第二电极15c中的至少一者。连接图案11a可贯穿第一基板10、绝缘层12、第一电极15a和压电层15b以及第二电极15c的至少一部分，并电连接到第一电极15a和第二电极15c中的至少一者。形成在通路孔11a的内表面的连接图案11a可延伸到第一基板10的下表面，从而连接到设置在第一基板10的下表面上的第1-2连接焊盘122。因此，连接图案11a将第一电极15a和第二电极15c电连接到第1-2连接焊盘122。
第1-2连接焊盘122可电连接到可设置在第一滤波器30的下部的外部基板。作为示例，第1-2连接焊盘122可通过贯穿第一包封剂130的至少一部分的背侧过孔133连接到背侧布线层132，由此可电连接到电子装置的主板。
第一滤波器30可对通过第1-2连接焊盘122施加到第一电极15a和第二电极15c的信号执行射频信号的滤波操作。
第二基板20可结合到形成第一滤波器30的多层结构，以保护第一滤波器30免受外部环境的影响。第二基板20呈具有设置有第一滤波器30的内部空间的盖形式。第二基板20可呈六面体形状，该六面体形状的下表面是敞开的，因此可包括上表面和多个侧表面。
具体地，第二基板20在中央处形成容纳部，以将第一滤波器30的谐振部150容纳在其中，并且容纳部的外部区域结合到多层结构的结合区域。多层结构的结合区域可对应于多层结构的边缘。
参照图11，虽示出为第二基板20结合到堆叠在第一基板10上的绝缘层12，但除了绝缘层12之外，第二基板20还可结合到膜14、蚀刻停止层和第一基板10中的至少一个。
第一电子器件120包括被构造为过滤相互不同的频带内的频率的多个滤波器。例如，除了包括形成在第一基板10上的第一滤波器30之外，滤波器模块还包括形成在第二基板20上的第二滤波器40。
如图12中所示，第二滤波器40可以是带通滤波器(BPF)。然而，第二滤波器40不限于带通滤波器(BPF)，并且可以是诸如双工器(DPX)、低通滤波器(LPF)、高通滤波器(HPF)或耦合器等的有源滤波器，或者可以构成为无源滤波器。
参照图12，第二滤波器40可包括形成在第二基板20上的螺旋电感器42和45、电容器43和46、输入端口47和输出端口48，接地部49和分别将输入端口47和输出端口48连接到螺旋电感器42和45/电感器43和46的电路线41和44。
第二滤波器40可形成在第二基板20上，并且设置在由第一基板10和第二基板形成的内部空间中。此外，第一滤波器30和第二滤波器40可在内部空间中设置为彼此面对。
因此，第一滤波器30和第二滤波器40可设置在通过第一基板10和第二基板20形成的内部空间中。即，在一个电子器件上可形成多个滤波器，因此可使电子器件小型化，由此能够减小安装电子器件的电子装置的尺寸。
第二滤波器40可电连接到形成在第一基板10的通路孔11中的连接图案11a，从而电连接到外部基板。因此，第二滤波器40可执行射频信号的滤波操作。
在本示例中，第一滤波器30和第二滤波器40能够过滤相互不同频带内的频率。
作为示例，第一滤波器30能够过滤2GHz频带中的频率，第二滤波器40能够过滤5GHz频带中的频率。
即，将构成为能够过滤相互不同频带中的频率的多个滤波器设置在一个电子器件上，结果可实现电子装置尺寸的小型化。
图13是示出第一电子器件的另一示例的示意性截面图，图14是示出第一电子器件的另一示例的示意性立体图。
参照图13和图14，关于第一电子器件120，除了第二滤波器40’的设置形式，均与参照图11和图12描述的第一电子器件相同，因此将省略对除第二滤波器40’的设置形式之外的说明。
参照图11和图12说明的第一电子器件120中，第二滤波器40设置在通过第一基板10和第二基板20形成的内部空间中，然而，根据图13和图14的示例的第一电子器件120中，第二滤波器40’形成在第二基板20的外表面上。
作为示例，第二滤波器40’形成在第二基板20的与第一基板10一起形成内部空间的一个表面相对的其他表面上。
第1-1连接焊盘121设置在第二基板20的外表面上，并且第1-1连接焊盘121可与第一重新布线层142和第二滤波器40’电连接。
因此，第二滤波器40’可执行射频信号的滤波操作。
图15是示出包括滤波器结构的前端模块的一个示例的框图。
图15中示出的前端模块可用在使用诸如全球移动通信系统(GSM)、通用分组无线业务(GPRS)、增强数据GSM环境(EDGE)、通用移动电信系统(UMTS)、码分多址(CDMA)、宽带码分多址(WCDMA)、长期演进(LTE)和无线宽带互联网(Wibro)等各种通信网络以及从上述网络扩展和变形的网络执行无线通信的电子装置中。无线通信网络可以以使用各种频带的多频带方式执行无线通信。
参照图15，前端模块包括天线(Antenna)、耦合器(Coupler)1、双工器(Diplexer)2和滤波器模块3。
天线可以是发送并接收具有多个频带的射频信号的结构，耦合器1可以是执行检测射频信号的强度的功能的结构。
此外，双工器2可以是针对每个频带分离具有多个频带的射频信号的结构。通过双工器2分离的射频信号传输到滤波器模块3。
如上所述，滤波器模块3可以是第一电子器件120。
滤波器模块3可独立地接收并过滤来自双工器2的分离的射频信号。
作为示例，滤波器模块3可过滤2GHz频带中的频率和5GHz频带中的频率。
2GHz频带中的通过滤波器模块3过滤的射频信号可提供至第一发送/接收端5，5GHz频带中的通过滤波器模块3过滤的射频信号通过放大器4可提供至第二发送端6和第二接收端7。
即，前端模块被构造为使得在一个滤波器模块中过滤相互不同频带中的频率，结果可实现电子装置尺寸的小型化。

Claims (12)

1.一种扇出型电子器件封装件，其中，包括：
芯构件，具有通孔，并且包括多个布线层和将所述多个布线层电连接的过孔；
第一电子器件，设置在所述通孔中，并具备布置有第1-1连接焊盘的第1-1有效表面以及布置有第1-2连接焊盘且与所述第1-1有效表面背对的第1-2有效表面；
第一包封剂，包封所述芯构件和所述第一电子器件各自的至少一部分，并且填充所述通孔的至少一部分；
连接构件，设置在所述芯构件和所述第一电子器件上，并且包括电连接到所述多个布线层和所述第一电子器件的重新布线层；
至少一个第二电子器件，设置在所述连接构件上，并且电连接到所述重新布线层；以及
第二包封剂，覆盖所述第二电子器件，
其中，所述第一电子器件包括：
第一基板和第二基板，彼此结合并形成内部空间，并且为高电阻率硅基板；以及
多个滤波器，构成为过滤相互不同频带内的频率。
2.如权利要求1所述的扇出型电子器件封装件，其中，所述连接构件包括绝缘层、设置在所述绝缘层上的所述重新布线层以及将所述重新布线层和所述第一电子器件电连接的过孔。
3.如权利要求1所述的扇出型电子器件封装件，其中，所述第一电子器件上形成有与所述连接构件电连接的第1-1连接焊盘和与电子装置的主板电连接的第1-2连接焊盘。
4.如权利要求1所述的扇出型电子器件封装件，其中，所述第一电子器件包括：
第一滤波器，形成在所述第一基板上并设置于所述内部空间，并包括体声波谐振器；以及
第二滤波器，形成在所述第二基板上。
5.如权利要求4所述的扇出型电子器件封装件，其中，
所述第二基板上形成有与所述重新布线层电连接的第1-1连接焊盘，
所述第一基板上形成有与电子装置的主板电连接的第1-2连接焊盘。
6.如权利要求5所述的扇出型电子器件封装件，其中，还包括：
背侧布线层，设置在与设置有连接构件的所述第一包封剂的一侧相反的一侧；
背侧过孔，贯穿所述第一包封剂，并且将所述背侧布线层与所述第1-2连接焊盘连接；以及
凸块下金属层，连接到所述背侧布线层。
7.如权利要求4所述的扇出型电子器件封装件，其中，
所述第二滤波器形成在所述第二基板的外表面上。
8.一种扇出型电子器件封装件，其中，包括：
第一结构，包括：第一电子器件，具有第1-1有效表面和与所述第1-1有效表面背对的第1-2有效表面，其中，所述第1-1有效表面上设置有第1-1连接焊盘，所述第1-2有效表面上设置有第1-2连接焊盘；第一包封剂，包封所述第一电子器件的至少一部分；以及第一连接构件，设置在所述第1-1有效表面上，并且包括电连接到所述第1-1连接焊盘的第一重新布线层；
第二结构，包括：第二电子器件，具有第二有效表面，所述第二有效表面上设置有第二连接焊盘；第二包封剂，包封所述第二电子器件的至少一部分；以及第二连接构件，设置在所述第二有效表面上，并且包括电连接到所述第二连接焊盘的第二重新布线层，
其中，所述第一电子器件包括：
第一基板和第二基板，彼此结合并形成内部空间，并且为高电阻率硅基板；以及
多个滤波器，构成为过滤相互不同频带内的频率。
9.如权利要求8所述的扇出型电子器件封装件，其中，还包括：
背侧布线层，设置在与设置有所述第一连接构件的所述第一包封剂的一侧相反的一侧；
背侧过孔，贯穿所述第一包封剂，并且将所述背侧布线层与所述第1-2连接焊盘连接；以及
凸块下金属层，连接到所述背侧布线层。
10.如权利要求8所述的扇出型电子器件封装件，其中，所述第一电子器件包括：
第一滤波器，形成在所述第一基板上并设置于所述内部空间，连接到所述第1-2连接焊盘，并包括体声波谐振器；以及
第二滤波器，形成在所述第二基板上并设置在所述内部空间的外侧，并连接到所述第1-1连接焊盘。
11.如权利要求8所述的扇出型电子器件封装件，其中，
所述第一结构还包括具有第一通孔的第一芯构件，
所述第一电子器件设置在所述第一通孔中。
12.如权利要求8所述的扇出型电子器件封装件，其中，
所述第一结构还包括第一芯构件，所述第一芯构件具有第一通孔和与所述第一通孔间隔的第二通孔，
所述第一电子器件设置在所述第一通孔中，半导体芯片设置在所述第二通孔中。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600679B2 (en) * 2016-11-17 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10433425B1 (en) * 2018-08-01 2019-10-01 Qualcomm Incorporated Three-dimensional high quality passive structure with conductive pillar technology
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
CN110707400B (zh) * 2019-09-20 2021-09-21 天津大学 一种多工器
US11652090B2 (en) 2019-10-15 2023-05-16 Samsung Electronics Co., Ltd. Semiconductor package and method for fabricating the same
US11404799B2 (en) * 2019-10-24 2022-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11450628B2 (en) * 2019-12-15 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure including a solenoid inductor laterally aside a die and method of fabricating the same
TWI751051B (zh) 2020-04-17 2021-12-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US11749625B2 (en) * 2020-04-17 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure including one or more antenna structures
CN113471186B (zh) * 2021-05-31 2023-08-29 西南电子技术研究所（中国电子科技集团公司第十研究所） 卫星通信多通道射频收发接口单元3d集成封装架构
CN117373805A (zh) * 2023-12-04 2024-01-09 江苏巧思科技有限公司 一种电源模块及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102948266A (zh) * 2010-04-22 2013-02-27 施韦策电子公司 具有空腔的印制电路板
CN105190992A (zh) * 2013-04-15 2015-12-23 松下知识产权经营株式会社 电磁共振耦合器以及高频传输装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444420B2 (ja) 2001-03-26 2003-09-08 セイコーエプソン株式会社 弾性表面波装置及びその製造方法
JP2003347963A (ja) 2002-05-27 2003-12-05 Samsung Electro Mech Co Ltd 高周波複合部品
KR20030091660A (ko) 2002-05-27 2003-12-03 삼성전기주식회사 고주파 복합 부품
KR100486627B1 (ko) 2003-02-21 2005-05-03 엘지전자 주식회사 반도체 패키지
KR100500391B1 (ko) 2003-05-20 2005-07-18 전자부품연구원 박막형 체적 탄성 공진기 필터를 사용한 듀플렉싱 모듈
JP2007110202A (ja) 2005-10-11 2007-04-26 Matsushita Electric Ind Co Ltd 複合フィルタチップ
KR101302132B1 (ko) 2006-02-06 2013-09-03 삼성전자주식회사 멀티 밴드용 필터 모듈 및 그의 제작 방법
CN101480116B (zh) * 2006-04-27 2013-02-13 日本电气株式会社 电路基板、电子器件配置及用于电路基板的制造工艺
KR101610372B1 (ko) 2008-11-24 2016-04-07 엘지이노텍 주식회사 이동통신 단말기의 프론트 앤드 모듈
US8288209B1 (en) * 2011-06-03 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die
KR101853740B1 (ko) 2011-07-27 2018-06-14 삼성전자주식회사 체적 음향 공진기 및 체적 음향 공진기를 이용한 듀플렉서
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
WO2016039231A1 (ja) * 2014-09-08 2016-03-17 株式会社村田製作所 複合部品およびフロントエンドモジュール
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
US9660609B2 (en) * 2015-07-07 2017-05-23 Skyworks Solutions, Inc. Devices and methods related to stacked duplexers
US10643919B2 (en) * 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102948266A (zh) * 2010-04-22 2013-02-27 施韦策电子公司 具有空腔的印制电路板
CN105190992A (zh) * 2013-04-15 2015-12-23 松下知识产权经营株式会社 电磁共振耦合器以及高频传输装置

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Publication number Publication date
US10431550B2 (en) 2019-10-01
US20180337136A1 (en) 2018-11-22
CN108878380A (zh) 2018-11-23

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