CN109727930A - 扇出型半导体封装模块 - Google Patents

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Abstract

本公开提供一种扇出型半导体封装模块。扇出型半导体封装模块包括：封装结构，包括布线构件、一个或更多个第一无源组件和第一包封件，布线构件包括布线图案，一个或更多个第一无源组件设置在布线构件上并且电连接到布线图案，第一包封件包封一个或更多个第一无源组件中的每个的至少部分，封装结构具有贯穿布线构件和第一包封件的第一通孔；半导体芯片，设置在封装结构的第一通孔中并且具有其上设置有连接焊盘的有效表面和与有效表面背对的无效表面；第二包封件，包封半导体芯片的至少部分并且填充第一通孔的至少部分；及连接构件，设置在封装结构和半导体芯片的有效表面上，连接构件包括电连接到连接焊盘和布线图案的重新分布层。

Description

扇出型半导体封装模块
本申请要求于2017年10月31日提交到韩国知识产权局的第10-2017-0143840号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体芯片与多个无源组件一起安装在单个封装件中并且在单个封装件中被模块化的扇出型半导体封装模块。
背景技术
根据用于移动设备的显示器的尺寸的增大，增大电池容量的必要性已经增加。根据电池容量的增大，电池在移动设备中所占据的面积增大，因此需要减小印刷电路板(PCB)的尺寸。因此，安装组件的面积减小，从而对于模块化的兴趣持续地增加。
同时，现有技术的安装多个组件的示例可包括板上芯片(COB)技术。COB方式是一种使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在印刷电路板上的方式。这种方式具有成本方面的优势，但需要宽的安装面积，以保持组件之间的最小间距。组件之间的电磁干扰(EMI)大并且半导体芯片与组件之间的距离大，使得电噪声增大。
发明内容
本公开的一方面可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，可显著地减小半导体芯片和多个无源组件的安装面积，可显著地减小半导体芯片和多个无源组件之间的电路径，可解决良率问题，可解决在安装无源组件时发生的问题，并且可通过镀覆容易实现电磁干扰(EMI)阻挡效果和散热效果。
根据本公开的一方面，可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，多个无源组件和半导体芯片彼此一起安装在单个封装件中并且在单个封装件中被模块化，多个无源组件和半导体芯片在封装工艺中通过两个步骤被包封，并且无源组件通过引入单独的布线构件按照表面安装形式设置。另外，在具有这样的结构的扇出型半导体封装模块中，可通过镀覆等提升EMI阻挡和散热。
根据本公开的一方面，一种扇出型半导体封装模块可包括：封装结构，包括布线构件、一个或更多个第一无源组件和第一包封件，所述布线构件包括布线图案，所述一个或更多个第一无源组件设置在所述布线构件上并且电连接到所述布线图案，所述第一包封件包封所述一个或更多个第一无源组件中的每个的至少部分，并且所述封装结构具有贯穿所述布线构件和所述第一包封件的第一通孔；半导体芯片，设置在所述封装结构的所述第一通孔中，并且具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；第二包封件，包封所述半导体芯片的至少部分并且填充所述第一通孔的至少部分；及连接构件，设置在所述封装结构和所述半导体芯片的所述有效表面上，并且所述连接构件包括电连接到所述连接焊盘和所述布线图案的重新分布层。
根据本公开的一方面，一种扇出型半导体封装模块可包括：支撑构件，包括绝缘层、导电层以及第一过孔和第二过孔，所述导电层设置在所述绝缘层上，所述第一过孔和所述第二过孔贯穿所述绝缘层并且电连接到所述导电层；及无源组件和半导体芯片，所述无源组件和所述半导体芯片设置在所述支撑构件上并且分别被第一包封件和第二包封件包封，其中，所述无源组件至少通过设置在所述支撑构件的所述第一过孔与所述无源组件之间的焊料凸块电连接到所述支撑构件的所述第一过孔，并且所述半导体芯片的连接焊盘与所述支撑构件的所述第二过孔直接接触。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装模块的示例的示意性截面图；
图10是沿着图9的扇出型半导体封装模块的线I-I’截取的示意性平面图；
图11A至图11C是示出制造图9的扇出型半导体封装模块的工艺的示例的示意图；
图12是示出扇出型半导体封装模块的另一示例的示意性截面图；
图13是沿着图12的扇出型半导体封装模块的线II-II’截取的示意性平面图；
图14A至图14C是示出制造图12的扇出型半导体封装模块的工艺的示例的示意图；
图15是示出图9的扇出型半导体封装模块中使用的面板的示例的示意性平面图；
图16是示出扇出型半导体封装模块的另一示例的示意性截面图；
图17是示出扇出型半导体封装模块的另一示例的示意性截面图；
图18是示出扇出型半导体封装模块的另一示例的示意性截面图；
图19是示出扇出型半导体封装模块的另一示例的示意性截面图；及
图20是示出在电子装置中使用根据本公开的扇出型半导体封装模块的情况的效果的示意性平面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或者缩小组件的形状、尺寸等。
这里，相对于附图的截面的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不由如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当利用“第一”和“第二”来提及元件时，该元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过全部或部分地彼此组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则即使特定示例性实施例中描述的一个元件未在另一示例性实施例中描述，该元件仍可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例，而并不限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将描述的其他组件以形成各种信号线1090。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G、4G和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线标准或协议或者有线标准或协议。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，在如上所述的各种电子装置1000中可使用用于各种目的的半导体封装件。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或者电连接到母板1110或者可不物理连接或者电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必须限制于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于电子装置的主板和半导体芯片之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成通向连接焊盘2222的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能不能在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的情况下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌入在印刷电路板2302中的情况下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能不能使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到扇出区域(半导体芯片2120的尺寸的外部)，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置等的主板上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与印刷电路板(PCB)等(尺寸、用途等与扇出型半导体封装件的尺寸、用途不同，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
半导体封装模块
图9是示出扇出型半导体封装模块的示例的示意性截面图。
图10是沿着图9的扇出型半导体封装模块的线I-I’截取的示意性平面图。
参照图9和图10，根据本公开中的示例性实施例的扇出型半导体封装模块100A可包括：一个或更多个第一无源组件125A；一个或更多个第二无源组件125B；一个或更多个第三无源组件125C；一个或更多个第四无源组件125D；一个或更多个第五无源组件125E；第一包封件131，包封第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E中的每个的至少部分；半导体芯片120，与第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E并排地设置并且具有有效表面和无效表面，有效表面上设置有连接焊盘122，无效表面与有效表面背对；第二包封件132，包封半导体芯片120的至少部分；布线构件190，设置在第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E的下方并且包括布线图案192，布线图案192电连接到第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E；及连接构件140，设置在布线构件190和半导体芯片120的下方以支撑半导体芯片120以及第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E，并且连接构件140包括电连接到连接焊盘122和布线图案192的重新分布层142。在第一包封件131和布线构件190中可形成通孔110H，半导体芯片120可设置在通孔110H中，第二包封件132可填充通孔110H的至少部分。另外，如果必要，扇出型半导体封装模块100A还可包括：钝化层150，设置在连接构件140上；凸块下金属层160，形成在钝化层150的开口中并且电连接到重新分布层142；及电连接结构170，设置在凸块下金属层160上并且通过凸块下金属层160电连接到重新分布层142。同时，第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E、第一包封件131以及布线构件190被共同地称为一个封装结构。例如，该封装结构可具有贯穿第一包封件131和布线构件190的通孔110H，并且半导体芯片120可设置在该封装结构的通孔110H中。
近来，根据用于移动设备的显示器的尺寸的增大，增大电池容量的必要性已经增加。根据电池容量的增大，电池在移动设备中所占据的面积增大，因此需要减小印刷电路板(PCB)的尺寸。因此，安装组件的面积减小，从而对于模块化的兴趣持续地增加。现有技术的安装多个组件的示例可包括板上芯片(COB)技术。COB方式是一种使用表面安装技术(SMT)将独立的无源元件和半导体封装件安装在印刷电路板上的方式。这种方式具有成本方面的优势，但需要宽的安装面积，以保持组件之间的最小间距。组件之间的电磁干扰(EMI)大并且半导体芯片与组件之间的距离大，使得电噪声增大。
另一方面，在根据示例性实施例的扇出型半导体封装模块100A中，多个无源组件125A、125B、125C、125D和125E可与半导体芯片120一起设置在单个封装件中并且在单个封装件中被模块化。因此，可显著地减小组件之间的间距，并且可因此显著地减小组件在诸如母板的印刷电路板上的安装面积。另外，可显著地减小半导体芯片120与无源组件125A、125B、125C、125D和125E之间的电路径以抑制噪声。具体地，可对半导体芯片120以及无源组件125A、125B、125C、125D和125E进行两个步骤的包封工艺(而不是一个步骤的包封工艺)，可显著地减小基于无源组件125A、125B、125C、125D和125E的安装由外物等导致的诸如安装良率下降的影响。
详细地，在无源组件125A、125B、125C、125D和125E的情况下，表面安装工艺相对容易，但是在半导体芯片120的情况下，表面安装工艺相对困难。例如，半导体芯片120的表面安装工艺需要高的精度和清洁的环境。因此，当分开地执行安装和包封无源组件125A、125B、125C、125D和125E的工艺以及安装和包封半导体芯片120的工艺时，可显著地减小无源组件125A、125B、125C、125D和125E以及半导体芯片120之间的外物等导致的诸如安装良率下降的影响。具体地，在安装和包封无源组件125A、125B、125C、125D和125E之后，可通过精密的工艺仅将相对昂贵的半导体芯片120安装和包封在单独的良好的单元中，从而可提高良率。另外，可稳定地固定表现出各种厚度差异的无源组件125A、125B、125C、125D和125E和/或半导体芯片120，并且可解决由于厚度偏差引起的多种问题。
另外，在根据示例性实施例的扇出型半导体封装模块100A中，无源组件125A、125B、125C、125D和125E可设置在布线构件190上。也就是说，由于引入了布线构件190，因此普通的表面安装型组件(而不是嵌入型组件)可用作无源组件125A、125B、125C、125D和125E。在这种情况下，可使用焊料结合等将无源组件125A、125B、125C、125D和125E安装并且设置在布线构件190上，并且可因此抑制诸如无源组件125A、125B、125C、125D和125E的浮动(fly)的安装缺陷问题、由于该安装缺陷问题使得电极焊盘未被暴露的问题等。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装模块100A中的各个组件。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万的元件或更多的元件而提供的集成电路(IC)。在这种情况下，集成电路可以是例如电源管理IC(PMIC)，但不限于此。同时，半导体芯片120可以是处于裸态(没有形成单独的凸块或者重新分布层)的集成电路。在这种情况下，半导体芯片120可与连接构件140的过孔143物理地接触。集成电路可基于有效晶圆而形成。在这种情况下，半导体芯片的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。暴露连接焊盘122的钝化层123可形成在主体121上，并且钝化层123可以是氧化物膜、氮化物膜等或者氧化物层或氮化物层双层。绝缘层(未示出)等还可设置在其他所需的位置中。
无源组件125A、125B、125C、125D和125E可以分别是多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、电感器、磁珠等。无源组件125A、125B、125C、125D和125E可具有不同的厚度。另外，无源组件125A、125B、125C、125D和125E可具有与半导体芯片120的厚度不同的厚度。在根据示例性实施例的扇出型半导体封装模块100A中，无源组件125A、125B、125C、125D和125E以及半导体芯片120通过两个或更多个步骤被包封，因此可显著地减小由于厚度偏差引起的缺陷问题。无源组件125A、125B、125C、125D和125E的数量没有具体限定，并且可以是多于附图中示出的数量或者少于附图中示出的数量。
布线构件190可包括：绝缘层191；布线图案192，嵌入在绝缘层191中，使得布线图案192的下表面通过绝缘层191被暴露；及低熔点金属193，设置在布线图案192上并且被绝缘层191至少部分地覆盖。可通过低熔点金属193表面安装无源组件125A、125B、125C、125D和125E。也就是说，普通的表面安装型组件可用作无源组件125A、125B、125C、125D和125E。低熔点金属193可以是具有比诸如铜(Cu)或铝(Al)的金属的熔点低的熔点的材料，例如，锡(Sn)或包括锡(Sn)的合金，更具体地，包括锡(Sn)、铝(Al)和铜(Cu)的合金，但不限于此。低熔点金属193可以是用于焊料结合的材料。这里，焊料结合意味着基体材料不熔化并且仅填料金属被熔化。也就是说，低熔点金属不必然地局限于锡(Sn)-铅(Pb)基合金。同时，利用Ti-Cu、薄的ABF等形成的屏障层(未示出)可形成在布线图案192的暴露的下表面上，以显著地减小取决于以下将描述的金属箔202的蚀刻的凹陷深度。布线构件190的绝缘层191的下表面可设置在与半导体芯片120的有效表面的水平面大体相同的水平面上。术语“相同的水平面”是被用作包括水平面彼此接近于相同的情况以及水平面彼此完全相同的情况的概念。
第一包封件131可包封无源组件125A、125B、125C、125D和125E中的每个的至少部分。第一包封件131可包括绝缘材料。绝缘树脂可以是包括无机填料和绝缘树脂的材料(例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂)、诸如玻璃纤维或者无机填料的增强材料浸入在热固性树脂或热塑性树脂中的树脂(更具体地，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。另外，可使用已知的成型材料(诸如环氧塑封料(EMC))等，如果需要，可使用感光材料(即，感光包封剂(PIE))。可选地，无机填料和/或诸如玻璃纤维(或者玻璃布或者玻璃织物)的芯材料浸入在诸如热固性树脂或者热塑性树脂的绝缘树脂中的材料也可被用作绝缘材料。
第二包封件132可包封半导体芯片120的至少部分。另外，第二包封件132可填充通孔110H的至少部分。另外，第二包封件132可覆盖第一包封件131的至少部分。例如，第二包封件132可覆盖第一包封件131的上表面。第二包封件132还可包括上述绝缘材料。第一包封件131和第二包封件132可包括相同的材料或者包括不同的材料。即使第一包封件131和第二包封件132包括相同的材料，第一包封件131和第二包封件132之间的边界仍可以是明显的。第一包封件131和第二包封件132可包括类似的材料，但可具有不同的颜色。例如，第一包封件131可比第二包封件132更透明。也就是说，第一包封件131和第二包封件132之间的边界可以是明显的。
连接构件140可使半导体芯片120的连接焊盘122重新分布。另外，连接构件140可使半导体芯片120与无源组件125A、125B、125C、125D和125E彼此电连接。半导体芯片120的具有各种功能的数十至数百的连接焊盘122可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理连接或电连接到外部。连接构件140可包括：绝缘层141；重新分布层142，设置在绝缘层141上；及过孔143，贯穿绝缘层141并且使重新分布层142彼此连接。连接构件140可利用单个层形成，或者利用其数量多于附图中示出的数量的多个层形成。
绝缘层141中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141可以是感光绝缘层。当绝缘层141具有感光性能时，绝缘层141可被形成为具有更小的厚度，并且可更容易实现过孔143的细小的节距。绝缘层141可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141为多层时，绝缘层141的材料可彼此相同，如果必要，也可彼此不同。当绝缘层141为多层时，绝缘层141可根据工艺而彼此一体化，使得绝缘层141的多层之间的边界也可以不明显。
重新分布层142可大体上用于使连接焊盘122重新分布。重新分布层142中的每个的材料可以诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。重新分布层142可根据它们的相应的层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，重新分布层142可包括过孔焊盘、连接端子焊盘等。
过孔143可使形成在不同层上的重新分布层142、连接焊盘122、无源组件125A、125B、125C、125D和125E等彼此电连接，结果形成扇出型半导体封装模块100A中的电路径。过孔143可与连接焊盘122物理接触。也就是说，半导体芯片120(裸片型)可在不存在单独的凸块等的状态下直接连接到连接构件140的过孔143。无源组件125A、125B、125C、125D和125E(使用焊料凸块等的表面安装型为嵌入型)可通过低熔点金属193和布线图案192连接到连接构件140的过孔143。在这种情况下，无源组件125A、125B、125C、125D和125E的端子或外电极可通过凸块、低熔点金属193和布线图案192连接到连接构件140的过孔143。布线构件190的绝缘层191和布线图案192的下表面以及半导体芯片120的钝化层123的下表面可彼此共面或大体上彼此共面。“大体上”或者“接近于”意思是考虑由制造工艺引起的公差/误差/变形来限定相应的关系。由于半导体芯片120的连接焊盘122可位于钝化层123的下表面的上方，因此与半导体芯片120的连接焊盘122的下表面物理接触(例如，直接接触)的过孔143的厚度可大于与布线图案192的下表面物理接触(例如，直接接触)的过孔143的厚度。过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全填充过孔143中的每个，或者导电材料也可沿着过孔中的每个的壁形成。另外，过孔143中的每个可具有现有技术中已知的诸如圆锥形状、圆柱形状等的全部形状。
钝化层150可保护连接构件140免受外部物理冲击或者化学冲击的影响。钝化层150可具有使连接构件140的重新分布层142的至少部分暴露的开口。形成在钝化层150中的开口的数量可以为数十至数千。钝化层150可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，钝化层150可利用ABF形成，但不限于此。
凸块下金属层160可提高电连接结构170的连接可靠性以提高扇出型半导体封装模块100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可通过已知的金属化方法使用已知的诸如金属的导电材料形成在钝化层150的开口中，但不限于此。
电连接结构170可被另外地构造为将扇出型半导体封装模块100A物理连接或电连接到外部。例如，扇出型半导体封装模块100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用例如焊料等的导电材料形成。然而，这仅是示例，电连接结构170中的每个的材料不限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，电连接结构170不限于此。电连接结构170的数量、间距、布置形式等没有具体地限定，并且可根据本领域技术人员的设计细节而被充分地修改。例如，电连接结构170可根据连接焊盘122的数量以数十至数百万的数量设置，或者可以以数十至数百万或更多或者数十至数百万或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了其中设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。另外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
如果必要，根据示例性实施例的扇出型半导体封装模块100A的外表面可利用金属层135覆盖。金属层135可通过镀覆工艺使用溅射形成。金属层135可包括诸如铜(Cu)的金属。可通过引入金属层135改善电磁干扰(EMI)阻挡效果和散热效果。
图11A至图11C是示出制造图9的扇出型半导体封装模块的工艺的示例的示意图。
参照图11A，可首先制备布线构件190。可使用包括支撑层201和形成在支撑层201的至少一个表面上的金属箔202的载体基板200形成布线构件190。例如，布线构件190可通过以下步骤形成：使用载体基板200的金属箔202作为种子层通过镀覆工艺形成布线图案192，在金属箔202上形成绝缘层191以覆盖布线图案192，形成使绝缘层191中的布线图案192的至少部分暴露的开口，并且在开口中形成低熔点金属193。同时，低熔点金属193可突出到绝缘层191的上表面的上部。同时，支撑层201可以是半固化片，并且金属箔202可以是多个线圈箔。然而，支撑层201和金属箔202不限于此。然后，可在布线构件190上表面安装无源组件125A、125B、125C、125D和125E中的每个。无源组件125A、125B、125C、125D和125E可按照各自的电极焊盘通过焊料结合等连接到低熔点金属193的方式安装。然后，可通过层压半固化片、ABF等形成第一包封件131。彼此相同或者彼此不同的材料131a和131b可用于形成第一包封件131。然后，可去除支撑层201。在这种情况下，当金属箔202包括多个层时，可通过分离金属箔202来去除支撑层201。
然后，参照图11B，可通过蚀刻等去除剩余的金属箔202。然后，可形成贯穿第一包封件131和布线构件190的通孔110H。可使用激光钻孔、机械钻孔等形成通孔110H。在一些情况下，还可使用喷砂法或化学法。然后，可将粘合膜211附着到布线构件190的下表面上，并且可在粘合膜211的通过通孔110H暴露的部分上按照面向下的形式安装半导体芯片120。粘合膜211可以为包括环氧树脂的已知的带。
然后，参照图11C，可形成第二包封件132。也可通过层压然后硬化半固化片或ABF形成第二包封件132。然后，可去除粘合膜211，并且可在布线构件190的从其去除粘合膜211的下表面和半导体芯片120的有效表面上形成连接构件140。连接构件140可通过以下步骤形成：通过层压或者涂覆PID形成绝缘层141，通过光刻法形成用于过孔143的孔，然后通过诸如电镀、无电镀覆等已知的镀覆方法形成重新分布层142和过孔143。第一层的过孔143可与布线构件190的布线图案192的下表面以及半导体芯片120的连接焊盘122的下表面物理接触。也就是说，第一重新分布层142可通过第一层的与布线图案192的暴露的下表面和连接焊盘122的下表面物理接触的过孔143电连接到布线图案192和连接焊盘122。然后，可通过已知的层压方法或者涂覆方法形成钝化层150，可通过已知的金属化法形成凸块下金属层160，并且可通过已知的方法形成电连接结构170。如果必要，可通过镀覆形成金属层135，并且在完成金属层135时，可制造上述的根据示例性实施例的扇出型半导体封装模块100A。
图12是示出扇出型半导体封装模块的另一示例的示意性截面图。
图13是沿着图12的扇出型半导体封装模块的线II-II’截取的示意性平面图。
参照图12和图13，在根据本公开中的示例性实施例的扇出型半导体封装模块100B中，上述封装结构还可包括芯构件110，芯构件110设置在布线构件190上并且具有第一通孔110HA、第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF。半导体芯片120可设置在第一通孔110HA中。第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E可分别设置在第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中。第一包封件131可包封第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E中的每个以及芯构件110的至少部分，并且填充第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中的每个的至少部分。第二包封件132可包封半导体芯片120的至少部分，并且填充第一通孔110HA的至少部分。另外，扇出型半导体封装模块100B还可包括用于阻挡电磁波并进行散热的金属层181、背侧金属层182和背侧过孔183。另外，扇出型半导体封装模块100B还可包括设置在布线构件190的下方的电路构件140g以支撑半导体芯片120、第一无源组件125A、第二无源组件125B、第三无源组件125C、第四无源组件125D和第五无源组件125E、半导体芯片120以及连接构件140，并且将连接焊盘122和布线图案192电连接到重新分布层142。
芯构件110可根据特定的材料提高扇出型半导体封装模块100B的刚性，并且用于确保第一包封件131和第二包封件132的厚度的均匀性。芯构件110可具有多个通孔110HA、110HB、110HC、110HD、110HE和110HF。多个通孔110HA、110HB、110HC、110HD、110HE和110HF可彼此物理地分开。半导体芯片120以及无源组件125A、125B、125C、125D和125E可分别设置在多个通孔110HA、110HB、110HC、110HD、110HE和110HF中。半导体芯片120以及无源组件125A、125B、125C、125D和125E可分别与通孔110HA、110HB、110HC、110HD、110HE和110HF的壁分开预定距离，并且可分别被通孔110HA、110HB、110HC、110HD、110HE和110HF的壁围绕。然而，如果必要，可进行修改。第一通孔110HA也可贯穿第一包封件131、布线构件190以及芯构件110。
芯构件110可包括绝缘层111。绝缘层111的材料没有具体地限定。例如，绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或者热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto Buildup Film)、FR-4、双马来酰亚胺三嗪(BT))等。
电路构件140g可用于在形成连接构件140之前首先使无源组件125A、125B、125C、125D和125E的连接焊盘以及半导体芯片120的连接焊盘重新分布。电路构件140g可包括绝缘层141g、电路图案142g和过孔143g。绝缘层141g可利用ABF形成。在这种情况下，电路图案142g的厚度可大于连接构件140的重新分布层142的厚度。过孔143g可使连接焊盘122、布线图案192、金属层181等电连接到电路图案142g。无源组件125A、125B、125C、125D和125E(使用焊料凸块等的表面安装型为嵌入型)可通过低熔点金属193和布线图案192连接到电路构件140g的过孔143g。在这种情况下，无源组件125A、125B、125C、125D和125E的端子或外部电极可通过凸块、低熔点金属193和布线图案192连接到电路构件140g的过孔143g。布线构件190的绝缘层191和布线图案192的下表面以及半导体芯片120的钝化层123的下表面可彼此共面或者大体上彼此共面。由于半导体芯片120的连接焊盘122可位于钝化层123的下表面的上方，因此与半导体芯片120的连接焊盘122直接接触的过孔143g的厚度可大于与布线图案192直接接触的过孔143g的厚度。电路图案142g和过孔143g中的每个可包括上述的诸如铜(Cu)等的导电材料，并且可通过镀覆形成。电路图案142g可通过过孔143g连接到金属层181，以改善EMI阻挡效果和散热效果。
金属层181可按照板形状形成在通孔110HB、110HC、110HD、110HE和110HF中的每个的壁上，并且可围绕无源组件125A、125B、125C、125D和125E。金属层181可按照板形状延伸到芯构件110的上表面和下表面。背侧金属层182可按照板形状形成在第二包封件132上以覆盖扇出型半导体封装模块100B的上部。因此，可显著地改善EMI阻挡效果和散热效果。背侧过孔183可贯穿第一包封件131和第二包封件132的至少部分以使金属层181和背侧金属层182彼此连接。金属层181、背侧金属层182和过孔183可包括诸如铜(Cu)等的导电材料，并且可通过已知的镀覆方法等形成。如果必要，金属层181和背侧金属层182可被连接作为连接构件140的重新分布层142的接地层(ground)，以因此用作接地层。用于排出水分、气体等的排气孔可形成在背侧金属层182中。为此，背侧金属层182也可具有网格形式。如果必要，具有堆叠过孔形式的阻挡结构(由标号195表示)可在连接构件140中沿着连接构件140的边缘形成。在这种情况下，可实现对连接构件140的重新分布层142的EMI阻挡。阻挡结构195可通过电路构件140g的电路图案142g和过孔143g连接到金属层181和背侧金属层182，并且还可连接到连接构件140的重新分布层142的接地层。
可不对其中设置有半导体芯片120的通孔110HA的壁执行金属层镀覆。也就是说，通孔110HA的壁可与第二包封件132物理接触。这可通过以下步骤实现：首先，形成通孔110HB、110HC、110HD、110HE和110HF，执行镀覆以形成金属层181，在通孔110HB、110HC、110HD、110HE和110HF中分别设置无源组件125A、125B、125C、125D和125E，在不存在缺陷的情况下形成通孔110HA，然后在通孔110HA中设置半导体芯片120。可选地，这可通过以下步骤形成：形成通孔110HA、110HB、110HC、110HD、110HE和110HF，在通孔110HA利用干膜等封闭的状态下执行镀覆以形成金属层181，分别在通孔110HB、110HC、110HD、110HE和110HF中设置无源组件125A、125B、125C、125D和125E，在不存在缺陷的情况下打开通孔110HA，然后在通孔110HA中设置半导体芯片120。这也可通过各种其他方法实现。当分开地执行安装和包封无源组件125A、125B、125C、125D和125E的工艺以及安装和包封半导体芯片120的工艺时，可显著地减小无源组件125A、125B、125C、125D和125E与半导体芯片120之间由于外物等导致的诸如安装良率下降的影响。具体地，在安装无源组件125A、125B、125C、125D和125E之后，可通过精密的工艺仅将相对昂贵的半导体芯片120安装在单独的良好的单元中，从而可提高良率。
其他构造的描述与上述其他构造的描述重复，因此省略。
图14A至图14C是示出制造图12的扇出型半导体封装模块的工艺的示例的示意图。
参照图14A，可使用载体基板200制备布线构件190。然后，无源组件125A、125B、125C、125D和125E中的每个可表面安装在布线构件190上。另外，可在载体基板200上设置芯构件110，芯构件110中具有通孔110HB、110HC、110HD、110HE和110HF并且具有形成在通孔110HB、110HC、110HD、110HE和110HF中的金属层181。无源组件125A、125B、125C、125D和125E可分别设置在通孔110HB、110HC、110HD、110HE和110HF中。另外，可使用彼此相同或者彼此不同的多种材料131a和131b形成第一包封件131。然后，可去除支撑层201。
然后，参照图14B，可通过蚀刻等去除剩余的金属箔202。然后，可形成贯穿芯构件110、第一包封件131和布线构件190的通孔110HA。然后，可将粘合膜211附着在布线构件190的下表面上，并且可在粘合膜211的通过通孔110HA暴露的部分上按照面向下的形式安装半导体芯片120。
然后，参照图14C，可形成第二包封件132。然后，可去除粘合膜211，可在布线构件190的从其去除粘合膜211的下表面和半导体芯片120的有效表面上形成电路构件140g。电路构件140g可通过以下步骤形成：通过层压ABF形成绝缘层141g，通过激光钻孔和/或机械钻孔形成通路孔，然后通过镀覆形成过孔143g和电路图案142g。然后，可在电路构件140g上形成连接构件140。换句话说，电路构件140g可设置在布线构件190、半导体芯片120与连接构件140之间。另外，可通过镀覆工艺形成金属层181、背侧金属层182和过孔183。然后，在形成钝化层150和电连接结构170之后，可制造上述的根据另一示例性实施例的扇出型半导体封装模块100B。
其他构造的描述与上述其他构造的描述重复，因此省略。
图15是示出图9或图12的扇出型半导体封装模块中使用的面板的示例的示意性平面图。
参照图15，可使用具有大尺寸的面板500制造根据示例性实施例的扇出型半导体封装模块100A或100B。面板500的尺寸可以为普通晶圆的尺寸的两倍至四倍或者更大。因此，可通过执行一次工艺来制造较多数量的扇出型半导体封装模块100A或100B。也就是说，可显著地提高生产率。具体地，由于各个扇出型半导体封装模块100A或100B的尺寸变大，因此与使用晶圆的情况相比，相对生产率可变高。在使用面板500通过执行一次工艺来同时制造多个扇出型半导体封装模块100A或100B之后，可通过已知的诸如切割工艺等的锯切工艺锯切多个扇出型半导体封装模块100A或100B来获得各个扇出型半导体封装模块100A或100B。
图16是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图16，除了第二包封件132没有覆盖第一包封件131之外，根据另一示例性实施例的扇出型半导体封装模块100C可与上述根据示例性实施例的扇出型半导体封装模块100A大体上相同。这样的形式可通过使用液相材料以UF喷射方式(使用超滤器的喷射方法)形成第二包封件132来实现。第一包封件131的上表面和第二包封件132的上表面可大体上彼此共面。也就是说，第一包封件131的上表面和第二包封件132的上表面可设置在相同的水平面上。相同的水平面是包括细微的差异的概念。也就是说，相同的水平面意味着大体上彼此相同的水平面。在这种情况下，可显著地减小扇出型半导体封装模块100C的厚度。其他构造和制造方法的描述与上述其他构造和制造方法的描述重复，因此省略。
图17是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图17，除了第二包封件132没有覆盖第一包封件131之外，根据另一示例性实施例的扇出型半导体封装模块100D可与上述根据另一示例性实施例的扇出型半导体封装模块100B大体上相同。同样地，这样的形式可通过使用液相材料以UF喷射方式形成第二包封件132来实现。在这种情况下，第一包封件131的上表面和第二包封件132的上表面可大体上彼此共面。也就是说，第一包封件131的上表面和第二包封件132的上表面可设置在相同的水平面上。同时，背侧过孔183没有贯穿第二包封件132，而是可仅贯穿第一包封件131的至少部分。其他构造和制造方法的描述与上述其他构造和制造方法的描述重复，因此省略。
图18是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图18，除了芯构件110包括第一绝缘层111a、第一布线层112a、第二布线层112b、第二绝缘层111b以及第三布线层112c之外，根据另一示例性实施例的扇出型半导体封装模块100E可与上述根据另一示例性实施例的扇出型半导体封装模块100B大体上相同，在扇出型半导体封装模块100E的芯构件110中，第一布线层112a嵌入在第一绝缘层111a中使得第一布线层112a的下表面暴露，第二布线层112b设置在第一绝缘层111a的与第一绝缘层111a的其中嵌入有第一布线层112a的一个表面相对的另一表面上，第二绝缘层111b设置在第一绝缘层111a上并且覆盖第二布线层112b，第三布线层112c设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c可通过布线构件190、电路构件140g和连接构件140电连接到连接焊盘122。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一过孔113a彼此电连接，并且第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二过孔113b彼此电连接。原因是：第一布线层112a可凹入到第一绝缘层111a中。也就是说，第一布线层112a可凹入在第一绝缘层111a中，使得在第一绝缘层111a的下表面和第一布线层112a的下表面之间可具有台阶。芯构件110的布线层112a、112b和112c的厚度可大于连接构件140的重新分布层142的厚度。
绝缘层111a和111b中的每个的材料没有具体地限制。例如，绝缘材料可用作绝缘层111a和111b中的每个的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或者热塑性树脂混合有无机填料的树脂或者诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或者热塑性树脂中的树脂(例如，半固化片、ABF、FR-4、BT等)。可选地，PID树脂也可用作绝缘材料。
布线层112a、112b和112c可用于使半导体芯片120的连接焊盘122重新分布。布线层112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。布线层112a、112b和112c可根据它们的相应的层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案等。另外，布线层112a、112b和112c可包括过孔焊盘、线焊盘、电连接结构焊盘等。
过孔113a和113b可将形成在不同层上的布线层112a、112b和112c彼此电连接，结果形成芯构件110中的电路径。过孔113a和113b中的每个的材料可以为导电材料。可利用导电材料完全填充过孔113a和113b中的每个，或者导电材料也可沿着过孔中的每个的壁形成。另外，过孔113a和113b中的每个可具有现有技术中已知的诸如锥形形状、圆柱形形状等的全部形状。当形成用于第一过孔113a的孔时，第一布线层112a的一些焊盘可用作止挡件，因此其可在第一过孔113a中的每个的具有锥形形状(上表面的宽度大于下表面的宽度)的工艺方面有优势。在这种情况下，第一过孔113a可与第二布线层112b的焊盘图案一体化。此外，当形成用于第二过孔113b的孔时，第二布线层112b的一些焊盘可用作止挡件，因此其可在第二过孔113b中的每个的具有锥形形状(上表面的宽度大于下表面的宽度)的工艺方面有优势。在这种情况下，第二过孔113b可与第三布线层112c的焊盘图案一体化。
同时，根据另一示例性实施例的扇出型半导体封装模块100E的芯构件110也可应用到根据另一示例性实施例的扇出型半导体封装模块100D。其他构造和制造方法的描述与上述其他构造和制造方法的描述重复，因此省略。
图19是示出扇出型半导体封装模块的另一示例的示意性截面图。
参照图19，除了芯构件110可包括第一绝缘层111a、第一布线层112a和第二布线层112b、第二绝缘层111b、第三布线层112c、第三绝缘层111c以及第四布线层112d之外，根据本公开中的另一示例性实施例的扇出型半导体封装模块100F可与根据另一示例性实施例的扇出型半导体封装模块100B大体上相同，在扇出型半导体封装模块100F的芯构件110中，第一布线层112a和第二布线层112b分别设置在第一绝缘层111a的背对的表面上，第二绝缘层111b设置在第一绝缘层111a上并且覆盖第一布线层112a，第三布线层112c设置在第二绝缘层111b上，第三绝缘层111c设置在第一绝缘层111a上并且覆盖第二布线层112b，第四布线层112d设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过布线构件190、电路构件140g和连接构件140电连接到连接焊盘122。由于芯构件110可包括大量的布线层112a、112b、112c和112d，因此可进一步简化连接构件140。因此，可抑制基于在形成连接构件140的工艺中发生的缺陷的良率的下降。同时，第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一过孔113a彼此电连接，第一布线层112a和第三布线层112c可通过贯穿第二绝缘层111b的第二过孔113b彼此电连接，第二布线层112b和第四布线层112d可通过贯穿第三绝缘层111c的第三过孔113c彼此电连接。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，第二绝缘层111b和第三绝缘层111c可被引入以形成更多数量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一过孔113a的厚度可大于分别贯穿第二绝缘层111b和第三绝缘层111c的第二过孔113b的厚度和第三过孔113的厚度。芯构件110的布线层112a、112b、112c和112d的厚度可大于连接构件140的重新分布层142的厚度。
同时，根据另一示例性实施例的扇出型半导体封装模块100F的芯构件110也可应用于根据另一示例性实施例的扇出型半导体封装模块100D。其他构造和制造方法的描述与上述其他构造和制造方法的描述重复，因此省略。
图20是示出在电子装置中使用根据本公开的扇出型半导体封装模块的情况的效果的示意性平面图。
参照图20，近来，随着用于移动设备1100A和1100B的显示器的尺寸的增大，增大电池容量的必要性已经增加。随着电池容量的增加，电池1180在移动设备中所占据的面积增大，因此需要减小母板1110的尺寸。因此，安装组件的面积减小，使得可被包括PMIC和无源组件的模块1150占据的面积持续地减小。然而，当使用根据本公开的扇出型半导体封装模块100A、100B、100C、100D、100E或100F时，可显著地减小模块1150的尺寸，并且可因此有效地使用如上所述的减小的面积。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，可显著地减小半导体芯片和多个无源组件的安装面积，可显著地减小半导体芯片和多个无源组件之间的电路径，可解决良率问题，可解决在安装无源组件时发生的问题，并且可通过镀覆容易地实现EMI阻挡效果和散热效果。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变形。

Claims (20)

1.一种扇出型半导体封装模块，包括：
封装结构，包括布线构件、一个或更多个第一无源组件和第一包封件，所述布线构件包括布线图案，所述一个或更多个第一无源组件设置在所述布线构件上并且电连接到所述布线图案，所述第一包封件包封所述一个或更多个第一无源组件中的每个的至少部分，并且所述封装结构具有贯穿所述布线构件和所述第一包封件的第一通孔；
半导体芯片，设置在所述封装结构的所述第一通孔中，并且具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；
第二包封件，包封所述半导体芯片的至少部分并且填充所述第一通孔的至少部分；及
连接构件，设置在所述封装结构和所述半导体芯片的所述有效表面上，并且所述连接构件包括电连接到所述连接焊盘和所述布线图案的重新分布层。
2.根据权利要求1所述的扇出型半导体封装模块，其中，所述一个或更多个第一无源组件通过低熔点金属电连接到所述布线构件的所述布线图案。
3.根据权利要求2所述的扇出型半导体封装模块，其中，所述低熔点金属包括锡。
4.根据权利要求2所述的扇出型半导体封装模块，其中，所述布线构件还包括绝缘层和所述低熔点金属，所述布线图案嵌入在所述绝缘层中并且所述布线图案的下表面通过所述绝缘层暴露，所述低熔点金属设置在所述布线图案上并且被所述绝缘层至少部分地覆盖。
5.根据权利要求4所述的扇出型半导体封装模块，其中，所述重新分布层通过所述连接构件的过孔电连接到所述布线图案和所述连接焊盘，所述连接构件的所述过孔与所述布线图案的暴露的下表面和所述连接焊盘的下表面物理接触。
6.根据权利要求5所述的扇出型半导体封装模块，其中，所述连接构件的与所述布线图案的所述暴露的下表面物理接触的所述过孔的厚度小于所述连接构件的与所述连接焊盘的下表面物理接触的所述过孔的厚度。
7.根据权利要求4所述的扇出型半导体封装模块，其中，所述绝缘层的下表面和所述半导体芯片的所述有效表面设置在接近于相同的水平面上。
8.根据权利要求1所述的扇出型半导体封装模块，其中，所述封装结构还包括芯构件，所述芯构件设置在所述布线构件上并且具有所述第一通孔以及与所述第一通孔分开的第二通孔，
所述一个或更多个第一无源组件设置在所述第二通孔中，并且
所述第一包封件填充所述第二通孔的至少部分。
9.根据权利要求8所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括设置在所述第二通孔的壁上的金属层。
10.根据权利要求9所述的扇出型半导体封装模块，其中，所述金属层延伸到所述芯构件的上表面和下表面。
11.根据权利要求10所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括：
背侧金属层，设置在所述第一包封件和所述第二包封件中的至少一者上；及
背侧过孔，贯穿所述第一包封件和所述第二包封件的至少部分或所述第一包封件的至少部分并且使所述金属层和所述背侧金属层彼此连接。
12.根据权利要求8所述的扇出型半导体封装模块，其中，所述芯构件还具有与所述第一通孔和所述第二通孔分开的第三通孔，
所述封装结构还包括一个或更多个第二无源组件，所述一个或更多个第二无源组件设置在位于所述布线构件上的所述第三通孔中，
所述第一包封件包封所述第二无源组件的至少部分，并且填充所述第三通孔的至少部分。
13.根据权利要求8所述的扇出型半导体封装模块，所述扇出型半导体封装模块还包括电路构件，所述电路构件设置在所述布线构件、所述半导体芯片与所述连接构件之间并且使所述连接焊盘和所述布线图案电连接到所述重新分布层。
14.根据权利要求8所述的扇出型半导体封装模块，其中，所述芯构件包括：第一绝缘层；第一布线层，嵌入在所述第一绝缘层中使得所述第一布线层的一个表面被暴露；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一个表面背对的另一表面上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第二布线层；及第三布线层，设置在所述第二绝缘层上，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述布线图案。
15.根据权利要求8所述的扇出型半导体封装模块，其中，所述芯构件包括：第一绝缘层；第一布线层和第二布线层，分别设置在所述第一绝缘层的背对的表面上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层上；第三绝缘层，设置在所述第一绝缘层上并且覆盖所述第二布线层；及第四布线层，设置在所述第三绝缘层上；并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述布线图案。
16.根据权利要求1所述的扇出型半导体封装模块，其中，所述第二包封件覆盖所述第一包封件的上表面。
17.根据权利要求1所述的扇出型半导体封装模块，其中，所述第一包封件的上表面和所述第二包封件的上表面被设置在接近于相同的水平面上。
18.根据权利要求1所述的扇出型半导体封装模块，其中，所述半导体芯片包括电源管理集成电路，并且
所述一个或更多个第一无源组件包括电容器。
19.根据权利要求1所述的扇出型半导体封装模块，其中，所述第一通孔的壁与所述第二包封件物理接触。
20.一种扇出型半导体封装模块，包括：
支撑构件，包括绝缘层、导电层以及第一过孔和第二过孔，所述导电层设置在所述绝缘层上，所述第一过孔和所述第二过孔贯穿所述绝缘层并且电连接到所述导电层；及
无源组件和半导体芯片，所述无源组件和所述半导体芯片设置在所述支撑构件上并且分别被第一包封件和第二包封件包封，
其中，所述无源组件至少通过设置在所述支撑构件的所述第一过孔与所述无源组件之间的焊料凸块电连接到所述支撑构件的所述第一过孔，并且
所述半导体芯片的连接焊盘与所述支撑构件的所述第二过孔直接接触。
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