TWI670811B - 扇出型半導體封裝模組 - Google Patents

扇出型半導體封裝模組 Download PDF

Info

Publication number
TWI670811B
TWI670811B TW107112424A TW107112424A TWI670811B TW I670811 B TWI670811 B TW I670811B TW 107112424 A TW107112424 A TW 107112424A TW 107112424 A TW107112424 A TW 107112424A TW I670811 B TWI670811 B TW I670811B
Authority
TW
Taiwan
Prior art keywords
hole
fan
layer
semiconductor package
wiring
Prior art date
Application number
TW107112424A
Other languages
English (en)
Other versions
TW201919164A (zh
Inventor
白龍浩
鄭注奐
車有琳
許榮植
孔正喆
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201919164A publication Critical patent/TW201919164A/zh
Application granted granted Critical
Publication of TWI670811B publication Critical patent/TWI670811B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種扇出型半導體封裝模組，包括結構、半導體晶片、第二包封體以及連接構件。所述結構包括：包括有配線圖案的配線構件、配置於所述配線構件上並電性連接至所述配線圖案的一或多個第一被動組件以及包封所述一或多個第一被動組件中的每一者的至少部分的第一包封體，並且所述結構具有貫穿所述配線構件及所述第一包封體的第一貫穿孔；半導體晶片配置於所述結構的所述第一貫穿孔中並且具有於其上配置有連接墊的主動面以及與所述主動面相對的非主動面；第二包封體包封所述半導體晶片的至少部分並填充所述第一貫穿孔的至少部分；以及連接構件配置於所述結構及所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊及所述配線圖案的重佈線層。

Description

扇出型半導體封裝模組
本揭露是有關於一種扇出型半導體封裝模組，其中半導體晶片連同多個被動組件一起安裝在單個封裝內並進行模組化。
相關申請案的交互參照
本申請案主張2017年10月31日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0143840號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
隨著行動裝置顯示器尺寸的增加，對於電池容量增加的需求也隨之增加。隨著電池容量的增加，行動裝置中的電池佔用的面積增加，因此需要減小印刷電路板(printed circuit board，PCB)的尺寸。因此，安裝組件的面積減少了，使得對模組化的興趣不斷增加。
同時，安裝多個組件的相關技術的實例可包括板上晶片(chip on board，COB)技術。板上晶片方式是使用表面安裝技術(surface-mount technology，SMT)將個別被動元件及半導體封裝 安裝在印刷電路板上的方式。這種方式在成本方面具有優勢，但需要較寬的安裝面積以維持組件之間的最小間隔，組件之間的電磁干擾(EMI)大，以及半導體晶片與組件之間的距離很大，使得電性雜訊增加。
本揭露的一個態樣可提供一種扇出型半導體封裝模組，其中半導體晶片及多個被動組件的安裝面積可顯著減小，所述半導體晶片及所述多個被動組件之間的電性通路可明顯減小，可解決良率問題，可解決安裝所述被動組件時出現的問題，並且可藉由鍍覆而容易地實施電磁干擾(EMI)阻斷及散熱效果。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝模組，其中多個被動組件及半導體晶片安裝於單個封裝中並且連同彼此一起進行模組化、在封裝製程中藉由兩步驟進行包封，並且藉由引入單獨的配線構件將被動組件以表面安裝形式進行配置。另外，在具有這種結構的扇出型半導體封裝模組中，藉由鍍覆等來促進電磁干擾阻擋及散熱。
根據本揭露的一個態樣，扇出型半導體封裝模組可包括結構、半導體晶片、第二包封體以及連接構件。所述結構包括：包括有配線圖案的配線構件、配置於所述配線構件上並電性連接至所述配線圖案的一或多個第一被動組件以及包封所述一或多個第一被動組件中的每一者的至少部分的第一包封體，並且所述結 構具有貫穿所述配線構件及所述第一包封體的第一貫穿孔；半導體晶片配置於所述結構的所述第一貫穿孔中並且具有於其上配置有連接墊的主動面以及與所述主動面相對的非主動面；第二包封體包封所述半導體晶片的至少部分並填充所述第一貫穿孔的至少部分；以及連接構件配置於所述結構及所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊及所述配線圖案的重佈線層。
100A‧‧‧扇出型半導體封裝模組
100B‧‧‧扇出型半導體封裝模組
100C‧‧‧扇出型半導體封裝模組
100D‧‧‧扇出型半導體封裝模組
100E‧‧‧扇出型半導體封裝模組
100F‧‧‧扇出型半導體封裝模組
110‧‧‧核心構件
111‧‧‧絕緣層
111a‧‧‧絕緣層
111b‧‧‧絕緣層
111c‧‧‧絕緣層
112a‧‧‧配線層
112b‧‧‧配線層
112c‧‧‧配線層
112d‧‧‧配線層
113a‧‧‧通孔
113b‧‧‧通孔
113c‧‧‧通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125A‧‧‧被動組件
125B‧‧‧被動組件
125C‧‧‧被動組件
125D‧‧‧被動組件
125E‧‧‧被動組件
131‧‧‧包封體
131a‧‧‧包封體
131b‧‧‧包封體
132‧‧‧包封體
135‧‧‧金屬層
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
140g‧‧‧電路構件
141g‧‧‧絕緣層
142g‧‧‧電路圖案
143g‧‧‧通孔
150‧‧‧鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
181‧‧‧金屬層
182‧‧‧背側金屬層
183‧‧‧背側通孔
190‧‧‧配線構件
191‧‧‧絕緣層
192‧‧‧配線圖案
193‧‧‧低熔點金屬
195‧‧‧阻斷結構
200‧‧‧載體基板
201‧‧‧支撐層
202‧‧‧金屬箔
211‧‧‧黏合膜
500‧‧‧面板
1100A‧‧‧行動裝置
1100B‧‧‧行動裝置
110H‧‧‧貫穿孔
110HA‧‧‧貫穿孔
110HB‧‧‧貫穿孔
110HC‧‧‧貫穿孔
110HD‧‧‧貫穿孔
110HE‧‧‧貫穿孔
110HF‧‧‧貫穿孔
I-I'‧‧‧剖線
II-II'‧‧‧剖線
1121‧‧‧半導體封裝
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧電子組件
1130‧‧‧照相機模組
1150‧‧‧模組
1160‧‧‧母板
1180‧‧‧電池
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧配線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧印刷電路板
2302‧‧‧印刷電路板
2500‧‧‧主板
2243h‧‧‧通孔孔洞
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下：圖1為說明電子裝置系統的一實施例的方塊示意圖。
圖2為說明電子裝置的一實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明扇入型半導體封裝安裝於印刷電路基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情 形的剖面示意圖。
圖9為說明扇出型半導體封裝模組的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝模組的剖線I-I’所截取的平面示意圖。
圖11A至圖11C為說明製造圖9的扇出型半導體封裝模組的製程的實例的示意圖。
圖12為說明扇出型半導體封裝模組的另一實例的剖面示意圖。
圖13為沿圖12的扇出型半導體封裝模組的剖線II-II’所截取的平面示意圖。
圖14A至圖14C為說明製造圖12的扇出型半導體封裝模組的製程的實例的示意圖。
圖15為說明圖9的扇出型半導體封裝模組中使用的面板的一實例的剖面示意圖。
圖16為說明扇出型半導體封裝模組的另一實例的剖面示意圖。
圖17為說明扇出型半導體封裝模組的另一實例的剖面示意圖。
圖18為說明扇出型半導體封裝模組的另一實例的剖面示意圖。
圖19為說明扇出型半導體封裝模組的另一實例的剖面示意圖。以及 圖20為說明在根據本揭露的扇出型半導體封裝模組用於電子裝置中的情況下的一個效果的平面示意圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或樣式化各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性 不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置母板1010。母板1010可包括物理連接至或電性連接至母板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微 控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定 及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不限於此，並且亦可包括取決於電子裝置1000的類型等用於各種 目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位靜態照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，例如半導體封裝1121，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片自身可不被使用， 及可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在 此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置在半導體晶片內部，因此扇入型半導體封裝具有顯著的 空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於印刷電路基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入印刷電路板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於印刷電路板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的印刷電路板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入印刷電路板2302中的狀態下，由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝 於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入印刷電路板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶 片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用印刷電路板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇 出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與印刷電路板(PCB)等在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
半導體封裝模組
圖9為說明扇出型半導體封裝模組的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝模組的剖線I-I’所截取的平面示意圖。
參照圖9及圖10，根據本揭露的例示性實施例的扇出型半導體封裝模組100A可包括：一或多個第一被動組件125A；一或多個第二被動組件125B；一或多個第三被動組件125C；一或多個第四被動組件125D；一或多個第五被動組件125E；第一包封體131，包封第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E中的每一者的至少部分；半導體晶片120，與第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組 件125E並排配置，且具有其上配置有連接墊122的主動面及與主動面相對的非主動面；第二包封體132，包封半導體晶片120的至少部分；配線構件190，配置於第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E下方，並包括電性連接至第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E的配線圖案192；以及連接構件140，配置於配線構件190及半導體晶片120下方以支撐半導體晶片120及第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E，並包括電性連接至連接墊122及配線圖案192的重佈線層142。貫穿孔110H可形成於第一包封體131及配線構件190中，半導體晶片120可配置於貫穿孔110H中，且第二包封體132可填充貫穿孔110H的至少部分。另外，必要時，扇出型半導體封裝模組100A可進一步包括：鈍化層150，配置於連接構件140上；凸塊下金屬層160，形成於鈍化層150的開口中並電性連接至重佈線層142；以及電性連接結構170，配置於凸塊下金屬層160上並經由凸塊下金屬層160電性連接至重佈線層142。同時，第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D、第五被動組件125E、第一包封體131及配線構件190合稱為一結構。例如，所述結構可具有貫穿第一包封體131及配線構件190的貫穿孔110H，並且半導體晶片120可配置於所述結構的貫穿孔110H中。
近來，隨著行動裝置顯示器尺寸的增加，對於電池容量增加的需求也隨之增加。隨著電池容量的增加，行動裝置中的電池佔用的面積增加，因此需要減小印刷電路板(PCB)的尺寸。因此，安裝組件的面積減少了，使得對模組化的興趣不斷增加。安裝多個組件的相關技術的實例可包括板上晶片(chip on board，COB)技術。板上晶片方式是使用表面安裝技術(surface-mount technology，SMT)將個別被動元件及半導體封裝安裝在印刷電路板上的方式。這種方式在成本方面具有優勢，但需要較寬的安裝面積以維持組件之間的最小間隔，組件之間的電磁干擾(EMI)大，以及半導體晶片與組件之間的距離很大，使得電性雜訊增加。
另一方面，在根據例示性實施例的扇出型半導體封裝模組100A中，可於單個封裝中將多個被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E連同半導體晶片120一起配置並進行模組化。因此，組件之間的間隔可顯著減小，並且因此可顯著減小諸如主板等的印刷電路板上的組件的安裝面積。另外，半導體晶片120與被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E之間的電性通路可顯著減小以抑制雜訊。尤其，半導體晶片120及被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可經受兩個步驟的包封製程，而非一步驟的包封製程，可顯著減小取決於被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E之安裝的安裝良率、外來 物質的影響等。
詳言之，在被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的情況下，表面安裝製程相對容易，但是在半導體晶片120的情況下，表面安裝製程相對困難。例如，半導體晶片120的表面安裝製程需要高精密度及無塵的環境。因此，當分開執行被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的安裝及包封製程以及半導體晶片120的安裝及包封製程時，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E與半導體晶片120間的安裝良率，異物影響等可顯著降低。尤其，可在安裝及包封被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E之後，藉由精密製程將相對昂貴的半導體晶片120僅安裝及包封在單獨的良好單元中，從而可改善良率。另外，可穩定地固定呈現各種厚度差異的被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E及/或半導體晶片120，並且可解決由於厚度偏差而導致的若干問題。
另外，在根據例示性實施例的扇出型半導體封裝模組100A中，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可配置於配線構件190上。也就是說，引入配線構件190，並且因此可使用一般的表面安裝型組件而不是嵌入型組件作為被動組件125A、被動組件125B、被動組件125C、 被動組件125D及被動組件125E。在這種情況下，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可使用焊料接合等安裝並配置於配線構件190上，並且因此可抑制被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的鬆脫(fly)等安裝缺陷問題或由於安裝缺陷問題導致電極接墊未被暴露的問題等。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝模組100A中所包括的各個組件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在這種情況下，積體電路可例如為電源管理積體電路(PMIC)，但不以此為限。同時，半導體晶片120可為處於裸露狀態下的積體電路，其中未形成單獨的凸塊或重佈線層。在這種情況下，半導體晶片120可與連接構件140的通孔143物理性地接觸。積體電路可以主動晶圓為基礎而形成。在這種情況下，半導體晶片的本體121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。可在其他需要的位置上進一步配置絕緣層(未繪示)等。
被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可分別為多層陶瓷電容器(multilayer ceramic capacitor，MLCC)、低電感晶片電容器(low inductance chip capacitor，LICC)、電感器(inductor)、珠粒(beads)等。被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可具有不同的厚度。另外，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E具有的厚度可不同於半導體晶片120的厚度。在根據例示性實施例的扇出型半導體封裝模組100A中，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E以及半導體晶片120藉由兩個或更多個步驟進行包封，並且導因於厚度偏差的缺陷問題可因此顯著減少。被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的數量不受特別限制，且可多於圖式中所繪示的數量或少於圖式中所繪示的數量。
配線構件190可包括：絕緣層191；配線圖案192，嵌入於絕緣層191中使得其下表面被絕緣層191暴露；以及低熔點金屬193，配置於配線圖案192上並且至少局部被絕緣層191覆蓋。被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可經由低熔點金屬193進行表面安裝。也就是說，一般的表面安裝型組件可用以作為被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E。低熔點金屬193可為熔點低於諸如銅(Cu)或鋁(Al)的金屬的熔點的 材料，例如錫(Sn)或包含錫(Sn)的合金，更具體而言，包含錫(Sn)、鋁(Al)及銅(Cu)的合金，但不限於此。低熔點金屬193可為用於焊料接合的材料。此處，焊料意謂基礎材料(base material)不熔化並且僅填料金屬熔化。也就是說，低熔點金屬不必限於錫(Sn)-鉛(Pb)系合金。同時，可在配線圖案192的暴露的下表面上形成由Ti-Cu、薄味之素構成膜(thin Ajinomoto Build up Film，ABF)等形成的阻隔層(未繪示)，以顯著減小取決於下文將闡述的金屬箔202的蝕刻的凹陷深度。配線構件190的絕緣層191的下表面可配置於與半導體晶片120的主動面實質上相同的水平高度上。用語「相同水平高度」用作包括水平高度彼此大致相同的情況以及水平高度彼此完全相同的情況的概念。
第一包封體131可包封被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E中的每一者的至少部分。第一包封體131可包括絕緣材料。絕緣樹脂可為包括無機填料及絕緣樹脂的材料，舉例而言，熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有浸入於熱固性樹脂中及熱塑性樹脂中的強化材料(例如玻璃纖維或無機填料)的樹脂，更具體而言，預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。另外，必要時可使用已知的模製材料，例如環氧模製化合物(EMC)等，且可使用感光性材料，亦即感光成像包封體(photoimagable encapsulant，PIE)。或者，亦可使用將熱固性樹 脂或熱塑性樹脂等絕緣性樹脂浸入於無機填料中及/或例如玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料作為絕緣材料。
第二包封體132可包封半導體晶片120的至少部分。另外，第二包封體132可填充貫穿孔110H的至少部分。另外，第二包封體132可覆蓋第一包封體131的至少部分。例如，第二包封體132可覆蓋第一包封體131的上表面。第二包封體132也可包括上述的絕緣材料。第一包封體131及第二包封體132可包括相同的材料或包括不同的材料。即使第一包封體131與第二包封體132包括相同的材料，但第一包封體131與第二包封體132之間的邊界可為明顯的。第一包封體131及第二包封體132可包括類似的材料，但可具有不同的顏色。舉例而言，第一包封體131可比第二包封體132更透明。也就是說，第一包封體131與第二包封體132之間的邊界可為明顯的。
連接構件140可對半導體晶片120的連接墊122進行重佈線。另外，連接構件140可將半導體晶片120與被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E彼此電性連接。數十至數百萬個具有各種功能的半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括絕緣層141；重佈線層142，配置於絕緣層141上；以及通孔143，貫穿絕緣層141並將重佈線層142彼此連接。連接 構件140可由單層形成，或可由比圖式中繪示的層數還多的多層形成。
絕緣層141中的每一者的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。當絕緣層141具有感光特性時，絕緣層141可形成為具有較小的厚度，且可更容易地達成通孔143的精細間距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142可用於實質上對連接墊122進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可將形成於不同層上的重佈線層142、連接墊122、被動組件125A、被動組件125B、被動組件125C、被動組件125D、及組件125E等彼此電性連接，從而在扇出型半導體封裝模 組100A中形成電性通路。通孔143可與連接墊122物理接觸。也就是說，呈裸晶粒型的半導體晶片120可在不存在單獨的凸塊等的狀態下直接連接至連接構件140的通孔143。使用焊料凸塊等的表面安裝型為嵌入型的被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可經由低熔點金屬193及配線圖案192連接至連接構件140的通孔143。在這種情況下，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的端子或外部電極可經由凸塊、低熔點金屬193及配線圖案192連接至連接構件140的通孔143。配線圖案192的下表面及配線構件190的絕緣層191及半導體晶片120的鈍化層123的下表面可彼此共面或實質上彼此共面。「實質上」或「大致」意謂考量由製造過程引起的容差/誤差/變化以定義各自的關係。由於半導體晶片120的連接墊122可在鈍化層123的下表面上方，所以與半導體晶片120的連接墊122直接接觸的通孔143的厚度可大於與配線圖案192直接接觸的通孔143的厚度。通孔143中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔的壁面形成。另外，通孔143中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護連接構件140不受外部物理或化學衝擊。鈍化層150可具有開口，以暴露連接構件140的重佈線層142 的至少部分。在鈍化層150中形成的開口之數量可為數十至數千個。鈍化層150可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層150可以味之素構成膜(ABF)形成，但不以此為限。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善扇出型半導體封裝模組100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口所暴露的連接構件140的重佈線層142。可藉由習知金屬化方法，使用習知導電材料(例如金屬)以在鈍化層150的開口中形成凸塊下金屬層160，但不以此為限。
電性連接結構170可另外配置以從外部物理連接或電性連接扇出型半導體封裝模組100A。舉例而言，扇出型半導體封裝模組100A可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，及電性連接結構170中的每一者的材料不限於此。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，及電性連接結構170不限於此。電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者 根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數百萬的數量，亦或可設置為數十至數百萬或更多的數量或是數十至數百萬或更少的數量。
電性連接結構170中至少一者可配置在扇出區域中。所述扇出區域指半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
必要時，根據例示性實施例的扇出型半導體封裝模組100A的外表面可被金屬層135覆蓋。金屬層135可藉由使用濺鍍的鍍覆製程形成。金屬層135可包括諸如銅(Cu)的金屬。藉由引入金屬層135可改善電磁干擾(EMI)阻斷及散熱效果。
圖11A至圖11C為說明製造圖9的扇出型半導體封裝模組的製程的實例的示意圖。
參照圖11A，可首先製備配線構件190。配線構件190可使用包括支撐層201及形成在支撐層201的至少一個表面上的金屬箔202的載體基板200形成。例如，配線構件190可藉由以下步驟來形成：藉由使用載體基板200的金屬箔202作為晶種層的鍍覆製程形成配線圖案192，在金屬箔202上形成絕緣層191以覆蓋配線圖案192，形成暴露在絕緣層191中的配線圖案192的至少 部分的開口，以及在開口中形成低熔點金屬193。同時，低熔點金屬193可從絕緣層191的上表面向上突出。同時，支撐層201可為預浸體，並且金屬箔202可為多個線圈箔(coil foils)。然而，支撐層201及金屬箔202不限於此。接著，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E中的每一者可在配線構件190上進行表面安裝。被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可以各個電極接墊藉由焊料接合等連接至低熔點金屬193的方式進行安裝。接著，可藉由對預浸體、味之素構成膜(ABF)等進行層壓而形成第一包封體131。可使用彼此相同或不同的材料131a及131b來形成第一包封體131。接著，可移除支撐層201。在這種情況下，當金屬箔202包括多層時，可藉由分離金屬箔202來移除支撐層201。
接著，參照圖11B，剩餘的金屬箔202可藉由蝕刻等移除。接著，可形成貫穿第一包封體131及配線構件190的貫穿孔110H。可使用雷射鑽孔、機械鑽孔等形成貫穿孔110H。在某些情況下，也可使用噴沙或化學方法。接著，可將黏合膜211貼附在配線構件190的下表面上，並且半導體晶片120可在經由貫穿孔110H暴露的黏合膜211上以面朝下形式形成。黏合膜211可為包括環氧樹脂的已知膠帶。
接著，參照圖11C，可形成第二包封體132。第二包封體132也可藉由對預浸體或味之素構成膜(ABF)進行層壓然後硬化 來形成。接著，可移除黏合膜211，並且連接構件140可形成在配線構件190的已移除黏合膜211的下表面及半導體晶片120的主動面上。連接構件140可藉由以下方式形成：藉由層壓或施加感光成像介電樹脂而形成絕緣層141，藉由微影法形成用於通孔143的孔洞，然後藉由已知的鍍覆方法(如電鍍、無電電鍍等)形成重佈線層142及通孔143。第一層的通孔143可與配線構件190的配線圖案192的下表面及半導體晶片120的連接墊122的下表面物理接觸。也就是說，第一重佈線層142可經由第一層的通孔143電性連接至配線圖案192及連接墊122，所述第一層的通孔143與配線圖案192的暴露的下表面及連接墊122的下表面物理接觸。接著，鈍化層150可藉由已知的層壓方法或施加方法形成，凸塊下金屬層160可藉由已知的金屬化方法形成，並且電性連接結構170可藉由已知的方法形成。必要時，當金屬層135被鍍覆時，可製造根據上述例示性實施例的扇出型半導體封裝模組100A。
圖12為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝模組的剖線II-II’所截取的平面示意圖。
參照圖12及圖13，在根據本揭露的例示性實施例的扇出型半導體封裝模組100B中，上述結構可進一步包括具有第一貫穿孔110HA、第二貫穿孔110HB、第三貫穿孔110HC、第四貫穿孔110HD、第五貫穿孔110HE及第六貫穿孔110HF的核心構件110。 半導體晶片120可配置於第一貫穿孔110HA中。第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E可分別配置於第二貫穿孔110HB、第三貫穿孔110HC、第四貫穿孔110HD、第五貫穿孔110HE及第六貫穿孔110HF中。第一包封體131可包封核心構件110的至少部分以及第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E中的每一者的至少部分，並填充第二貫穿孔110HB、第三貫穿孔110HC、第四貫穿孔110HD、第五貫穿孔110HE及第六貫穿孔110HF中的每一者的至少部分。第二包封體132可包封半導體晶片120的至少部分，並填充第一貫穿孔110HA的至少部分。另外，扇出型半導體封裝模組100B可進一步包括金屬層181、背側金屬層182及用於阻斷電磁波及散熱的背側通孔183。另外，扇出型半導體封裝模組100B可進一步包括：電路構件140g，配置於支撐半導體晶片120的連接構件140與第一被動組件125A、第二被動組件125B、第三被動組件125C、第四被動組件125D及第五被動組件125E之間，以及配置於半導體晶片120與連接構件140之間，且電路構件140g將連接墊122及配線圖案192電性連接至重佈線層142。
核心構件110可視特定材料而改良扇出型半導體封裝模組100B的剛性，且用於確保第一包封體131及第二包封體132的厚度均勻性。核心構件110可具有多個貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔 110HF。所述多個貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF可彼此物理性地間隔開。半導體晶片120及被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可分別配置於所述多個貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF中。半導體晶片120及被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可分別以預定距離與貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF的壁面分隔開來，且可分別被貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF的壁面環繞。然而，必要時，可進行修改。第一貫穿孔110HA也可貫穿第一包封體131及配線構件190以及核心構件110。
核心構件110可包括絕緣層111。絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。
電路構件140g可用於在形成連接構件140之前對被動組 件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E以及半導體晶片120的連接墊進行主要重佈線。電路構件140g可包括絕緣層141g、電路圖案142g及通孔143g。絕緣層141g可由味之素構成膜(ABF)形成。在這種情況下，電路圖案142g的厚度可大於連接構件140的重佈線層142的厚度。通孔143g可將連接墊122、配線圖案192、金屬層181等電性連接至電路圖案142g。使用焊料凸塊等的表面安裝型為嵌入型的被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可經由低熔點金屬193及配線圖案192連接至電路構件140g的通孔143g。在這種情況下，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的端子或外部電極可經由凸塊、低熔點金屬193及配線圖案192連接至電路構件140g的通孔143g。配線圖案192的下表面及配線構件190的絕緣層191及半導體晶片120的鈍化層123的下表面可彼此共面或實質上彼此共面。由於半導體晶片120的連接墊122可在鈍化層123的下表面上方，所以與半導體晶片120的連接墊122直接接觸的通孔143g的厚度可大於與配線圖案192直接接觸的通孔143g的厚度。電路圖案142g及通孔143g中的每一者可包括諸如銅(Cu)等的上述導電材料，並且可藉由鍍覆形成。電路圖案142g可經由通孔143g連接至金屬層181，以改善電磁干擾阻斷及散熱效果。
金屬層181可在貫穿孔110HB，貫穿孔110HC，貫穿孔110HD，貫穿孔110HE及貫穿孔110HF中的每一者的壁面上形成 為板狀，並且可圍繞被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E。金屬層181可以板狀延伸到核心構件110的上表面及下表面。背側金屬層182可在第二包封體132上形成為板狀以阻斷扇出型半導體封裝模組100B的上部。因此，可顯著改善電磁干擾阻斷及散熱效果。背側通孔183可貫穿第一包封體131及第二包封體132的至少部分，以將金屬層181及背側金屬層182彼此連接。金屬層181、背側金屬層182及通孔183可包括諸如銅(Cu)等的導電材料，並且可藉由已知的鍍覆方法等形成。必要時，金屬層181及背側金屬層182可作為連接構件140的重佈線層142的接地連接，從而用作為接地。用於排出水分、氣體等的排氣孔可形成在背側金屬層182中。為此，背側金屬層182亦可具有網狀形式。必要時，可沿著連接構件140中的連接構件140的邊緣形成具有堆疊通孔形式的阻斷結構(由附圖標號195表示)。在這種情況下，可實施用於連接構件140的重佈線層142的電磁干擾阻斷。阻斷結構195可經由電路構件140g的電路圖案142g及通孔143g連接至金屬層181及背側金屬層182，並且亦可連接至連接構件140的重佈線層142的接地。
可不在其中配置有半導體晶片120的貫穿孔110HA的壁上進行金屬層鍍覆。也就是說，貫穿孔110HA的壁可與第二包封體132物理接觸。這可藉由以下方式實施：首先形成貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF，執行鍍覆以形成金屬層181，將被動組件125A、被動組 件125B、被動組件125C、被動組件125D及被動組件125E分別配置於貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF中，在沒有缺陷的情況下形成貫穿孔110HA，然後將半導體晶片120配置於貫穿孔110HA中。或者，這可藉由以下方式實施：形成貫穿孔110HA、貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF，在貫穿孔110HA被乾膜等封閉的狀態下執行鍍覆以形成金屬層181，將被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E分別配置於貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF中，在沒有缺陷的情況下打開貫穿孔110HA，然後將半導體晶片120配置於貫穿孔110HA中。這也可藉由各種其他方法來實施。當分開執行被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E的安裝及包封製程以及半導體晶片120的安裝及包封製程時，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E與半導體晶片120間的安裝良率，異物影響等可顯著減小。尤其，可在安裝被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E之後，藉由精密製程將相對昂貴的半導體晶片120僅安裝在單獨的良好單元中，從而可改善良率。
其他配置的說明與上述重複，因此省略。
圖14A至圖14C為說明製造圖12的扇出型半導體封裝模 組的製程的實例的示意圖。
參照圖14A，可使用載體基板200來製備配線構件190。接著，被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E中的每一者可在配線構件190上進行表面安裝。另外，具有貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF並且其中形成有金屬層181的核心構件110可配置於載體基板200上。被動組件125A、被動組件125B、被動組件125C、被動組件125D及被動組件125E可分別配置於貫穿孔110HB、貫穿孔110HC、貫穿孔110HD、貫穿孔110HE及貫穿孔110HF中。另外，第一包封體131可使用彼此相同或不同的多種材料131a及131b形成。接著，可移除支撐層201。
接著，參照圖14B，剩餘的金屬箔202可藉由蝕刻等移除。接著，可形成貫穿核心構件110、第一包封體131及配線構件190的貫穿孔110H。接著，可將黏合膜211貼附在配線構件190的下表面上，並且半導體晶片120可在經由貫穿孔110H暴露的黏合膜211上以面朝下形式形成。
接著，參照圖14C，可形成第二包封體132。接著，可移除黏合膜211，並且電路構件140g可形成在配線構件190的移除了黏合膜211的下表面及半導體晶片120的主動面上。電路構件140g可藉由以下方式形成：藉由層壓味之素構成膜(ABF)形成絕緣層141g，藉由雷射鑽孔及/或機械鑽孔形成通孔孔洞，然後藉由鍍覆形成通孔143g及電路圖案142g。接著，可在電路構件140g 上形成連接構件140。另外，金屬層181、背側金屬層182及通孔183可藉由鍍覆製程形成。接著，當形成鈍化層150及電性連接結構170時，可製造根據上述另一例示性實施例的扇出型半導體封裝模組100B。
其他配置的說明與上述重複，因此省略。
圖15為說明圖9或圖12的扇出型半導體封裝模組中使用的面板的一實例的剖面示意圖。
參照圖15，根據例示性實施例的扇出型半導體模組100A或扇出型半導體模組100B可使用具有大尺寸的面板500來製造。面板500的尺寸可為一般晶圓的尺寸的兩倍到四倍或更多倍。因此，可藉由執行一次製程來製造更多數量的扇出型半導體封裝模組100A或扇出型半導體封裝模組100B。也就是說，生產力可顯著提高。尤其，隨著個別扇出型半導體封裝模組100A或扇出型半導體封裝模組100B的尺寸變大，與使用晶圓的情況相比，相對生產率可變高。在藉由使用面板500執行一次製程來同時製造多個扇出型半導體封裝模組100A或扇出型半導體封裝模組100B之後，可藉由已知的切割製程(例如切片製程等)切割所述多個扇出型半導體封裝模組100A或扇出型半導體封裝模組100B來獲得個別扇出型半導體封裝模組100A或扇出型半導體封裝模組100B。
圖16為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖16，根據另一例示性實施例的扇出型半導體封裝 模組100C可與根據上述例示性實施例的扇出型半導體封裝模組100A實質上相同，除了第二包封體132不覆蓋第一包封體131之外。這種形式可藉由使用液相材料以UF噴射(UF jetting)方式形成第二包封體132來實施。第一包封體131及第二包封體132的上表面可實質上彼此共面。也就是說，第一包封體131及第二包封體132的上表面可配置於相同的水平高度上。相同的水平高度是包括細微差異的概念。也就是說，相同水平高度意謂水平高度彼此實質上相同。在此情況下，扇出型半導體封裝模組100C的厚度可顯著減少。其他配置及製造方法的說明與上述重複，因此省略。
圖17為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖17，根據另一例示性實施例的扇出型半導體封裝模組100D可與根據上述另一例示性實施例的扇出型半導體封裝模組100B實質上相同，除了第二包封體132不覆蓋第一包封體131之外。類似地，這種形式可藉由使用液相材料以UF噴射(UF jetting)方式形成第二包封體132來實施。在這種情況下，第一包封體131及第二包封體132的上表面可實質上彼此共面。也就是說，第一包封體131及第二包封體132的上表面可配置於相同的水平高度上。同時，背側通孔183不貫穿第二包封體132，而可僅貫穿第一包封體131的至少部分。其他配置及製造方法的說明與上述重複，因此省略。
圖18為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖18，根據另一例示性實施例的扇出型半導體封裝模組100E可與根據上述另一例示性實施例的扇出型半導體封裝模組100B實質上相同，除了核心構件110包括：第一絕緣層111a；第一配線層112a，嵌入於第一絕緣層111a中以使其下表面暴露；第二配線層112b，配置於第一絕緣層111a的另一個表面上，所述另一個表面相對於有第一配線層112a嵌入的第一絕緣層111a的一個表面；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可經由配線構件190、電路構件140g及連接構件140電性連接至連接墊122。分別來說，第一配線層112a及第二配線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二配線層112b及第三配線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性連接。原因在於第一配線層112a可凹陷於第一絕緣層111a中。也就是說，第一配線層112a可於第一絕緣層111a中凹陷，使得可在第一絕緣層111a的下表面與第一配線層112a的下表面間具有台階。核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142的厚度。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b 中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布，或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b及配線層112c可視其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊(wire pad)、電性連接結構接墊等。
通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b及配線層112c彼此電性連接，從而在核心構件110中形成電性通路。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填 充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可作為終止元件(stopper)，因此，讓第一通孔113a中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在這種情況下，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可作為終止元件，因此，讓第二通孔113b中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在這種情況下，第二通孔113b可與第三配線層112c的接墊圖案整合。
同時，根據另一例示性實施例的扇出型半導體封裝模組100E的核心構件110亦可應用於根據另一例示性實施例的扇出型半導體封裝模組100D。其他配置及製造方法的說明與上述重複，因此省略。
圖19為說明扇出型半導體封裝模組的另一實例的剖視示意圖。
參照圖19，根據本揭露中的另一例示性實施例的扇出型半導體封裝模組100F可與根據另一例示性實施例的扇出型半導體封裝模組100B實質上相同，除了核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a 上並覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上並覆蓋第二配線層112b；及第四配線層112d，配置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由配線構件190、電路構件140g及連接構件140電性連接至連接墊122。由於核心構件110可包括大量的配線層112a、配線層112b、配線層112c及配線層112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可分別經由貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的配線層112c及配線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電(PID)膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一 通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142的厚度。
同時，根據另一例示性實施例的扇出型半導體封裝模組100F的核心構件110亦可應用於根據另一例示性實施例的扇出型半導體封裝模組100D。其他配置及製造方法的說明與上述重複，因此省略。
圖20為說明在根據本揭露的扇出型半導體封裝模組用於電子裝置中的情況下的一個效果的平面示意圖。
參照圖20，近來，隨著行動裝置1100A及行動裝置1100B的顯示器尺寸的增加，對於電池容量增加的需求也隨之增加。隨著電池容量的增加，行動裝置中的電池1180佔用的面積增加，因此需要減小母板1160的尺寸。因此，組件安裝面積減少，使得包括PMIC及被動組件的模組1150可佔用的面積不斷減少。然而，當使用根據本揭露的扇出型半導體封裝模組100A、扇出型半導體封裝模組100B、扇出型半導體封裝模組100C、扇出型半導體封裝模組100D及扇出型半導體封裝模組100E或扇出型半導體封裝模組100F時，模組1150的尺寸可顯著減少，並且如上所述的減少的面積可因此得到有效利用。
如上所述，根據本揭露中的例示性實施例，可提供一種扇出型半導體封裝模組，其中半導體晶片及多個被動組件的安裝 面積可顯著減小，所述半導體晶片及所述多個被動組件之間的電性通路可明顯減小，可解決良率問題，可解決安裝所述被動組件時出現的問題，並且可藉由鍍覆而容易地實施電磁干擾阻斷及散熱效果。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。

Claims (20)

  1. 一種扇出型半導體封裝模組，包括：結構，所述結構包括：包括有配線圖案的配線構件、配置於所述配線構件上並電性連接至所述配線圖案的一或多個第一被動組件以及包封所述一或多個第一被動組件中的每一者的至少部分的第一包封體，並且所述結構具有貫穿所述配線構件及所述第一包封體的第一貫穿孔；半導體晶片，配置於所述結構的所述第一貫穿孔中並且具有於其上配置有連接墊的主動面以及與所述主動面相對的非主動面；第二包封體，包封所述半導體晶片的至少部分並填充所述第一貫穿孔的至少部分；以及連接構件，配置於所述結構及所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊及所述配線圖案的重佈線層，其中至少部分的所述第一包封體與至少部分的所述第二包封體接觸。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述一或多個第一被動組件經由低熔點金屬電性連接至所述配線構件的所述配線圖案。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述低熔點金屬包括錫(Sn)。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝模組，其中所述配線構件包括絕緣層，所述配線圖案嵌入於所述絕緣層中並且所述配線圖案的下表面被所述絕緣層暴露，以及所述低熔點金屬配置於所述配線圖案上並至少局部被所述絕緣層覆蓋。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝模組，其中所述重佈線層經由所述連接構件的通孔電性連接至所述配線圖案及所述連接墊，所述連接構件的所述通孔與所述配線圖案的被暴露的下表面及所述連接墊的下表面物理接觸。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝模組，其中與所述配線圖案的被暴露的下表面物理接觸的所述連接構件的所述通孔的厚度小於與所述連接墊的下表面物理接觸的所述連接構件的所述通孔的厚度。
  7. 如申請專利範圍第4項所述的扇出型半導體封裝模組，其中所述絕緣層的下表面與所述半導體晶片的鈍化層的下表面配置於大致相同的水平高度上。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述結構進一步包括配置於所述配線構件上且具有所述第一貫穿孔及與所述第一貫穿孔間隔開的第二貫穿孔的核心構件，所述一或多個第一被動組件配置於所述第二貫穿孔中，以及所述第一包封體填充所述第二貫穿孔的至少部分。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝模組，進一步包括配置於所述第二貫穿孔的壁面上的金屬層。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝模組，其中所述金屬層延伸至所述核心構件的上表面及下表面。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝模組，進一步包括：背側金屬層，配置於所述第一包封體及所述第二包封體中的至少一者上；及背側通孔，貫穿所述第一包封體及所述第二包封體中的至少一者的至少部分並將所述金屬層及所述背側金屬層彼此連接。
  12. 如申請專利範圍第8項所述的扇出型半導體封裝模組，其中所述核心構件進一步包括與所述第一貫穿孔及所述第二貫穿孔間隔開的第三貫穿孔，所述結構進一步包括配置於所述配線構件上的所述第三貫穿孔中的一或多個第二被動組件，及所述第一包封體包封所述第二被動組件的至少部分並填充所述第三貫穿孔的至少部分。
  13. 如申請專利範圍第8項所述的扇出型半導體封裝模組，進一步包括配置於所述配線構件與所述連接構件之間以及所述半導體晶片與所述連接構件之間的電路構件，並且所述電路構件將所述連接墊與所述配線圖案電性連接至所述重佈線層。
  14. 如申請專利範圍第8項所述的扇出型半導體封裝模組，其中所述核心構件包括：第一絕緣層；第一配線層，嵌入於所述第一絕緣層中以使所述第一配線層的一個表面暴露；第二配線層，配置於所述第一絕緣層的另一個表面上，所述另一個表面相對於有所述第一配線層嵌入的所述第一絕緣層的一個表面；第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第二配線層；以及第三配線層，配置於所述第二絕緣層上，且所述第一配線層、所述第二配線層及所述第三配線層電性連接至所述配線圖案。
  15. 如申請專利範圍第8項所述的扇出型半導體封裝模組，其中所述核心構件包括：第一絕緣層；第一配線層及第二配線層，分別配置於所述第一絕緣層的相對表面上；第二絕緣層，配置於所述第一絕緣層上並覆蓋所述第一配線層；第三配線層，配置於所述第二絕緣層上；第三絕緣層，配置於所述第一絕緣層上並覆蓋所述第二配線層；及第四配線層，配置於所述第三絕緣層上，且所述第一配線層、所述第二配線層、所述第三配線層及所述第四配線層電性連接至所述配線圖案。
  16. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第二包封體覆蓋所述第一包封體的上表面。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一包封體的上表面與所述第二包封體的上表面配置於大致相同的水平高度上。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述半導體晶片包括電源管理積體電路，且所述一或多個第一被動組件包括電容器。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝模組，其中所述第一貫穿孔的壁面與所述第二包封體物理接觸。
  20. 一種扇出型半導體封裝模組，包括：支撐構件，包括絕緣層、配置於所述絕緣層上的導電層以及貫穿所述絕緣層並電性連接至所述導電層的第一通孔及第二通孔；及被動組件及半導體晶片，配置於所述支撐構件上並分別被第一包封體及第二包封體包封，其中所述被動組件至少經由配置於所述支撐構件的所述第一通孔與所述被動組件之間的焊料凸塊電性連接至所述支撐構件的所述第一通孔，所述半導體晶片的連接墊與所述支撐構件的所述第二通孔直接接觸，且所述半導體晶片及所述被動組件具有不同厚度。
TW107112424A 2017-10-31 2018-04-11 扇出型半導體封裝模組 TWI670811B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2017-0143840 2017-10-31
KR1020170143840A KR101982056B1 (ko) 2017-10-31 2017-10-31 팬-아웃 반도체 패키지 모듈

Publications (2)

Publication Number Publication Date
TW201919164A TW201919164A (zh) 2019-05-16
TWI670811B true TWI670811B (zh) 2019-09-01

Family

ID=66243208

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107112424A TWI670811B (zh) 2017-10-31 2018-04-11 扇出型半導體封裝模組

Country Status (4)

Country Link
US (1) US10403562B2 (zh)
KR (1) KR101982056B1 (zh)
CN (1) CN109727930B (zh)
TW (1) TWI670811B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109119752B (zh) * 2018-08-13 2022-03-04 瑞声科技(新加坡)有限公司 天线系统及移动终端
KR102527569B1 (ko) * 2018-10-16 2023-05-03 에스케이하이닉스 주식회사 재배선층 구조를 포함하는 반도체 장치 및 제조 방법
KR102386469B1 (ko) * 2019-05-22 2022-04-15 한국전자기술연구원 수동소자가 내장된 반도체 패키지 및 그 제조방법
US11139268B2 (en) * 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
TWI744678B (zh) * 2019-08-21 2021-11-01 友達光電股份有限公司 電子裝置及其製作方法
CN111341753A (zh) * 2020-02-26 2020-06-26 通富微电子股份有限公司 一种埋入式封装器件
US11621218B1 (en) * 2021-04-30 2023-04-04 Dialog Semiconductor (Uk) Limited Single side modular 3D stack up SiP with mold cavity
US11985804B2 (en) * 2021-07-22 2024-05-14 Qualcomm Incorporated Package comprising a block device with a shield and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1267086A (zh) * 1999-03-12 2000-09-20 晶扬科技股份有限公司 电子封装方法
CN102969252A (zh) * 2011-08-31 2013-03-13 飞思卡尔半导体公司 利用具有附接的信号管道的引线框架的具有包封前穿通通孔形成的半导体装置封装
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
CN105529324A (zh) * 2014-10-21 2016-04-27 三星电子株式会社 系统级封装模块及具有系统级封装的移动计算装置
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09130009A (ja) * 1995-10-27 1997-05-16 Mitsubishi Electric Corp 混成集積回路装置とその製造方法
US6546620B1 (en) * 2000-06-29 2003-04-15 Amkor Technology, Inc. Flip chip integrated circuit and passive chip component package fabrication method
TW503538B (en) * 2000-12-30 2002-09-21 Siliconware Precision Industries Co Ltd BGA semiconductor package piece with vertically integrated passive elements
US7180169B2 (en) * 2003-08-28 2007-02-20 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for manufacturing the same
JP4494175B2 (ja) * 2004-11-30 2010-06-30 新光電気工業株式会社 半導体装置
US8009436B2 (en) * 2005-04-28 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with channel
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
WO2009057654A1 (ja) 2007-11-01 2009-05-07 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
US8659154B2 (en) * 2008-03-14 2014-02-25 Infineon Technologies Ag Semiconductor device including adhesive covered element
KR101193416B1 (ko) * 2008-05-09 2012-10-24 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 3차원 실장 반도체 장치 및 그의 제조 방법
JP5711472B2 (ja) * 2010-06-09 2015-04-30 新光電気工業株式会社 配線基板及びその製造方法並びに半導体装置
KR101190920B1 (ko) * 2010-10-18 2012-10-12 하나 마이크론(주) 적층 반도체 패키지 및 그 제조 방법
CN103299417B (zh) * 2011-01-12 2016-10-19 株式会社村田制作所 树脂密封型模块
JP6149487B2 (ja) * 2012-11-09 2017-06-21 日亜化学工業株式会社 発光装置の製造方法および発光装置
US9419156B2 (en) * 2013-08-30 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method for integration of heterogeneous integrated circuits
US9653415B2 (en) 2015-02-18 2017-05-16 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and method of making the same
US10163687B2 (en) * 2015-05-22 2018-12-25 Qualcomm Incorporated System, apparatus, and method for embedding a 3D component with an interconnect structure
CN207800582U (zh) * 2015-06-19 2018-08-31 株式会社村田制作所 模块
TWI620296B (zh) * 2015-08-14 2018-04-01 矽品精密工業股份有限公司 電子封裝件及其製法
CN106816431B (zh) * 2015-11-30 2019-08-30 讯芯电子科技（中山）有限公司 一种电磁屏蔽封装结构及其制造方法
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
US10403609B2 (en) * 2015-12-21 2019-09-03 Intel IP Corporation System-in-package devices and methods for forming system-in-package devices
US10373884B2 (en) * 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
KR20170112363A (ko) 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
SG10201604384YA (en) * 2016-05-31 2017-12-28 Delta Electronics Int'l (Singapore) Pte Ltd Embedded package structure
US9859232B1 (en) * 2016-11-04 2018-01-02 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10143084B2 (en) * 2016-12-15 2018-11-27 Nxp Usa, Inc. Plated opening with vent path
US10319684B2 (en) * 2017-04-11 2019-06-11 STATS ChipPAC Pte. Ltd. Dummy conductive structures for EMI shielding

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1267086A (zh) * 1999-03-12 2000-09-20 晶扬科技股份有限公司 电子封装方法
CN102969252A (zh) * 2011-08-31 2013-03-13 飞思卡尔半导体公司 利用具有附接的信号管道的引线框架的具有包封前穿通通孔形成的半导体装置封装
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
CN105529324A (zh) * 2014-10-21 2016-04-27 三星电子株式会社 系统级封装模块及具有系统级封装的移动计算装置

Also Published As

Publication number Publication date
US10403562B2 (en) 2019-09-03
CN109727930A (zh) 2019-05-07
KR101982056B1 (ko) 2019-05-24
CN109727930B (zh) 2023-04-07
US20190131212A1 (en) 2019-05-02
KR20190048684A (ko) 2019-05-09
TW201919164A (zh) 2019-05-16

Similar Documents

Publication Publication Date Title
US10347585B2 (en) Fan-out semiconductor package
TWI651821B (zh) 扇出型半導體封裝
TWI670811B (zh) 扇出型半導體封裝模組
TWI694576B (zh) 扇出型半導體封裝
TWI670817B (zh) 扇出型半導體封裝模組
TWI651818B (zh) 扇出型半導體封裝
US11043441B2 (en) Fan-out semiconductor package
TWI667744B (zh) 扇出型半導體封裝模組
TWI772617B (zh) 扇出型半導體封裝
TW201904002A (zh) 扇出型半導體裝置
TWI771586B (zh) 半導體封裝
TWI818088B (zh) 半導體封裝
TWI679738B (zh) 扇出型半導體封裝
US11158616B2 (en) Semiconductor package with first and second encapsulants
TW201929106A (zh) 扇出型半導體封裝以及包含該封裝的封裝堆疊
TWI683406B (zh) 扇出型半導體封裝
TWI712127B (zh) 扇出型半導體封裝
TWI658560B (zh) 扇出型半導體封裝
TW201939690A (zh) 扇出型半導體封裝模組
US20190371737A1 (en) Electromagnetic interference shielding structure and semiconductor package including the same
TWI670812B (zh) 扇出型半導體封裝
TW201929107A (zh) 半導體封裝及堆疊型被動組件模組
TWI685934B (zh) 扇出型半導體封裝
TW201929158A (zh) 扇出型半導體封裝
US10672714B2 (en) Fan-out semiconductor package