JP4494175B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4494175B2
JP4494175B2 JP2004346848A JP2004346848A JP4494175B2 JP 4494175 B2 JP4494175 B2 JP 4494175B2 JP 2004346848 A JP2004346848 A JP 2004346848A JP 2004346848 A JP2004346848 A JP 2004346848A JP 4494175 B2 JP4494175 B2 JP 4494175B2
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
ground terminal
shield member
base material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004346848A
Other languages
English (en)
Other versions
JP2006156798A (ja
Inventor
篤典 加治木
浩幸 高津
崇 坪田
学雄 山西
貞和 赤池
明宣 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2004346848A priority Critical patent/JP4494175B2/ja
Priority to TW094135334A priority patent/TW200620618A/zh
Priority to US11/251,347 priority patent/US20060113642A1/en
Priority to KR1020050098054A priority patent/KR20060060550A/ko
Publication of JP2006156798A publication Critical patent/JP2006156798A/ja
Application granted granted Critical
Publication of JP4494175B2 publication Critical patent/JP4494175B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H01L2924/16153—Cap enclosing a plurality of side-by-side cavities [e.g. E-shaped cap]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10371—Shields or metal cases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

本発明は、半導体装置に係り、特に複数の電子部品を電磁波から保護するシールド部材を備えた半導体装置に関する。
従来の半導体装置には、基板上に実装された複数の電子部品を電磁波から保護するシールドケースを備えたものがある。図１及び図２は、シールドケースを備えた従来の半導体装置の断面図である。なお、図２において、図１と同一構成部分には同一の符号を付す。また、図１及び図２において、Ｈ１はポッティング樹脂３５の高さ（以下、「高さＨ１」とする）、Ｈ２は半導体装置１０の高さ（以下、「高さＨ２」とする）、Ｈ３は半導体装置４０の高さ（以下、「高さＨ３」とする）、Ｃはポッティング樹脂３５とシールドケース３６との間の隙間（以下、「隙間Ｃ」とする）をそれぞれ示している。
図１に示すように、半導体装置１０は、大略すると、基板１１と、電子部品である個別部品２６及び半導体チップ３１と、シールドケース３６とを有した構成とされている。基板１１は、大略すると基材１２と、貫通ビア１３と、接続部１４，１５と、グラウンド端子１６と、絶縁層１７と、配線２１と、ソルダーレジスト２３と、はんだボール２５とを有した構成とされている。貫通ビア１３は、基材１２を貫通するよう配設されている。貫通ビア１３は、接続部１４，１５と配線２１との間を電気的に接続するためのものである。
接続部１４，１５は、基材１２の上面に設けられており、貫通ビア１３と電気的に接続されている。接続部１４は、金ワイヤ３４を介して半導体チップ３１と電気的に接続されるものである。接続部１５は、個別部品２６と電気的に接続されるものである。グラウンド端子１６は、個別部品２６及び半導体チップ３１が設けられた領域よりも外側に位置する基材１２に設けられている。グラウンド端子１６は、グラウンド電位とされた導体である。絶縁層１７は、接続部１４，１５間を隔てるように基材１２に形成されている。
配線２１は、はんだボール２５が接続される接続パッド２２を有した構成とされている。配線２１は、基材１２の下面に貫通ビア１３と接続されるよう設けられている。ソルダーレジスト２３は、接続パッド２２を露出すると共に、接続パッド２２以外の配線２１を覆うよう基材１２の下面側に設けられている。はんだボール２５は、接続パッド２２と接続されている。はんだボール２５は、半導体装置１０をマザーボード等の他の基板に接続するための外部接続端子である。
個別部品２６は、トランジスタ、ダイオード、抵抗、コンデンサ等の基本となる電気的素子であり、１つの機能が１つの部品となっているものである。個別部品２６は、はんだペースト２７により接続部１５と電気的に接続されている。
半導体チップ３１は、半導体チップ本体３２と、電極パッド３３とを有した構成とされている。半導体チップ本体３２は、接着剤２４により基材１２に接着されている。半導体チップ３１は、電極パッド３３と接続部１４との間を接続する金ワイヤ３４により基板１１と電気的に接続されている。つまり、半導体チップ３１は、基板１１に対してベアチップ実装されている。ベアチップ実装された領域には、金ワイヤ３４を保護するためのポッティング樹脂３５（ポッティング法により形成された樹脂）が半導体チップ３１を覆うように形成されている（例えば、特許文献１参照）。
シールドケース３６は、はんだペースト３７を介してグラウンド端子１６と接続されると共に、個別部品２６及び半導体チップ３１を覆うよう配設されている。このようなシールドケース３６を半導体装置１０に設けることで、電磁波から個別部品２６及び半導体チップ３１を保護することができる。
また、図２に示すように、グラウンド端子４２を基材４１の側面に設けて、はんだペースト３７によりグラウンド端子４２とシールドケース４４とを接続する構成とされた半導体装置４０がある。
特開２００１−２６７６２８号公報
しかしながら、ポッティング樹脂３５は、ポッティング法により形成されるため、ポッティング樹脂３５の高さＨ１の制御が難しいという問題や、半導体装置１０，４０の生産性が低下するという問題があった。また、ポッティング樹脂３５の凸形状がシールドケースに転写されることを防止するため、ポッティング樹脂３５とシールドケース３６，４４との間に隙間Ｃを設ける必要があり、これにより、半導体装置１０，４０の高さＨ２，Ｈ３が大きくなってしまうという問題があった。
さらに、半導体装置１０では、個別部品２６及び半導体チップ３１が配設された領域よりも外側の基材１２にグラウンド端子１６が設けられているため、基板１１の面積が大きくなり、半導体装置１０を小型化できないという問題があった。一方、半導体装置４０の場合には、基材４１の側面に設けられたグラウンド端子４２にシールドケース４４が接続されるため、半導体装置の大きさ（基材４１の面方向の大きさ）が基材４１よりも大きくなってしまうという問題があった。また、手動でグラウンド端子４２とシールドケース４４とをはんだにより接続しなければならず、半導体装置４０の生産性が低下するという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、小型化ができると共に、生産性を向上させることのできる半導体装置を提供することを目的とする。
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
本発明の一観点によれば、基板と、該基板に配設された複数の電子部品と、前記基板に設けられたグラウンド端子と、前記複数の電子部品を覆うトランスファーモールド樹脂と、該トランスファーモールド樹脂を覆うシールド部材と、前記グラウンド端子と前記シールド部材とを接続する導電性接着剤と、を備えた半導体装置であって、前記グラウンド端子は、前記複数の電子部品が配設される基板上の電子部品配設領域よりも内側に設けられ、前記トランスファーモールド樹脂は、前記グラウンド端子が露出されている開口部を有し、前記導電性接着剤は、前記開口部内に充填されているとともに、前記トランスファーモールド樹脂の上面と前記シールド部材との間に設けられ、前記グラウンド端子と前記シールド部材とを電気的に接続していることを特徴とする半導体装置が提供される。
上記発明によれば、複数の電子部品が配設される基板上の電子部品配設領域よりも内側にグラウンド端子を設け、トランスファーモールド樹脂に露出されたグラウンド端子とシールド部材との間を導電性接着剤により電気的に接続することで、半導体装置を小型化することができる。また、トランスファーモールド法で形成されたトランスファーモールド樹脂により複数の電子部品を覆うことで、従来のポッティング法を用いた場合と比較して、半導体装置の生産性を向上させることができる。
また、前記シールド部材は、前記モールド樹脂の上面及び側面を覆うように配置されていてもよい。

また、前記シールド部材を板状としてもよい。
このように、板状のシールド部材をトランスファーモールド樹脂の上面に設けることで、シールド効果を得ることができる。
本発明によれば、小型化ができると共に、生産性を向上させることのできる半導体装置を提供できる。
次に、図面に基づいて本発明の実施例を説明する。
（実施例）
始めに、図３を参照して、本発明の実施例による半導体装置５０の構成について説明する。図３は、本発明の実施例による半導体装置の断面図である。なお、図３において、Ｅは複数の電子部品（本実施例では、個別部品７０及び半導体チップ７５）が配設される基板５１上の電子部品配設領域（以下、「電子部品配設領域Ｅ」とする）、Ｈ４は基材５２の上面５２Ａを基準にした際のトランスファーモールド樹脂８３の高さ（以下、「高さＨ４」とする）、Ｈ５は半導体装置５０の高さ（以下、「高さＨ５」とする）をそれぞれ示している。
半導体装置５０は、大略すると基板５１と、複数の電子部品である複数の個別部品７０及び半導体チップ７５と、トランスファーモールド樹脂８３と、シールド部材８６とを有した構成とされている。基板５１は、大略すると基材５２と、貫通ビア５３と、接続部５４，５５と、グラウンド端子５６と、絶縁層５７と、配線６１と、ソルダーレジスト６３と、はんだボール６５とを有した構成とされている。貫通ビア５３は、基材５２を貫通するように設けられている。貫通ビア５３は、接続部５４，５５と配線６１との間を電気的に接続するためのものである。
接続部５４，５５は、基材５２の上面５２Ａに設けられており、貫通ビア５３と電気的に接続されている。接続部５４は、ワイヤ８１を介して半導体チップ７５と電気的に接続されるものである。接続部５５は、個別部品７０と電気的に接続されるものである。
グラウンド端子５６は、グラウンド電位とされた導体である。グラウンド端子５６は、複数の個別部品７０及び半導体チップ７５が配設される基板５１上の電子部品配設領域Ｅよりも内側に位置する基材５２上に設けられている。このように、グラウンド端子５６を電子部品配設領域Ｅよりも内側に設けることで、基材５２の面積を小さくすることが可能となり、従来の半導体装置１０，４０よりも半導体装置５０を小型化することができる。
また、例えば、半導体チップ７５や個別部品７０を基板５１に実装する際のインデックスマーク（図示せず）やワイヤボンディング用の認識マーク（図示せず）をグラウンド電位とすることで、上記インデックスマークや認識マークをグラウンド端子５６として利用することができる。このように、インデックスマークや認識マークをグラウンド端子５６として流用することで、基材５２上にグラウンド端子５６を配設するための領域を別途設けることなく、電子部品配設領域Ｅよりも内側に位置するようグラウンド端子５６を設けることができる。なお、グラウンド端子５６は、複数設けても良い。また、グラウンド端子５６の大きさは、例えば、０．５ｍｍ□とすることができる。
絶縁層５７は、接続部５４，５５間を隔てるように基材５２の上面５２Ａに設けられている。配線６１は、接続パッド６２を有した構成とされている。接続パッド６２は、はんだボール６５が接続されるものである。配線６１は、基材５２の下面５２Ｂに貫通ビア５３と接続されるよう設けられている。ソルダーレジスト６３は、接続パッド６２を露出すると共に、接続パッド６２以外の配線６１を覆うよう基材５２の下面５２Ｂ側に設けられている。はんだボール６５は、接続パッド６２と接続されている。はんだボール６５は、半導体装置５０をマザーボード等の他の基板に接続するための外部接続端子である。
電子部品である個別部品７０は、電極７１を有した構成とされている。電極７１は、個別部品７０と接続部５５との間を電気的に接続するためのものである。電極７１は、はんだペースト７３により接続部５５と接続されている。個別部品２６は、例えば、トランジスタ、ダイオード、抵抗、コンデンサ等の基本となる電気的素子であり、１つの機能が１つの部品となっているものである（「ディスクリート部品」ともいう。）。
電子部品である半導体チップ７５は、半導体チップ本体７６と、電極パッド７７とを有した構成とされている。電極パッド７７が設けられていない側の半導体チップ本体７６は、接着剤７９により基材５２と接着されている。半導体チップ７５は、電極パッド７７と接続部５４との間を接続する金ワイヤにより基板５１と電気的に接続されている。つまり、半導体チップ７５は、基板５１に対してベアチップ実装されている。
トランスファーモールド樹脂８３は、電子部品配設領域Ｅに配設された半導体チップ７５及び個別部品７０を覆うと共に、グラウンド端子５６を露出させるよう基板５１上に設けられている。トランスファーモールド樹脂８３には、グラウンド端子５６を露出する開口部９３が形成されている。開口部９３の下端の開口径Ｒ１の大きさは、例えば、２５０μｍ〜４００μｍとすることができる。
また、トランスファーモールド樹脂８３の上面８３Ａは平坦な面とされている。このように、トランスファーモールド樹脂８３の上面８３Ａを平坦な面とすることで、シールド部材８６をトランスファーモールド樹脂８３に接着させる際、シールド部材８６をトランスファーモールド樹脂８３に押し当てて接着させることができる。これにより、ポッティング樹脂３５を用いて半導体チップ３１を封止した従来の半導体装置１０，４０の高さＨ２，Ｈ３よりも半導体装置５０の高さＨ５を小さくすることができ、高さ方向において半導体装置５０を小型化することができる。また、他の基板（例えば、マザーボード）に半導体装置５０を実装する際、容易に実装することができる。
なお、トランスファーモールド樹脂８３は、トランスファーモールド法により形成された樹脂である。トランスファーモールド法は、封止したい部材（本実施例の場合は、複数の個別部品７０及び半導体チップ７５が配設された基板５１）を金型成型機にセットして、温度を上げて流動性を持たせたモールド樹脂に圧力をかけて、金型内に流し込んで（圧送）、金型の形に樹脂を成型する方法である。このようなトランスファーモールド法を用いて形成されたトランスファーモールド樹脂８３により、複数の個別部品７０及び半導体チップ７５の封止を行うことで、ポッティング樹脂を用いて封止した場合と比較して、封止工程に要する時間を短縮して、半導体装置５０の生産性を向上させることができる。なお、トランスファーモールド樹脂８３には、例えば、エポキシ系樹脂を用いることができる。
シールド部材８６は、トランスファーモールド樹脂８３の上面８３Ａと側面８３Ｂとを覆う形状とされている。シールド部材８６は、導電性接着剤８４によりトランスファーモールド樹脂８３に接着されている。シールド部材８６の開放側の端部は、基材５２の上面５２Ａに当接されている。導電性接着剤８４は、トランスファーモールド樹脂８３に形成された開口部９３を充填すると共に、トランスファーモールド樹脂８３とシールド部材との間を充填するように設けられている。これにより、グラウンド端子５６とシールド部材８６との間を、導電性接着剤８４により電気的に接続することができる。導電性接着剤８４には、例えば、Ａｇペーストを用いることができる。また、シールド部材８６の材料には、例えば、Ｃｕ−Ｎｉ−Ｚｎ合金を用いることができる。Ｃｕ−Ｎｉ−Ｚｎ合金の混合比は、例えば、Ｃｕを６２ｗｔ％、Ｎｉを１４ｗｔ％、Ｚｎを２４ｗｔ％とすることができる。
以上、説明したように、グラウンド端子５６を複数の個別部品７０及び半導体チップ７５が配設される基板５１上の電子部品配設領域Ｅよりも内側の基材５２上に設け、トランスファーモールド樹脂８３で複数の個別部品７０及び半導体チップ７５を覆うと共に、グラウンド端子５６を露出させ、シールド部材８６とグラウンド端子５６との間を導電性接着剤８４で電気的に接続することにより、従来の半導体装置１０，４０よりも半導体装置５０を小型化することができる。また、複数の個別部品７０及び半導体チップ７５をトランスファーモールド樹脂８３で覆うため、従来のポッティング樹脂を用いた場合と比較して、半導体装置５０の生産性を向上させることができる。なお、開口部９３の形状は、本実施例の形状に限定されない。
図４は、板状のシールド部材を備えた半導体装置の断面図である。なお、図４の半導体装置１００において、図３に示した半導体装置５０と同一構成部分には同一の符号を付す。図４に示した半導体装置１００のように、板状のシールド部材１０１をトランスファーモールド樹脂８３の上面８３Ａに設け、シールド部材１０１とグラウンド端子５６との間を導電性接着剤８４により電気的に接続した場合においても、半導体装置５０と同様な効果を得ることができる。
図５は、本実施例の基板が製造される基材の平面図である。なお、図５において、Ｆは基板５１が形成される領域（以下、「基板形成領域Ｆ」とする）を示している。図５に示すように、基板５１は、複数の基板形成領域Ｆを有した板状の基材５２に形成される。また、同図に示すように、電子部品配設領域Ｅは、基板形成領域Ｆよりも内側に位置している。
次に、図６乃至図１４を参照して、半導体装置５０の製造方法について説明する。図６乃至図１３は、本実施例の半導体装置の製造工程を示した図であり、図１４は、図９に示した構造体を平面視した図である。なお、図６乃至図１４において、図３に示した半導体装置５０と同一構成部分には同一の符号を付す。
始めに、図６に示すように、基材５２に貫通ビア５３を形成し、続いて、基材５２の上面５２Ａの電子部品配設領域Ｅ内に接続部５４，５５とグラウンド端子５６とを一度に形成する。次に、基材５２の下面５２Ｂに、接続パッド６２を備えた配線６１を形成し、その後、基材５２の上面５２Ａに絶縁層５７と、基材５２の下面５２Ｂ側にソルダーレジスト６３とを形成する。
次に、図７に示すように、複数の個別部品７０及び半導体チップ７５を基板５１に接続する。個別部品７０の電極７１は、はんだペースト７３により接続部５５と接続される。半導体チップ７５は、接着剤７９により基材５２の上面５２Ａに接着され、電極パッド７７と接続部５４とがワイヤ８１を介して接続される。
次に、図８に示すように、凸部９１を有した金型９０を、凸部９１がグラウンド端子５６と接触するように基材５２上に配置させ、トランスファーモールド法により、金型９０と基材５２との間にトランスファーモールド樹脂８３を充填する。凸部９１は、トランスファーモールド樹脂８３に開口部９３を形成するためのものである。凸部９１は、グラウンド端子５６と対応するよう金型９０に形成されている。凸部９１の下端部の直径Ｒ２は、例えば、２５０μｍ〜４００μｍとすることができる。
また、基材５２と対向する金型９０の面９０Ａは、平坦な面とされている。その後、図９及び図１４に示すように、金型９０を取り外すことで、電子部品配設領域Ｅに、グラウンド端子５６を露出する開口部９３を有すると共に、上面８３Ａが平坦な面とされたトランスファーモールド樹脂８３が形成される。開口部９３の下端の開口径Ｒ１の大きさは、例えば、２５０μｍ〜４００μｍとすることができる（Ｒ１＝Ｒ２）。
次に、図１０に示すように、導電性接着剤８４を開口部９３に充填すると共に、トランスファーモールド樹脂８３の上面８３Ａに設け、シールド部材８６をトランスファーモールド樹脂８３に押し当てる。これにより、図１１に示すように、シールド部材８６の開放側の端部が基材５２の上面５２Ａに当接されると共に、導電性接着剤８４によりシールド部材８６がトランスファーモールド樹脂８３に接着される。
続いて、図１２に示すように、接続パッド６２にはんだボール６５が配設される。その後、ダイサーにより、個々の半導体装置５０となるように個片化されて、図１３に示すような半導体装置５０が製造される。
以上説明したように、トランスファーモールド法により、複数の基板形成領域Ｆに存在する複数の個別部品７０及び半導体チップ７５を覆うようトランスファーモールド樹脂８３を一括して形成するため、ポッティング法を用いた従来の半導体装置１０，４０と比較して、半導体装置５０の生産性を向上させることができる。
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、本発明は、基材５２に半導体チップをフリップチップ接続した場合にも適用でき、同様な効果を得ることができる。また、導電性接着剤８４は、少なくともグラウンド端子５６とシールド部材８６，１０１との間を電気的に接続するように設けられていれば良い。さらに、はんだボール６５を備えていない半導体装置にも、本発明は適用できる。
本発明によれば、小型化ができると共に、生産性を向上することのできる半導体装置に適用できる。
シールドケースを備えた従来の半導体装置の断面図（その１）である。 シールドケースを備えた従来の半導体装置の断面図（その２）である。 本発明の実施例による半導体装置の断面図である。 板状のシールド部材を備えた半導体装置の断面図である。 本実施例の基板が製造される基材の平面図である。 本実施例の半導体装置の製造工程を示した図（その１）である。 本実施例の半導体装置の製造工程を示した図（その２）である。 本実施例の半導体装置の製造工程を示した図（その３）である。 本実施例の半導体装置の製造工程を示した図（その４）である。 本実施例の半導体装置の製造工程を示した図（その５）である。 本実施例の半導体装置の製造工程を示した図（その６）である。 本実施例の半導体装置の製造工程を示した図（その７）である。 本実施例の半導体装置の製造工程を示した図（その８）である。 図９に示した構造体を平面視した図である。
符号の説明
１０，４０，５０，１００ 半導体装置
１１，５１ 基板
１２，４１，５２ 基材
１３，５３ 貫通ビア
１４，１５，５４，５５ 接続部
１６，４２，５６ グラウンド端子
１７，５７ 絶縁層
２１，６１ 配線
２２，６２ 接続パッド
２３，６３ ソルダーレジスト
２４，７９ 接着剤
２５，６５ はんだボール
２６，７０ 個別部品
２７，３７，７３ はんだペースト
３１，７５ 半導体チップ
３２，７６ 半導体チップ本体
３３，７７ 電極パッド
３４ 金ワイヤ
３５ ポッティング樹脂
３６，４４ シールドケース
５２Ａ，８３Ａ 上面
５２Ｂ 下面
８１ ワイヤ
８３ トランスファーモールド樹脂
８３Ｂ 側面
８４ 導電性接着剤
８６，１０１ シールド部材
９０ 金型
９０Ａ 面
９１ 凸部
９３ 開口部
Ｃ 隙間
Ｅ 電子部品配設領域
Ｆ 基板形成領域
Ｈ１〜Ｈ５ 高さ
Ｒ１ 開口径
Ｒ２ 直径

Claims (3)

  1. 基板と、該基板に配設された複数の電子部品と、前記基板に設けられたグラウンド端子と、前記複数の電子部品を覆うトランスファーモールド樹脂と、該トランスファーモールド樹脂を覆うシールド部材と、前記グラウンド端子と前記シールド部材とを接続する導電性接着剤と、を備えた半導体装置であって、
    前記グラウンド端子は、前記複数の電子部品が配設される基板上の電子部品配設領域よりも内側に設けられ、
    前記トランスファーモールド樹脂は、前記グラウンド端子が露出されている開口部を有し、
    前記導電性接着剤は、前記開口部内に充填されているとともに、前記トランスファーモールド樹脂の上面と前記シールド部材との間に設けられ、前記グラウンド端子と前記シールド部材とを電気的に接続していることを特徴とする半導体装置。
  2. 前記シールド部材は、前記モールド樹脂の上面及び側面を覆うように配置されていることを特徴とする請求項１記載の半導体装置。
  3. 前記シールド部材は、板状であることを特徴とする請求項１または２に記載の半導体装置。
JP2004346848A 2004-11-30 2004-11-30 半導体装置 Expired - Fee Related JP4494175B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004346848A JP4494175B2 (ja) 2004-11-30 2004-11-30 半導体装置
TW094135334A TW200620618A (en) 2004-11-30 2005-10-11 Semiconductor device
US11/251,347 US20060113642A1 (en) 2004-11-30 2005-10-13 Semiconductor device
KR1020050098054A KR20060060550A (ko) 2004-11-30 2005-10-18 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004346848A JP4494175B2 (ja) 2004-11-30 2004-11-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2006156798A JP2006156798A (ja) 2006-06-15
JP4494175B2 true JP4494175B2 (ja) 2010-06-30

Family

ID=36566596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004346848A Expired - Fee Related JP4494175B2 (ja) 2004-11-30 2004-11-30 半導体装置

Country Status (4)

Country Link
US (1) US20060113642A1 (ja)
JP (1) JP4494175B2 (ja)
KR (1) KR20060060550A (ja)
TW (1) TW200620618A (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
WO2010070964A1 (ja) * 2008-12-16 2010-06-24 株式会社村田製作所 回路モジュール及びその管理方法
JP2010225620A (ja) * 2009-03-19 2010-10-07 Panasonic Corp 回路モジュール
JP5250502B2 (ja) * 2009-08-04 2013-07-31 新光電気工業株式会社 半導体装置及びその製造方法
CN101924084B (zh) * 2010-08-18 2012-09-19 日月光半导体制造股份有限公司 半导体封装件与其制造方法
JP6354285B2 (ja) * 2014-04-22 2018-07-11 オムロン株式会社 電子部品を埋設した樹脂構造体およびその製造方法
KR20160040927A (ko) * 2014-10-06 2016-04-15 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10431382B2 (en) * 2015-08-31 2019-10-01 Apple Inc. Printed circuit board assembly having a damping layer
JP2017092170A (ja) * 2015-11-06 2017-05-25 株式会社村田製作所 電子部品の実装構造
US10224290B2 (en) * 2015-12-24 2019-03-05 Intel Corporation Electromagnetically shielded electronic devices and related systems and methods
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP6648626B2 (ja) * 2016-04-27 2020-02-14 オムロン株式会社 電子装置およびその製造方法
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11114363B2 (en) * 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
US11923825B2 (en) * 2021-07-22 2024-03-05 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
CN114188312B (zh) * 2022-02-17 2022-07-08 甬矽电子(宁波)股份有限公司 封装屏蔽结构和屏蔽结构制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547962A (ja) * 1991-08-09 1993-02-26 Fujitsu Ltd 半導体装置のシールド方法及び半導体装置
JP2003078280A (ja) * 2001-08-31 2003-03-14 Kyocera Corp 電子部品
JP2004095607A (ja) * 2002-08-29 2004-03-25 Matsushita Electric Ind Co Ltd モジュール部品
JP2005251827A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd モジュール部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6377464B1 (en) * 1999-01-29 2002-04-23 Conexant Systems, Inc. Multiple chip module with integrated RF capabilities
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US6858841B2 (en) * 2002-02-22 2005-02-22 Agilent Technologies, Inc. Target support and method for ion production enhancement
WO2004010499A1 (ja) * 2002-07-19 2004-01-29 Matsushita Electric Industrial Co., Ltd. モジュール部品
TWI376756B (en) * 2003-07-30 2012-11-11 Taiwan Semiconductor Mfg Ground arch for wirebond ball grid arrays
KR100541084B1 (ko) * 2003-08-20 2006-01-11 삼성전기주식회사 표면 탄성파 필터 패키지 제조방법 및 그에 사용되는패키지 시트
JP4258432B2 (ja) * 2004-05-21 2009-04-30 パナソニック株式会社 基板接合部材ならびにそれを用いた三次元接続構造体
JP2006100302A (ja) * 2004-09-28 2006-04-13 Sharp Corp 高周波モジュールおよびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547962A (ja) * 1991-08-09 1993-02-26 Fujitsu Ltd 半導体装置のシールド方法及び半導体装置
JP2003078280A (ja) * 2001-08-31 2003-03-14 Kyocera Corp 電子部品
JP2004095607A (ja) * 2002-08-29 2004-03-25 Matsushita Electric Ind Co Ltd モジュール部品
JP2005251827A (ja) * 2004-03-02 2005-09-15 Matsushita Electric Ind Co Ltd モジュール部品

Also Published As

Publication number Publication date
TW200620618A (en) 2006-06-16
JP2006156798A (ja) 2006-06-15
KR20060060550A (ko) 2006-06-05
US20060113642A1 (en) 2006-06-01

Similar Documents

Publication Publication Date Title
JP4494175B2 (ja) 半導体装置
US7261596B2 (en) Shielded semiconductor device
US7518250B2 (en) Semiconductor device and a method for manufacturing of the same
KR100467946B1 (ko) 반도체 칩의 제조방법
US6756252B2 (en) Multilayer laser trim interconnect method
US8294253B2 (en) Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure
US20120178214A1 (en) Routable array metal integrated circuit package fabricated using partial etching process
US8981575B2 (en) Semiconductor package structure
US20080265400A1 (en) Chip-Stacked Package Structure and Applications Thereof
US20060157865A1 (en) Circuit board and manufacturing method therefor and semiconductor package and manufacturing method therefor
JPH0964247A (ja) 金属の回路基板を有するチップスケールのパッケージ
EP3346492A2 (en) Semiconductor chip package and fabrication method thereof
US20090310322A1 (en) Semiconductor Package
KR20080057174A (ko) 전자 부품 내장 기판 및 전자 부품 내장 기판의 제조 방법
JP4489575B2 (ja) 半導体装置及びその製造方法
JP2009094434A (ja) 半導体装置およびその製造方法
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
JP2008198916A (ja) 半導体装置及びその製造方法
US7732934B2 (en) Semiconductor device having conductive adhesive layer and method of fabricating the same
JP2006237503A (ja) 半導体装置およびその製造方法
JP4626063B2 (ja) 半導体装置の製造方法
US11139228B2 (en) Semiconductor device
JP2006165109A (ja) 半導体装置及びその製造方法
KR100520443B1 (ko) 칩스케일패키지및그제조방법
KR100459820B1 (ko) 칩스케일패키지및그제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100407

R150 Certificate of patent or registration of utility model

Ref document number: 4494175

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees