JP2017092170A - 電子部品の実装構造 - Google Patents

Abstract

【課題】実装基板に実装する電子部品の実装スペースを小さくでき、且つ、電子部品の実装基板に対する高密度実装を可能とする、電子部品の実装構造を実現する。【解決手段】本発明は、実装基板４、第１主面Ｓ１と第２主面Ｓ２とを有する第１表面実装部品１、第３主面Ｓ３と第４主面Ｓ４とを有する第２表面実装部品２、第５主面Ｓ５を有する電子部品１０１を備えた電子部品の実装構造である。第１表面実装部品１は少なくとも第２主面Ｓ２に形成される第１外部端子Ｐ１１を有し、第２表面実装部品２は少なくとも第４主面Ｓ４に形成される第２外部端子Ｐ２２を有する。電子部品１０１は、第５主面Ｓ５に形成される第１接続端子６１および第２接続端子６２を有し、第５主面Ｓ５が第２主面Ｓ２および第４主面Ｓ４にそれぞれ対向するように配置される。第１接続端子６１は第１外部端子Ｐ１１に接続され、第２接続端子６２は第２外部端子Ｐ２２に接続される。【選択図】図２

Description

本発明は、電子部品の実装構造に関し、特に例えば電子部品と実装基板に実装される表面実装部品とを備える、電子部品の実装構造に関する。

電子機器が有するプリント配線板等の実装基板には、各種機能を実現するため、各種電子部品が実装される（特許文献１，２）。また、近年、携帯電話端末等に代表される電子機器には小型・高機能化が求められている。

特開２００３−０７８３０４号公報 特開２０１０−２０５７９７号公報

しかし、電子機器の小型化に伴い、各種電子部品を配置するための十分な実装スペースを実装基板上に確保することが難しい場合がある。また、電子機器の高機能化に伴って電子部品点数が増加するため、各種電子部品の実装基板に対する高密度実装化が求められる。

本発明の目的は、実装基板に実装する電子部品の実装スペースを小さくでき、且つ、電子部品の実装基板に対する高密度実装を可能とする、電子部品の実装構造を提供することにある。

（１）本発明の電子部品の実装構造は、
実装基板と、
前記実装基板に実装され、実装面である第１主面および前記第１主面に対向する第２主面を有し、且つ、少なくとも前記第２主面に形成される、第１外部端子を有する第１表面実装部品と、
前記実装基板に実装され、実装面である第３主面および前記第３主面に対向する第４主面を有し、且つ、少なくとも前記第４主面に形成される、第２外部端子を有する第２表面実装部品と、
前記第２主面および前記第４主面にそれぞれ対向して配置される第５主面を有し、且つ、前記第５主面に形成される第１接続端子および第２接続端子を有する電子部品と、
を備え、
前記電子部品は受動素子であり、
前記第１接続端子は、前記第１外部端子に接続され、
前記第２接続端子は、前記第２外部端子に接続されることを特徴とすることを特徴とする。

この構成により、電子部品の実装スペースを小さくできるため、高密度化・高集積化が可能となる。また、この構成により、表面実装部品を実装基板に実装した場合にデッドスペースになりやすい表面実装部品の上側を有効利用することができる。さらに、実装基板に電子部品を実装する場合に比べて、導電性接合材等による接続箇所を減らすことができるため、接続信頼性が向上する。

（２）上記（１）において、前記実装基板に実装される第３表面実装部品をさらに備えていてもよい。

（３）上記（２）において、前記実装基板に実装されるシールドカバーをさらに備え、前記第１表面実装部品、前記第２表面実装部品、前記第３表面実装部品および前記電子部品は、前記シールドカバーで覆われ、前記電子部品の前記実装基板上の高さは、前記第３表面実装部品の前記実装基板上の高さよりも高いことが好ましい。この構成では、シールドカバーが撓んだ際、シールドカバーの内面が電子部品に接触するため、第３表面実装部品の外部端子がシールドカバーの内面に接触する可能性は低い。すなわち、電子部品はスペーサーとして機能する。したがって、実装基板に第３表面実装部品等が実装されていたとしても、第３表面実装部品の外部端子とシールドカバーの内面との接触による短絡等が抑制される。

（４）上記（１）において、ボンディングワイヤをさらに備え、前記第１表面実装部品は、前記ボンディングワイヤを介して前記実装基板に接続されていてもよい。

（５）上記（４）において、前記実装基板に実装されるシールドカバーをさらに備え、前記第１表面実装部品、前記第２表面実装部品、前記ボンディングワイヤおよび前記電子部品は、前記シールドカバーで覆われ、前記電子部品の前記実装基板上の高さは、前記ボンディングワイヤの前記実装基板上の高さよりも高いことが好ましい。この構成では、シールドカバーが撓んだ際、シールドカバーの内面が電子部品に接触するため、ボンディングワイヤがシールドカバーの内面に接触する可能性は低い。すなわち、電子部品はスペーサーとして機能する。したがって、ボンディングワイヤとシールドカバーの内面との接触による短絡等が抑制される。

（６）上記（１）から（５）のいずれかにおいて、前記第１外部端子および前記第２外部端子は、前記実装基板上の高さが等しいことが好ましい。この構成により、第１接続端子の第１外部端子への接続が容易になり、第２接続端子の第２外部端子への接続が容易になる。

（７）上記（１）から（６）のいずれかにおいて、前記受動素子は、基材と、前記基材上に形成される薄膜導体パターンと、で構成される受動素子であることが好ましい。この構成により、実装基板に実装される電子部品等の低背化を図ることができ、薄型の電子機器を実現できる。

（８）上記（１）から（７）のいずれかにおいて、スイッチング電源回路を有する集積回路素子をさらに備え、前記受動素子は、インダクタであり、前記スイッチング電源回路に接続されることが好ましい。

本発明によれば、実装基板に実装する電子部品の実装スペースを小さくでき、且つ、電子部品の実装基板に対する高密度実装を可能とする、電子部品の実装構造を実現できる。

図１は第１の実施形態に係る電子機器２０１において、第１表面実装部品１、第２表面実装部品２および電子部品１０１の実装構造を示す平面図である。 図２は、図１におけるＡ−Ａ断面図である。 図３（Ａ）は電子部品１０１の平面図であり、図３（Ｂ）は図３（Ａ）におけるＢ−Ｂ断面図である。 図４は、電子機器２０１において、実装基板４に実装された第１表面実装部品１、第２表面実装部品２および電子部品１０１部分の回路図である。 図５（Ａ）は、第２表面実装部品２とは異なる第２表面実装部品２Ａの断面図であり、図５（Ｂ）は第２表面実装部品２Ｂの断面図である。 図６は第２の実施形態に係る電子機器２０２において、第１表面実装部品１、第２表面実装部品２および電子部品１０２の実装構造を示す平面図である。 図７は、図６におけるＣ−Ｃ断面図である。 図８は、図６におけるＤ−Ｄ断面図である。 図９は第３の実施形態に係る電子機器２０３において、第１表面実装部品１Ａ、第２表面実装部品２および電子部品１０３の実装構造を示す平面図である。 図１０は、図９におけるＥ−Ｅ断面図である。 図１１（Ａ）は第４の実施形態に係る電子部品１０４Ａの平面図であり、図１１（Ｂ）は、図１１（Ａ）におけるＥ−Ｅ断面図である。 図１２は第４の実施形態に係る電子部品１０４Ｂの断面図である。

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

《第１の実施形態》
図１は第１の実施形態に係る電子機器２０１において、第１表面実装部品１、第２表面実装部品２および電子部品１０１の実装構造を示す平面図である。図２は、図１におけるＡ−Ａ断面図である。なお、図１において、図の煩雑化を避けるため、シールドカバー６の図示を省略している。以降の各実施形態における平面図についても同様である。また、図２において、各部の厚みは誇張して図示している。以降の各実施形態における断面図についても同様である。

上記電子機器２０１は、例えば携帯電話（スマートフォンを含む）、ウェアラブル端末（スマートウォッチ等）、ノートパソコン、タブレット端末、ＰＤＡ、カメラ、ゲーム機、ＲＦＩＤタグ等である。

電子機器２０１は、実装基板４、第１表面実装部品１、第２表面実装部品２、２つの電子部品１０１、複数のボンディングワイヤ７、シールドカバー６を備える。第１表面実装部品１、第２表面実装部品２およびシールドカバー６は実装基板４に実装される。

実装基板４は、表面に複数の実装端子４１，４２Ａ，４２Ｂ，４３およびサーマルパッド８等を備えている。実装端子４２Ａ，４２Ｂは、図１に示すように、実装基板４の表面に形成された導体パターンによって互いに接続されている。実装基板４は例えばプリント配線基板である。

第１表面実装部品１は、第１主面Ｓ１および第２面Ｓ２を有する電子部品である。第１表面実装部品１の第１主面Ｓ１は、実装基板４に対する実装面であり、第２主面Ｓ２は第１主面Ｓ１に対向している。第１表面実装部品１は、サーマルパッド８を介して実装基板４に実装される。また、第１表面実装部品１は複数の第１外部端子Ｐ１１，Ｐ１２，Ｐ１３等を有する。第１外部端子Ｐ１１，Ｐ１２，Ｐ１３等は、いずれも第２主面Ｓ２に形成される接続用端子である。第１表面実装部品１は例えばＡＰＵ等の半導体マイクロプロセッサチップや半導体集積回路素子であり、第１外部端子Ｐ１１，Ｐ１２，Ｐ１３は例えばCuにNiやAu等のめっき膜を被覆したものである。

第２表面実装部品２は、第３主面Ｓ３および第４主面Ｓ４を有する電子部品である。第２表面実装部品２の第３主面Ｓ３は、実装基板４に対する実装面であり、第４主面Ｓ４は第３主面Ｓ３に対向している。また、第２表面実装部品２は第２外部端子Ｐ２１，Ｐ２２を有する。第２外部端子Ｐ２１，Ｐ２２は、いずれも第２表面実装部品２の端部の５つの面に形成される接続用端子（所謂ドッグボーンタイプのチップ部品に形成された接続用端子）である。図２に示すように、第２表面実装部品２が実装基板４に実装されることにより、第２外部端子Ｐ２１は実装端子４１に接続され、第２外部端子Ｐ２２は実装端子４２Ａに接続される。第２表面実装部品２は例えば積層型セラミックコンデンサであり、第２外部端子Ｐ２１，Ｐ２２は例えばCuにNiやSn等のめっき膜を被覆したものである。

電子部品１０１は第５主面Ｓ５を有するLGA（Land grid array）型の電子部品である。電子部品１０１は、第１表面実装部品１の第２主面Ｓ２および第２表面実装部品の第４主面Ｓ４に実装される。電子部品１０１は、図２に示すように、その第５主面Ｓ５が第２主面Ｓ２および第４主面Ｓ４にそれぞれ対向するように配置される。

また、電子部品１０１は受動素子（後に詳述する。）であり、第１接続端子６１および第２接続端子６２を有する。第１接続端子６１および第２接続端子６２は、第５主面Ｓ５に形成される接続用端子である。図２に示すように、第１接続端子６１は導電性接合材５１を介して第１外部端子Ｐ１１に接続され、第２接続端子６２は導電性接合材５２を介して第２外部端子Ｐ２２に接続される。導電性接合材５１，５２は例えばはんだである。

第１外部端子Ｐ１２は、図１に示すように、ボンディングワイヤ７を介して実装端子４２Ｂに接続され、第１外部端子Ｐ１３はボンディングワイヤ７を介して実装端子４３に接続される。すなわち、第１表面実装部品１は、ボンディングワイヤ７を介して実装基板４に接続される。

シールドカバー６は、実装基板４の表面に実装される金属製のカバーである。図２に示すように、第１表面実装部品１、第２表面実装部品２、ボンディングワイヤ７および電子部品１０１は、シールドカバー６で覆われており、シールドカバー６の外縁は導電性接合材５で接合されている。シールドカバー６は例えばステンレススチール製のカバーである。導電性接合材５は例えばFe-Ni-Co系封着合金であってもよい。

次に、本実施形態に係る電子部品１０１の構造について、図を参照して説明する。図３（Ａ）は電子部品１０１の平面図であり、図３（Ｂ）は図３（Ａ）におけるＢ−Ｂ断面図である。

電子部品１０１は、基材７１と基材７１上に形成される導体パターンとで構成される受動素子である。基材７１は例えばセラミック基板である。

電子部品１０１は、第１面ＰＳ１および第２面ＰＳ２を有する基材７１、第１コイル用導体６３、第２コイル用導体６４、磁性体層７２、非磁性体層７３および複数の層間接続導体Ｖ１，Ｖ２等を有する。なお、基材７１の第２面ＰＳ２は、電子部品１０１の第５主面Ｓ５に一致している。

基材７１の第１面ＰＳ１には、７つの第１コイル用導体６３が形成されている。第１コイル用導体６３は、Ｙ方向に延伸する導体パターンであり、Ｘ方向に配列されている。基材７１の第１面ＰＳ１には磁性体層７２が形成される。第１コイル用導体６３は、図３（Ｂ）に示すように、全体が磁性体層７２によって被覆される。磁性体層７２の上面には、６つの第２コイル用導体６４が形成される。６つの第２コイル用導体６４は、概略的にＹ方向に延伸する導体パターンであり、Ｘ方向に配列されている。第１コイル用導体６３の一端は、磁性体層７２を貫通する層間接続導体Ｖ２を介して第２コイル用導体６４の一端に接続される。第１コイル用導体６３の他端は、図示しない層間接続導体を介して第２コイル用導体６４の他端に接続される。磁性体層７２は例えば磁性体フェライトである。

これら第１コイル用導体６３、第２コイル用導体６４および層間接続導体Ｖ２等によって、Ｘ方向に沿った巻回軸ＡＸ１を有するコイル状のインダクタが形成される。

また、磁性体層７２の上面には非磁性体層７３が形成される。第２コイル用導体６４は、図３（Ｂ）に示すように、全体が非磁性体層７３によって被覆される。基材７１の第２面ＰＳ２には第１接続端子６１および第２接続端子６２が形成される。第１接続端子６１は、基材７１を貫通する層間接続導体Ｖ１を介して上記インダクタの一端に接続され、第２接続端子６２は、基材７１を貫通する層間接続導体を介して上記インダクタの他端に接続される。非磁性体層７３は例えば非磁性体フェライトである。

この構成により、電子部品１０１はインダクタとして機能する。

図４は、電子機器２０１において、実装基板４に実装された第１表面実装部品１、第２表面実装部品２および電子部品１０１部分の回路図である。

第１表面実装部品１は、ＤＣ／ＤＣコンバータ等のスイッチング電源回路８０を有する。スイッチング電源回路８０は、電源入力端子Ｖｉｎおよび電子部品１０１の第１接続端子にそれぞれ接続される。電子部品１０１の第２接続端子は、第１表面実装部品１および第２表面実装部品２の一端に接続され、第２表面実装部品２の他端はグランドに接続される。電源入力端子Ｖｉｎは例えば実装基板４側の電源回路に接続される入力端子である。

図４に示すように、電子部品１０１であるインダクタＬはスイッチング電源回路８０に接続され、第２表面実装部品２であるキャパシタＣは実装基板４のグランドに接続される。したがって、本実施形態では、インダクタＬとキャパシタＣとでローパスフィルタまたは平滑回路が構成される。

本実施形態に係る電子部品１０１の実装構造によれば、次のような効果を奏する。

（ａ）本実施形態では、第１表面実装部品１および第２表面実装部品２の上面に電子部品１０１が実装される。すなわち、電子部品１０１は実装基板４に形成された導体パターンを介することなく、第１表面実装部品１および第２表面実装部品２に直接接続される。この構成により、電子部品１０１の実装スペースを小さくできるため、高密度化・高集積化が可能となる。また、この構成により、表面実装部品を実装基板に実装した場合にデッドスペースになりやすい表面実装部品の上側を有効利用することができる。さらに、実装基板４に電子部品１０１を実装する場合に比べて、導電性接合材等による接続箇所を減らすことができるため、接続信頼性が向上する。

（ｂ）本実施形態では、図２に示すように、電子部品１０１の実装基板４上の高さＨ１が、ボンディングワイヤ７の実装基板４上の高さＨ２よりも高い（Ｈ１＞Ｈ２）。この構成では、シールドカバー６が撓んだ際、シールドカバー６の内面が電子部品１０１に接触するため、ボンディングワイヤ７がシールドカバー６の内面に接触する可能性は低い。すなわち、電子部品１０１はスペーサーとして機能する。したがって、ボンディングワイヤ７とシールドカバー６の内面との接触による短絡等が抑制される。

（ｃ）本実施形態では、図２に示すように、第２主面Ｓ２に形成される第１外部端子Ｐ１１の実装基板４上の高さＨ１１と、第４主面Ｓ４に形成される第２外部端子Ｐ２２の実装基板４上の高さＨ２１が等しい（Ｈ１１＝Ｈ２２）。この構成により、電子部品１０１を実装した際、第５主面Ｓ５が第２主面Ｓ２および第４主面Ｓ４に対して平行になり易い。そのため、第１接続端子６１の第１外部端子Ｐ１１への接続が容易になり、第２接続端子６２の第２外部端子Ｐ２２への接続が容易になる。

（ｄ）本実施形態では、コイル状のインダクタの巻回軸ＡＸ１がＸ方向に沿っている。この構成により、インダクタに発生する磁束が、第１接続端子６１、第２接続端子６２およびシールドカバー６等により妨げられることを抑制できる。したがって、所定のインダクタンス値を有するインダクタを実現できる。なお、コイル状のインダクタの巻回軸ＡＸ１は、Ｘ方向に沿っている構造に限定されるものではなく、基材７１の第１面ＰＳ１および第２面ＰＳ２に平行であれば上記の作用・効果を奏することができる。

次に、上述した第２表面実装部品２とは異なる例について、図を参照して説明する。図５（Ａ）は、第２表面実装部品２とは異なる第２表面実装部品２Ａの断面図であり、図５（Ｂ）は第２表面実装部品２Ｂの断面図である。

第２表面実装部品２Ａの第３主面Ｓ３には、第２外部端子Ｐ２１およびＮＣ端子Ｐ１が形成され、第４主面Ｓ４には第２外部端子Ｐ２２およびＮＣ端子Ｐ２が形成されている。第２表面実装部品２Ａは、図５（Ａ）に示すように、複数のキャパシタ電極８１および層間接続導体Ｖ２１，Ｖ２２によって構成されるキャパシタである。このように、第２外部端子は、第２表面実装部品２Ａの端部の５つの面に形成されていなくてもよい。

なお、本実施形態では、電子部品１０１が実装基板４に形成された導体パターンを介することなく、第２表面実装部品と直接接続される。そのため、層間接続導体Ｖ２１によって、第３主面Ｓ３から第４主面Ｓ４に向かって引き上げられた導体を、第４主面Ｓ４から第３主面Ｓ３に向かって引き下ろす必要がなく、キャパシタである第２表面実装部品２Ａと電子部品１０１との間の経路長を短くできる。したがって、キャパシタの寄生インダクタンスを低減でき、高周波特性に優れた回路を実現できる。

第２表面実装部品２Ｂは、内部にヘリカル状のコイル導体８２が形成されており、インダクタとして機能する。上述したとおり、本実施形態では、電子部品１０１が実装基板４に形成された導体パターンを介することなく、第２表面実装部品と直接接続される。したがって、第３主面Ｓ３から第４主面Ｓ４に向かって引き上げられたコイル導体８２を、第４主面Ｓ４から第３主面Ｓ３に向かって引き下ろす必要がなく、コイル導体８２と引き下した導体との間に浮遊容量が発生することを抑制できる。

《第２の実施形態》
第２の実施形態では、電子部品の形状・構造が、第１の実施形態とは異なる例を示す。

図６は第２の実施形態に係る電子機器２０２において、第１表面実装部品１、第２表面実装部品２および電子部品１０２の実装構造を示す平面図である。図７は、図６におけるＣ−Ｃ断面図である。図８は、図６におけるＤ−Ｄ断面図である。

電子機器２０２は、実装基板４、第１表面実装部品１、第２表面実装部品２、２つの電子部品１０２、複数のボンディングワイヤ７、ジャンパー９およびシールドカバー６を備える。

実装基板４は、表面に複数の実装端子４１，４２，４３およびサーマルパッド８が形成されている。図７に示すように、第２表面実装部品２が実装基板４に実装されることにより、第２外部端子Ｐ２１，Ｐ２２は実装端子４１，４２に接続される。

電子部品１０２は、第１接続端子６１Ａ，６１Ｂ、第２接続端子６２および接続端子６８を有する。第１接続端子６１Ａ，６１Ｂおよび第２接続端子６２Ａは、第５主面Ｓ５に形成される接続用端子である。接続端子６８は第５主面Ｓ５に形成されるＮＣ端子である。

第１接続端子６１Ａ，６１Ｂは、図７および図８に示すように、導電性接合材５１Ａ，５１Ｂを介して第１表面実装部品１の第１外部端子Ｐ１１，Ｐ１２それぞれに接続される。第２接続端子６２は、導電性接合材５２を介して第２表面実装部品２の第２外部端子Ｐ２２に接続される。接続端子６８は、図８に示すように、ジャンパー９を介して実装端子４４に接続される。ジャンパー９は、はんだ等の導電性接合材に対する高い濡れ性を有し、低抵抗の部材である。

このような構成であっても、第２の実施形態に係る電子機器２０２は、第１の実施形態に係る電子機器２０１と同じ回路を構成でき、電子機器２０１と同様の作用・効果を奏することができる。

《第３の実施形態》
第３の実施形態では、チップ部品である第１表面実装部品と、第３表面実装部品とを備えた電子機器の例を示す。

図９は第３の実施形態に係る電子機器２０３において、第１表面実装部品１Ａ、第２表面実装部品２および電子部品１０３の実装構造を示す平面図である。図１０は、図９におけるＥ−Ｅ断面図である。

電子機器２０３は、実装基板４、第１表面実装部品１Ａ、第２表面実装部品２、第３表面実装部品３Ａ，３Ｂ、電子部品１０１、シールドカバー６を備える。第１表面実装部品１Ａ、第２表面実装部品２、第３表面実装部品３Ａ，３Ｂおよびシールドカバー６は実装基板４に実装される。

実装基板４は、表面に複数の実装端子４１，４２，４３，４４，４５，４６，４７，４８等を備えている。本実施形態では、実装端子４１，４４はＮＣ端子である。

第１表面実装部品１Ａは第１外部端子Ｐ１１，Ｐ１２を有する。第１外部端子Ｐ１１，Ｐ１２は、いずれも第１表面実装部品１Ａの端部の５つの面に形成される接続用端子である。図１０に示すように、第１表面実装部品１Ａが実装基板４に実装されることにより、第１外部端子Ｐ１１は実装端子４１に接続され、第１外部端子Ｐ１２は実装端子４２に接続される。第１表面実装部品１Ａは例えば積層型セラミックコンデンサであり、第１外部端子Ｐ１１，Ｐ１２は例えばCuにNiやSn等のめっき膜を被覆したものである。

第２表面実装部品２は第１の実施形態で示したものと同じである。図１０に示すように、第２表面実装部品２が実装基板４に実装されることにより、第２外部端子Ｐ２１は実装端子４３に接続され、第２外部端子Ｐ２２は実装端子４４に接続される。

電子部品１０１は第１の実施形態で示したもとの同じである。図１０に示すように、第１接続端子６１は、導電性接合材５１を介して第１表面実装部品１Ａの第１外部端子Ｐ１１に接続される。第２接続端子６２は、導電性接合材５２を介して第２表面実装部品２の第２外部端子Ｐ２２に接続される。

第３表面実装部品３Ａは第３外部端子Ｐ３１Ａ，Ｐ３２Ａを有し、第３表面実装部品３Ｂは第３外部端子Ｐ３１Ｂ，Ｐ３２Ｂを有する。第３外部端子Ｐ３１Ａ，Ｐ３２Ａは、いずれも第３表面実装部品３Ａの端部の５つの面に形成される接続用端子であり、第３外部端子Ｐ３１Ｂ，Ｐ３２Ｂは、いずれも第３表面実装部品３Ｂの端部の５つの面に形成される接続用端子である。図１０に示すように、第３表面実装部品３Ａが実装基板４に実装されることにより、第３外部端子Ｐ３１Ａは実装端子４５に接続され、第３外部端子Ｐ３２Ａは実装端子４６に接続される。また、第３表面実装部品３Ｂが実装基板４に実装されることにより、第３外部端子Ｐ３１Ｂは実装端子４７に接続され、第３外部端子Ｐ３２Ｂは実装端子４８に接続される。第３表面実装部品３Ａ，３Ｂは例えば積層型セラミックコンデンサであり、第３外部端子Ｐ３１Ａ，Ｐ３１Ｂ，Ｐ３２Ａ，Ｐ３２Ｂは例えばCuにNiやSn等のめっき膜を被覆したものである。

第１表面実装部品１Ａ、第２表面実装部品２、第３表面実装部品３Ａ，３Ｂおよび電子部品１０１は、シールドカバー６で覆われており、シールドカバー６の外縁は導電性接合材５で接合されている。

図１０に示すように、電子部品１０１の実装基板４上の高さＨ１は、第３表面実装部品３Ａ，３Ｂの実装基板４上の高さＨ３よりも高い（Ｈ１＞Ｈ３）。この構成では、シールドカバー６が撓んだ際、シールドカバー６の内面が電子部品１０１に接触するため、第３表面実装部品３Ａ，３Ｂの第３外部端子Ｐ３１Ａ，Ｐ３１Ｂ，Ｐ３２Ａ，Ｐ３２Ｂがシールドカバー６の内面に接触する可能性は低い。すなわち、電子部品１０１はスペーサーとして機能する。したがって、実装基板４に第３表面実装部品３Ａ，３Ｂ等が実装されていたとしても、第３表面実装部品３Ａ，３Ｂの第３外部端子Ｐ３１Ａ，Ｐ３１Ｂ，Ｐ３２Ａ，Ｐ３２Ｂとシールドカバー６の内面との接触による短絡等が抑制される。

なお、本実施形態では、第１表面実装部品１Ａ、第２表面実装部品２、第３表面実装部品３Ａ，３Ｂおよび電子部品１０１のみがシールドカバー６で覆われている例を示したが、この構成に限定されるものではない。第１表面実装部品、第２表面実装部品、第３表面実装部品および電子部品に加え、ボンディングワイヤがシールドカバー６で覆われていてもよい。この場合において、電子部品１０１の実装基板４上の高さＨ１は、ボンディングワイヤの実装基板４上の高さＨ２よりも高く（Ｈ１＞Ｈ２）、且つ、第３表面実装部品の実装基板４上の高さＨ３よりも高い（Ｈ１＞Ｈ３）ことが好ましい。

《第４の実施形態》
第４の実施形態では、電子部品が薄膜プロセスで形成される受動素子である例を示す。

図１１（Ａ）は第４の実施形態に係る電子部品１０４Ａの平面図であり、図１１（Ｂ）は、図１１（Ａ）におけるＥ−Ｅ断面図である。

電子部品１０４Ａは、基材７１と基材７１上に形成される薄膜導体パターンとで構成される薄膜インダクタである。電子部品１０４Ａは、第１面ＰＳ１および第２面ＰＳ２を有する基材７１、コイル用導体６５、磁性体層７２、第１接続端子６１、第２接続端子６２および層間接続導体Ｖ１等を有する。

基材７１の第１面ＰＳ１にはコイル用導体６５が形成される。コイル用導体６５は約１．５ターンのスパイラル状の導体パターンであり、薄膜プロセスにより形成される薄膜インダクタである。基材７１の第１面ＰＳ１には磁性体層７２が形成される。コイル用導体６５は、図１１（Ｂ）に示すように、全体が磁性体層７２によって被覆される。コイル用導体６５は例えばPt、Au、Ru等の熱処理に対して耐酸化性を有する金属薄膜である。

基材７１の第２面ＰＳ２には第１接続端子６１および第２接続端子６２が形成される。第１接続端子６１は、基材７１を貫通する層間接続導体Ｖ１を介してコイル用導体６５の一端に接続され、第２接続端子６２は、基材７１を貫通する層間接続導体を介してコイル用導体６５の他端に接続される。

この構成により、電子部品１０４Ａは薄膜インダクタとして機能する。

図１２は第４の実施形態に係る電子部品１０４Ｂの断面図である。

電子部品１０４Ｂは、基材７１と基材７１上に形成される薄膜導体パターンとで構成される薄膜キャパシタである。電子部品１０４Ｂは、第１面ＰＳ１および第２面ＰＳ２を有する基材７１、拡散防止層７４、第１キャパシタ電極６６、第２キャパシタ電極６７、誘電体層７５、絶縁体層７６、第１接続端子６１、第２接続端子６２および層間接続導体Ｖ１，Ｖ２を有する。

基材７１の第１面ＰＳ１には拡散防止層７４が形成され、拡散防止層７４の上面には第１キャパシタ電極６６が形成される。拡散防止層７４は絶縁性を有し、基材７１に含有される元素が第１キャパシタ電極６６に拡散するのを防止する。拡散防止層７４は例えばSiO₂膜等である。

第１キャパシタ電極６６の上面には誘電体層７５が形成され、誘電体層７５の上面には第２キャパシタ電極６７が形成される。これら第１キャパシタ電極６６と、第２キャパシタ電極６７と、第１キャパシタ電極６６と第２キャパシタ電極６７とで挟まれる誘電体層７５とにより薄膜キャパシタが構成される。第１キャパシタ電極６６および第２キャパシタ電極６７は例えばPt、Au、Ru等の熱処理に対して耐酸化性を有する金属薄膜である。誘電体層７５は高誘電率の材料であり、例えばチタン酸バリウムストロンチウム（（Ba_x，Sr_1-x）TiO₃）の焼結体である。

また、拡散防止層７４の上面には絶縁体層７６が形成される。上記薄膜キャパシタは、図１２に示すように、全体が絶縁体層７６によって被覆される。絶縁体層７６の上面（第５主面Ｓ５）には、第１接続端子６１および第２接続端子６２が形成される。第１接続端子６１は絶縁体層７６を貫通する層間接続導体Ｖ１を介して第２キャパシタ電極６７に電気的に接続される。また、第２接続端子６２は層間接続導体Ｖ２を介して第１キャパシタ電極６６に電気的に接続される。絶縁体層７６は例えばポリイミド樹脂やエキポシ樹脂等である。

このようにして、電子部品１０４Ｂは薄膜キャパシタとして機能する。

本実施形態で示したように、電子部品は、基材７１と基材７１上に形成される薄膜導体パターンとで構成される受動素子であってもよい。この構成により、実装基板４に実装される電子部品等の低背化を図ることができ、薄型の電子機器を実現できる。

《その他の実施形態》
上述の実施形態では、第１接続端子および第２接続端子のみが電子部品の第５主面Ｓ５に形成される例を示したが、この構成に限定されるものではない。電子部品はLGA（Land grid array）型の電子部品であればよく、第５主面Ｓ５に第１接続端子および第２接続端子以外の端子が形成されていてもよい。また、第５主面Ｓ５に形成される第１接続端子および第２接続端子の形状・個数等についても、本発明の作用・効果を奏する範囲において適宜変更可能である。

上述の実施形態では、第１外部端子が第１表面実装部品の第２主面Ｓ２に形成される例を示したが、この構成に限定されるものではない。第３の実施形態で示したように、第１外部端子が第１表面実装部品の端部の５つの面に形成されていてもよい。第１外部端子は、少なくとも第２主面Ｓ２に形成されていればよく、形状・個数等についても本発明の作用・効果を奏する範囲において適宜変更可能である。また、第２の実施形態で示したように、第１表面実装部品に第１外部端子以外の端子等が形成されていてもよい。

上述の実施形態では、第２外部端子が第２表面実装部品の端部の５つの面に形成される例を示したが、この構成に限定されるものではない。第２外部端子は、少なくとも第４主面Ｓ４に形成されていればよく、形状・個数等についても本発明の作用・効果を奏する範囲において適宜変更可能である。また、第２表面実装部品に第２外部端子以外の端子等が形成されていてもよい。

なお、上述の実施形態では、インダクタとキャパシタとでローパスフィルタまたは平滑回路が構成される例を示したが、この回路構成に限定されるものではない。第１表面実装部品、第２表面実装部品および電子部品で構成される回路は適宜変更可能であり、例えばハイパスフィルタが構成されていてもよく、インダクタとキャパシタが直列接続された回路や、π形回路、またはＴ形回路等であってもよい。また、第１表面実装部品、第２表面実装部品および電子部品の個数は、上述の実施形態の場合に限定されるものではなく、第１表面実装部品、第２表面実装部品および電子部品で構成される回路によって適宜変更可能である。

また、上述の実施形態では、電子部品がインダクタまたはキャパシタである例を示したが、この構成に限定されるものではない。電子部品は抵抗であってもよく、ＬＣ複合部品であってもよい。

また、上述の実施形態では、シールドカバー６の外縁が導電性接合材５で接合される例を示したが、この構成に限定されるものではない。シールドカバー６を実装基板４に嵌め込むことによって、シールドカバー６を実装基板４に実装してもよい。

なお、第１の実施形態では、第１表面実装部品１がＡＰＵ等の半導体マイクロプロセッサチップや半導体集積回路素子である例を示したが、この構成に限定されるものではない。第２表面実装部品がＡＰＵ等の半導体マイクロプロセッサチップや半導体集積回路素子であってもよい。

また、上述の実施形態では、電子部品のみが薄膜プロセスで形成される受動素子である例を示したが、この構成に限定されるものではない。第１表面実装部品、第２表面実装部品が薄膜プロセスで形成される受動素子であってもよい。

ＡＸ１…巻回軸
Ｐ１１，Ｐ１２，Ｐ１３…第１外部端子
Ｐ２１，Ｐ２２…第２外部端子
Ｐ３１Ａ，Ｐ３１Ｂ，Ｐ３２Ａ，Ｐ３２Ｂ…第３外部端子
Ｐ１，Ｐ２…ＮＣ端子
ＰＳ１…第１面
ＰＳ２…第２面
Ｓ１…第１主面
Ｓ２…第２主面
Ｓ３…第３主面
Ｓ４…第４主面
Ｓ５…第５主面
Ｖ１，Ｖ２，Ｖ２１，Ｖ２２…層間接続導体
Ｖｉｎ…電源入力端子
１，１Ａ…第１表面実装部品
２…第２表面実装部品
３Ａ，３Ｂ…第３表面実装部品
４…実装基板
５，５１，５１Ａ，５１Ｂ，５２…導電性接合材
６…シールドカバー
７…ボンディングワイヤ
８…サーマルパッド
９…ジャンパー
４１，４２，４２Ａ，４２Ｂ，４３，４４，４５，４６，４７，４８…実装端子
６１，６１Ａ，６１Ｂ…接続端子
６２，６２Ａ…第２接続端子
６３…第１コイル用導体
６４…第２コイル用導体
６５…コイル用導体
６６…第１キャパシタ電極
６７…第２キャパシタ電極
６８…接続端子
７１…基材
７２…磁性体層
７３…非磁性体層
７４…拡散防止層
７５…誘電体層
７６…絶縁体層
８０…スイッチング電源回路
８１…キャパシタ電極
８２…コイル導体
１０１，１０２，１０３，１０４Ａ，１０４Ｂ…電子部品
２０１，２０２，２０３…電子機器

Claims (8)

1. 実装基板と、
   前記実装基板に実装され、実装面である第１主面および前記第１主面に対向する第２主面を有し、且つ、少なくとも前記第２主面に形成される、第１外部端子を有する第１表面実装部品と、
   前記実装基板に実装され、実装面である第３主面および前記第３主面に対向する第４主面を有し、且つ、少なくとも前記第４主面に形成される、第２外部端子を有する第２表面実装部品と、
   前記第２主面および前記第４主面にそれぞれ対向して配置される第５主面を有し、且つ、前記第５主面に形成される第１接続端子および第２接続端子を有する電子部品と、
   を備え、
   前記電子部品は受動素子であり、
   前記第１接続端子は、前記第１外部端子に接続され、
   前記第２接続端子は、前記第２外部端子に接続されることを特徴とする、電子部品の実装構造。
2. 前記実装基板に実装される第３表面実装部品をさらに備える、請求項１に記載の電子部品の実装構造。
3. 前記実装基板に実装されるシールドカバーをさらに備え、
   前記第１表面実装部品、前記第２表面実装部品、前記第３表面実装部品および前記電子部品は、前記シールドカバーで覆われ、
   前記電子部品の前記実装基板上の高さは、前記第３表面実装部品の前記実装基板上の高さよりも高い、請求項２に記載の電子部品の実装構造。
4. ボンディングワイヤをさらに備え、
   前記第１表面実装部品は、前記ボンディングワイヤを介して前記実装基板に接続される、請求項１に記載の電子部品の実装構造。
5. 前記実装基板に実装されるシールドカバーをさらに備え、
   前記第１表面実装部品、前記第２表面実装部品、前記ボンディングワイヤおよび前記電子部品は、前記シールドカバーで覆われ、
   前記電子部品の前記実装基板上の高さは、前記ボンディングワイヤの前記実装基板上の高さよりも高い、請求項４に記載の電子部品の実装構造。
6. 前記第２主面に形成される前記第１外部端子、および前記第４主面に形成される前記第２外部端子は、前記実装基板上の高さが等しい、請求項１から５のいずれかに記載の電子部品の実装構造。
7. 前記受動素子は、基材と、前記基材上に形成される薄膜導体パターンと、で構成される受動素子である、請求項１から６のいずれかに記載の電子部品の実装構造。
8. スイッチング電源回路を有する集積回路素子をさらに備え、
   前記受動素子は、インダクタであり、前記スイッチング電源回路に接続される、請求項１から７のいずれかに記載の電子部品の実装構造。

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