JP2007311766A - 多層基板とその実装方法 - Google Patents

Abstract

【課題】多層基板に高密度で部品を実装することができるとともに、層間の配線を効率よく行うことができる高密度実装基板とその方法を提供する。
【解決手段】多層基板の部品面または半田面から中層まで貫通する凹部を設け、凹部に面実装部品である下段実装部品を収納し、多層基板の部品面または半田面と下段実装部品の上面が略一平面になるように配置し、下段実装部品が収納された多層基板の部品面または半田面にさらに面実装部品である上段実装部品を下段実装部品の電極部に上段実装部品の電極部を重ねて配置する多層基板である。
【選択図】図１

Description

本発明は、プリント配線板への表面実装に係り、特に多層プリント配線板への高密度部品実装の技術に関する。

今日の携帯機器の商品動向として、機器自体の小型化が進んでいる一方、その機能数は増加傾向にある。そのため、機器内部の部品点数も増加傾向にあり、それらの部品を搭載するプリント配線板（以下基板）必要サイズの大型化が懸念されている。その対策として、使用部品外形サイズの小型化や、表面実装方法の工夫などによる更なる高密度実装技術により、基板サイズの現状維持（またはより小型化）策が、各メーカで実施されている。

その策のひとつに、基板上への部品搭載間隔の狭隣接化があり、それを実装設備の搭載位置精度の向上で成し得る方法も試されているが、部品外形サイズのバラツキなどの問題により、部品搭載間隔を全くなくすことはかなり難しい。

そこで、これまでの基板表面上に二次元的に実装する方法だけでなく、三次元的に部品を積み重ねて実装する方法が提案されている。
特許文献１、２によれば、チップ抵抗やチップコンデンサなどの面実装部品の基板との接合面のみならず、部品上面側にも電極部の反対側を利用して、部品を重ねて実装する三次元的な実装が提案されている。

また特許文献３によれば、基板に設けた凹部と表面実装形ＩＣの底部との間にチップ部品を実装した提案がされている。
また特許文献４によれば、多層基板の中層に部品を配置した提案がされている。

しかしながら、特許文献１、２に記載の三次元的部品重ね実装方法は狭隣接化を可能にし、部分的に隣接「ゼロ」実装を達成するが、実装済み基板の高背化を引き起こすため、トータル体積はそれほど変わらず、この方法による体積面での小型化効果はそれほど見込めない。またこの三次元的部品重ね実装は、まず基板表面上に部品実装（下段実装）し、その上に重ね実装（上段実装）する形態であり、上段実装と下段実装は別工程である。

特許文献３によれば、２つの部品の半田付けランドが１つではないため、高密度化を効果的にできない。また、基板表面層から内層につながる配線については考慮されていない。

特許文献４によれば、基板に部品を内蔵するため内蔵後の部品の品質確認は難しく、基板製造時の歩留りが悪いという問題がある。
特開２００５−２１６８８４号公報 特開２００５−２３５８１９号公報 特開平７−３２１４４０号公報 特開２００６−０３２７４８号公報

本発明は上記のような実情に鑑みてなされたものであり、多層基板の高背化を抑制し高密度で部品を実装することが可能であるとともに、層間の配線を効率よく行うことができる高密度に実装した多層基板とその方法を提供することを目的とする。

本発明の態様のひとつである多層基板の部品面または半田面から中層まで貫通する凹部を設け、前記凹部に前記面実装部品である下段実装部品を収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部に前記上段実装部品の電極部を重ねて配置する。

好ましくは、前記下段実装部品を収納する前記凹部は底面に前記下段実装部品の前記電極部と接続される配線を設ける構成としてもよい。
好ましくは、前記下段実装部品を収納する前記凹部は、前記部品面または前記半田面に設けた配線と前記凹部の底面の配線とを接続するために前記凹部の壁面に配線を設ける構成としてもよい。

好ましくは、前記上段実装部品は半導体チップパッケージであってもよい。
好ましくは、前記上段実装部品は半導体ベアチップであってもよい。
好ましくは、前記下段実装部品を収納する前記凹部は、前記部品面または前記半田面に設けた配線と前記凹部の底面の配線とを接続するために前記凹部の壁面の配線にバンプを設ける構成としてもよい。

好ましくは、前記下段実装部品はバンプを配設する構成としてもよい。
好ましくは、前記下段実装部品を収納する前記凹部は、前記下段実装部品の前記電極部と接続される配線を前記凹部側壁面に設けてもよい。

本発明のひとつである多層基板の部品面または半田面から中層まで貫通する凹部に、メタルマスクによりクリーム半田を前記部品面から前記凹部の壁面と前記凹部の底面の配線に跨るように塗布する半田塗布工程と、前記面実装部品である下段実装部品を凹部に収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記クリーム半田が前記部品面および前記半田面の配線と、実装した前記下段実装部品の電極部に流れるようにする下段実装部品実装工程と、前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部や、前記部品面および前記半田面の配線上の前記クリーム半田を介して前記上段実装部品の電極部を重ねて配置する上段実装部品実装工程と、実装済みの前記多層基板をリフローする工程とを特徴とする。

また、本発明のひとつである多層基板の部品面または半田面から中層まで貫通する凹部に、面実装部品の電極部にバンプを設けた下段実装部品を凹部に収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記部品面および前記半田面の配線と、実装した前記下段実装部品の電極部のバンプを接合する下段バンプ接合工程と、前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を実装する上段実装部品実装工程と、を特徴とする。

上記構成により、下段実装部品が多層基板内に収納されるため高背化を起こさず、上下段同時実装が可能になる。
また、本発明の他の態様のひとつである多層基板の部品面または半田面から中層まで貫通する凹部を設け、前記凹部に面実装部品である下段実装部品を収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部に前記上段実装部品の電極部を重ねて配置する構造である上側多層基板と下側多層基板を設け、前記上側多層基板と前記下側多層基板の前記半田面を接合して形成される多層基板である。

本発明によれば、三次元的な実装ではあるが高背化を起こさず、上下段同時実装が可能になる。また、下段実装後の上段実装時の加重制御が容易になり、下段実装部品位置精度が高くなる。また、基板凹部内実装のため下段半田付け不良が減少する。また、上段部品の一部また全部が重なるため、部品浮き不良などを回避することができる。さらに、基板表面層から内層につながる配線用壁のないタイプの基板でも使用可能である。

以下図面に基づいて、本発明の実施形態について詳細を説明する。
（実施例１）
（基本構造）
図１は本発明の原理構造を示す基板断面図である。本例では多層基板の部品面から第１層１、第２層２、第３層３としている。また、半田面まで複数の層を有する場合もあるがここでは省略して説明する。

第１層１の部品面と第２層２の上面（第１層底面）に配線４（例えば銅配線）を設ける。また、第３層３と第２層２の間に配線された配線５（例えば銅配線）と、第２層２と第１層１との間の配線４をビア６によって接続する。そして多層基板に各面実装部品７を実装している。

次に、面実装部品７は本体部８の両端に電極部９を設けた構成である。この面実装部品７は多層基板の凹部１０（ポケット部）に収納されるものと、その後さらに部品面に実装するものがある。凹部１０は多層基板の部品面または半田面から中層まで貫通している。さらに、本例では第１層１の上面から第２層２の上面に凹部１０の第１層壁面を沿うように配線４を設ける。

ここで第１層１に収納した面実装部品７を下段実装部品とし、表面に実装する面実装部品７を上段実装部品とする。
なお、本例では上段実装部品は下段実装部品の電極部９と多層基板に設けられた配線４のパッド部分を利用しているが、この実装形状に限定する必要はない。また、上段実装部品の電極部９と下段実装部品の電極部９を接続して実装してもよい。また片側の電極部９を通常の実装（部品面の配線４のパッド部分へ実装）してもよい。

ここで実装する場合にはクリーム半田をメタルマスクなどを利用して塗布してから実装する。実装工程については後述する。
（面実装部品）
図２は面実装部品の形状を示した図である。面実装部品は汎用のチップ抵抗やチップコンデンサを利用することが可能である。例えば図２（ａ）は一般的なチップ抵抗の構造を示している（上面、側面、下面）。面実装部品７の構造は本体部２１、電極部２２から構成される。一般的に抵抗体部は本体部２１（セラミック）の上（点線範囲２３の片方）に皮膜抵抗を形成しその上に保護膜を配設する。そして、各電極部２２は、皮膜抵抗と接続された内部電極部がセラミックの両端に巻きつくように配設され、内部電極部はニッケルめっきなどで処理され、さらにその上に半田めっきがされている。また、同図（ａ）に示した面実装部品は特にこのような限定をする必要はなく点線範囲２３であれば皮膜抵抗をどのように設けてもよい。さらに皮膜抵抗だけでなく各種特性の素子（ダイオード、トランジスタ（電極部は３端子）など）を設けてもよい。

次に図２（ｂ）の構造について説明する（上面、側面、下面）。（ｂ）の面実装部品７の構造は本体部２４、電極部２５から構成される。一般的にチップコンデンサなどに用いられる形状である。チップコンデンサの構造は、基本的にセラミック誘電体と内部に複数の内部電極部を備え、内部電極部は交互に各電極部（外部電極部：例えばすずめっき）に接続される構造である。本例では電極部２５の形状をチップコンデンサで用いられている一般的な形状にしているが、同図（ａ）と同様の使用をすることも可能である。

図２（ｃ）は本体部２７に全て金属めっきした構成の部品である（上面、側面、下面）。また、（ｄ）は何も処理しない絶縁部品である（上面、側面、下面）。例えば基板素材と同じでもよい。

このような各種の部品を用意することで収納する上段実装部品、下段実装部品の実装効率を向上することができる。
（部品実装）
図３は上段実装部品を実装する場合の部品位置について示した図である。図３（ａ）は多層基板の部品面（または半田面）上からみた図である。部品面に配設された配線３１（４）は凹部３２（ポケット部１０）内の壁面に沿い延び第２層２の上面で下段実装部品の電極部と接続されるパッドとなっている。下段面実装部品は凹部３２に収納されクリーム半田（図示していない）により部品位置が決められる。この場合の部品面の配線４のパッド部分のサイズおよび半田量は上段実装部品と下段実装部品の電極部３４のサイズを考慮して決める。つまり、上段実装部品がリフローの際にチップ抵抗などが半田の張力などにより浮いたり回転しないように半田量を調整する。

その後、図３（ｂ）に示す上部実装部品を実装する。上部実装部品の一方を電極部３４と部品面の配線３１（４）に実装し、他方は部品面の通常配線されたパッドに載せている。このように一工程中（部品実装時）に上段実装部品と下段実装部品を実装する。さらに基板部品面に上段実装部品の電極部３６がかかるようにすることで、下段実装部品の本体部３３にかかる加重を軽減することができる。
（実装工程）
図４に実施例１の製造工程を示す。本工程図は多層基板（表面凹凸付基板）を入荷してから部品実装が完了するまでについて示したものである。

ステップＳ１では多層基板が実装装置にセットされる。ここで本基板について詳細な説明はしないが図１で説明した基板と同じ構成である。
ステップＳ２（半田塗布工程）では第１層１に下段実装部品を収納する凹部にクリーム半田１１の印刷を行う。印刷はメタルマスクなどを使用して行い、第１層１の表面配線４から凹部壁面の配線４と第２層２の上面（第１層１の底面）の配線４に跨ってクリーム半田１１を塗布する。

ステップＳ３（下段実装部品実装工程）では下段実装部品を実装する。このときクリーム半田１１は下段実装部品により引伸ばされ、下段実装部品の電極部９と基板表面の配線４のパッド部に広がる。

ステップＳ４（上段実装部品実装工程）では下段実装部品の実装が完了した後に上部実装部品を通常の実装と同じように行う。ステップＳ４はＳ３と同じ部品実装を行う工程で行われるため一工程で完了することができる。

ここで、ステップＳ３、Ｓ４では、一般的なチップ抵抗（皮膜抵抗１３を搭載した）の形状とチップコンデンサの形状の面実装部品を用いて説明したが限定されるものではない。

次に、ステップＳ５でリフローして半田付けを完了する。
ここで、上段実装部品（本例のチップコンデンサの形状）を実装するときは、実装装置の部品実装時の加重を下段実装部品にだけでなく多層基板にも逃がす。つまりチップ抵抗の表面と第１層１の表面の高さが丁度同じになるようにすることで下段部品の電極部にかかる加重を分散させる。しかし、製造時の環境条件などにより基板表面より下段実装部品は上下にばらついて実装されることや、基板の凹部のばらつきによりうまくいかないこともある。そのため必ずしも部品面と下段実装部品の上面が同じ高さでなくてもよい。

上記のように構成することで、多層基板に凹部を設けて下段実装部品の上面と基板上面は略同一平面状になり、上段実装部品は、基板表面の配線（ランド）や下段実装部品の上面電極部、またはその両方に跨る搭載が可能となる。この際、基板凹部に下段実装する部品の厚みは、基板に設けた凹部の深さと略同じ厚みのものを使用する。こうすることにより、基板上面と下段実装部品の上面の高さが略同じになり基板の高背化が抑制される。
（実施例２）
図５に基板表面層から内層につながる配線４のない基板を示す（点線範囲５１）。図５は実施例２の構造を示す図である（断面図）。本例においては多層基板の部品面から第１層１、第２層２、第３層３としている。また、半田面まで複数の層を有する場合もあるがここでは省略して説明する。

第１層１の上面と第２層２の上面（第１層底面）に配線４（例えば銅配線）と、さらに第２層２の上面（第１層１の底面）の配線４がある。実施例１と異なり第１層の凹部内壁面を沿うような配線がない構成である。

また、第３層３と第２層２の間に配線された配線５（例えば銅配線）と、第２層２と第１層１との間の配線４をビア６によって接続している。
実施例２の場合には、面実装部品の電極部９を直接ビア６のように用いることで層間の接続を可能にする。また面実装部品は本体部８の両端に電極部９を設けた構成である。この面実装部品は基板の凹部（ポケット部）に収納され、その後さらに部品面に面実装部品を実装する。

なお、本例では上段実装部品は下段実装部品の電極部と基板に設けられた配線４のパッド部を利用しているが、この実装形状に限定する必要はない。上段実装部品の電極部と下段実装部品の電極部を接続して実装してもよい。また片側の電極部を通常実装するように、部品面に設けた配線４のパッド部分へ実装してもよい。

ここで実装時はクリーム半田をメタルマスクなどを利用して塗布してから実装する。
上記構成により層間の配線が必要としない多層基板への部品実装が可能になる。
（実施例３）
図６は上段実装部品が、ＷＬＣＳＰ（ウェハレベルＣＳＰ）やＢＧＡ（Ball Grid Array）などの半導体チップパッケージを実装した場合について示す図である（断面図）。

第１層１の上面と第２層２の上面（第１層底面）に配線４（例えば銅配線）をし、さらに第１層１の上面と第２層２の上面の配線４を必要に応じて第１層の凹部（ポケット部）の壁面を沿うように配線する。

また、第３層３と第２層２の間に配線された配線５（例えば銅配線）と、第２層２と第１層１との間の配線４をビア６によって接続している。そして面実装部品を多層基板に実装している。

図６では面実装部品としてチップ抵抗を用いた例を示す。本体部８の両端に電極部９を設けた構成である。このチップ抵抗は基板の凹部（ポケット部）に収納され、その後さらに部品面に面実装部品を実装する。

下段実装部品の実装工程は図６（ａ）では実施例１、２と同様にメタルマスクなどを使用してクリーム半田を印刷し上段に実装する部品の電極部と部品面の配線４にクリーム半田が流れるように塗布する。

次に、図６（ｂ）に示すように面実装部品である半導体チップパッケージ６１（ＢＧＡなど）を実装する。本例では半田ボール６２のピッチに合うように基板上に実装している。また、ＢＧＡ６１について示したが特にＢＧＡ６１に限定するものではなく他の面実装部品でもかまわない。

図７（ａ）は部品面から見た図である（上面図）。部品面に配線７１を配設し、第１層に設けた凹部７２に下段実装部品７３を実装した図である。半田ボール６２が実装される部分を点線範囲で示す。また配線７１の半田ボール６２が実装されるパッド部分は半田ボールの実装ルールに則した半円状のパッドが設けられている。

ここでは半円にしているが半田ボール６２が実装できれば特に問題ない。
図７（ｂ）は半田ボール６２が実装された場合の図である（実装された例えばＢＧＡの本体とクリーム半田は図示していない:上面図）。
（実施例４）
上段実装部品をバンプを用いた接続での半導体ベアチップの場合について図８（ａ）〜（ｃ）に示す（断面図）。

第１層１の上面と第２層２の上面（第１層底面）に配線４（例えば銅配線）をし、さらに第１層１の上面と第２層２の上面の配線４を必要に応じて第１層１の凹部壁面を沿うように配線する。

また、第３層３と第２層２の間に配線された配線５（例えば銅配線）と、第２層２と第１層１との間の配線４をビア６によって接続する。
図８（ａ）に示す図は、面実装部品（バンプ接続部品）を多層基板に実装するために面実装部品の本体部８の両端の電極部９にバンプを設けた構成を示している。このバンプ実装部品は基板の凹部１０（ポケット部）に収納され、その後さらに部品面に面実装部品を実装する。

実装工程は、図６（ａ）で示すように多層基板（表面凹凸付基板）を用意し、同図（ｂ）でフリップチップ工法によって接続する（下段バンプ接合工程）。例えば金属接合方式ではＣ４工法（半田／半田接合）、ＧＳＣ工法（Ａｕ／半田接合）、ＵＳ工法（Ａｕ／Ａｕ接合）、ＥＳＣ工法（Ａｕ／半田接合）を用いて接続する。また接触接合方式ではＡＣＦ工法、ＡＣＰ工法（導電粒子介在接触）、ＮＣＦ工法、ＮＣＰ工法（Ａｕ／Ａｕ接触）を用いて接続する。

図８（ａ）で金属接合方式を用いる場合（部品側にバンプがある場合）は、同図（ｂ）に示すように部品側バンプ８４と基板側配線４上に設けられた電極（凹部内）と接合完了後、アンダーフィル剤を注入し基板と部品を固定する。Ｃ４工法では部品実装前にフラックスを塗布し、搭載後リフローにて接合する。実装後にフラックスを洗浄する。また、接触接合方式の場合、ＡＣＦ工法、ＡＣＰ工法では異方性導電膜フィルムを基板上に仮圧着したあとに、部品を実装し加圧加熱にて本圧着接合する。ＮＣＦ工法、ＮＣＰ工法では、実装前にアンダーフィル材（接合材）を注入し、加圧状態で接合材を硬化させ固定接合する。

上記工法によりバンプ８４とバンプ８５を接合して面実装部品を固定する。その後、図８（ｃ）に示すように上段部品として半導体ベアチップ８８を部品面に実装して固定（８９）する（上段実装部品実装工程）。

図８（ｄ）で金属接合方式を用いる場合（基板側にバンプがある場合）は、同図（ｄ）に示すように部品側電極と基板側に設けられたバンプ８５（凹部内）と接合完了後アンダーフィル剤を注入し基板と部品を固定する。その後、図８（ｅ）に示すように上段部品として半導体ベアチップ８８を部品面に実装して固定（８９）する（上段実装部品実装工程）。

図９（ａ）に本例の面実装部品の例を示す（上面、側面、下面）。実施例１で説明した形状であるがバンプを有している。本体部８１の上部に皮膜抵抗８２を設け、両端に電極部８３を設け、各電極部８３の下部にバンプ８４を配置する。

図９（ｂ）は凹部内の構造を示した図である（部品下面、凹部断面図）。基板側の凹部の各配線４にはバンプ８５が形成されている。
（実施例５）
また、面実装部品（チップ抵抗やチップコンデンサなど）を重ねて搭載することができる。図１０（ａ）に示す図は複数段にした面実装部品を示したものである（上面、側面、下面）。例えばチップ抵抗を２段重ねにして実装し、図１０（ｂ）に示す構成としてもよい（断面図）。また重ねた下段実装部品と略同じ厚みのある面実装部品を下段実装部品としてもよい。

また、図１０（ａ）に示す本体部１０１は、重ねた面実装部品でもよいし、厚さが複数の層に跨る面実装部品でもよい。
上記実施例で使用した面実装部品を収納する凹部を第２層２までの深さまで設ける。このように多層基板の第１層１だけでなく他の層を貫通する凹部を設けてもよい。さらに貫通しないで層の途中で止めるような凹部を形成してもよい。
（実施例６）
また、実施例５のように多層基板の基板表面と第１層１に限定されることなく第２層２まで凹部を深くして設けて、背の高い部品（インダクタ、トランス、電解コンデンサ、ＩＣなど）または面実装部品（チップ抵抗やチップコンデンサなど）を重ねて搭載することができる。この場合に図１１（ａ）に示すように本体部１１１に電極部１１２を複数設けて面実装部品を実装することもできる（上面、側面、下面）。

図１１（ｂ）に示すように第３層３の上面と第２層２の底部の凹部１１５に複数の電極部１１２と接続される配線４を設けて面実装部品を実装する。そのようにすることで第１層１の上面の配線４が接続される。凹部１１５の壁面の配線４がなくてもよい構成になる（断面図）。

図１１（ｃ）は多層基板ぼ部品面（または半田面）から見た図である。各電極部１１２に配線４が接続され、各配線４は他の部品の端子に接続される。
（実施例７）
次に、上記実施例では多層基板の片面のみに面実装部品を搭載する構造について説明したが、本実施例では基板の両面に面実装部品を搭載する構造（両面実装基板）について図１２（断面図）を用い説明する。

図１２の多層基板は、第１層１、第２層２、第３層１２１（コア基板）、第４層１２２、第５層１２３から構成されている。第１層１と第２層２は上記説明した実施例同様の多層構造である。

第３層１２１は、上記第１層１と第２層２から構成される多層基板（上側多層基板）と、第４層１２２と第５層１２３から構成される多層基板（下側多層基板）とに挟まれる用に配設される。コア基板の両面にそれぞれ上側多層基板と下側多層基板を接合して形成する。

また、第４層１２２、第５層１２３の構造も上記第１層１と第２層２と同じ層構造である。
また、第３層１２１は他の基板より固く強度のある材料を用いることがのぞましい。例えば、基板材料は樹脂（ＦＲ−４系など）や銅板などがのぞましい。また、第３層１２１の両面には配線５が配線されている。

また、多層基板に実装する面実装部品７の実装構造と実装方法は上記実施例と同じである。上側多層基板（第１層１、第２層２）に実装する面実装部品７は、本例では第１層１に設けられた凹部１０（ポケット部）内に収納するとともに配線５と半田１１により接続されている。また、第１層１上の配線５と凹部１０に収納した面実装部品７上に面実装部品７をさらに実装した構造である。

下側多層基板（第４層１２２、第５層１２３）に実装する面実装部品７は、本例では第４層１２２に設けられた凹部１０（ポケット部）内に収納するとともに配線５と半田１１により接続されている。また、第４層１２２上の配線５と凹部１０に収納した面実装部品７の下側に面実装部品７を実装した構造である。

なお、コア基板は、上側多層基板と下側多層基板に設けられたビア、配線とを接続するために配線を備えている。
なお、上記説明した多層基板の第１層１、第２層２、第４層１２２、第５層１２３の基板材料は樹脂（ＦＲ−４系など）を使用した場合である。

次に、両面実装基板の製作方法について図１３に示す製造工程により説明する。
ステップＳ１３１では、第３層１２１（コア基板）の表裏面に配線５の形成をする（パターン形成）。上側多層基板と下側多層基板とを接合するコア基板を配置する。また、第３層１２１にビアを設けてもよい。そして、そのビアにより上側多層基板、下側多層基板に設ける配線５をつないでもよい。
（最下層接合工程：ステップＳ１３２〜Ｓ１３５）
ステップＳ１３２では、第３層１２１の両面にビルドアップ層を形成する。ビルドアップ層は第３層１２１を挟んで第２層２と第４層１２２を接着することで形成する。ここではまだ、第２層２と第４層１２２の第３層１２１に接しない面には、まだ配線５が形成されていない。例えば、その面全体が銅によりメッキされている。コア基板の両面にそれぞれ上側多層基板と下側多層基板の最下層を接合する。

ステップＳ１３３では、第２層２と第４層１２２に穴部１３１を製作するためにレーザにより穴あけを行う（穴あけ加工）。つまり、穴部（ビア１３２用）および面実装部品を収納するための凹部を形成する。

ステップＳ１３４では銅メッキによる層間接続を行う。ステップＳ１３３で開けた穴部１３１を介して第２層２と第４層１２２の表面と第３層１２１の配線５（ビア１３２）を接続するための銅メッキを形成する（層間接続加工）。

ステップＳ１３５では、第２層２と第４層１２２の表面に配線５をおこない第１多層基板を形成する（パターン形成）。
（中間層接合工程）
また、上側多層基板と下側多層基板に中間層が存在する場合には、第１多層基板の両面にそれぞれ上側多層基板と下側多層基板の中間層を順次接合して第２多層基板を形成する。

このとき、中間層ごとにビアおよび面実装部品を収納する凹部を形成するための穴あけ加工と、層間接続加工と、配線の形成を第２多層基板にもおこなう。
（最上層接合工程：ステップＳ１３６〜Ｓ１３７）
ステップＳ１３６では、第３層１２１の両面にビルドアップ層を形成した第２層２と第４層１２２からなる多層基板にさらにビルドアップ層を設ける。

ここで、実際には多層基板は図１３ように全５層の多層基板ではなく中間層が存在する場合がある。そのため、第１多層基板または第２多層基板（中間層）の両面にそれぞれ上側多層基板と下側多層基板の最上層を接合する。

第２層２、第３層１２１、第４層１２２を挟んで第２層２の上側に第１層１を接着し、第４層１２２の下側に第５層１２３を接着する。ここで、第２層２と第４層１２２に接しない面には、まだ配線５が形成されていない。例えば、その面全体が銅によりメッキされている。

ステップＳ１３７では凹部１０と銅メッキによる層間接続を行う。第１層１と第５層１２３に凹部１０を設けるために穴を開け、第２層２と第４層１２２の配線５と第１層１と第５層１２３の銅メッキを接続させるために銅メッキを行う。その後、第１層１と第５層１２３の銅メッキを加工して配線５を形成する（最上層接合工程）。

上記構成によりさらに高密度に面実装部品を実装することができる。
（実施例８）
図１３に示す図はセラミック（ＬＴＣＣなど）材料を使用した多層基板の断面図を示す図である。上記実施例とはことなり基板材料に樹脂（ＦＲ−４系）タイプのものを使用しない構造により高密度に実装する構造を示している。

図１３に示すセラミック多層基板は第１層１４１、第２層１４２、第３層１４３から構成されている。各層はセラミック材料を用いている。
上記のようにセラミック材料を使用してセラミック多層基板を作製することで、従来基板凹部の底面にあった電極がなくなり、基板凹部１４４の底面の配線にをなくすことが可能になる。凹部１４４内に実装される面実装部品は、側壁面電極である配線１４５と接続する。

次に、セラミック多層基板の製作方法について図１５に示す製造工程により説明する。
ステップＳ１５１〜１５４は第１層１４１の製造工程である。ステップＳ１５５〜１５７は第２層１４２の製造工程である。ステップＳ１５８〜１５９は第３層１４３の製造工程である。

第１層１４１の製造工程について説明する。
ステップＳ１５１では、第１層１４１となるセラミック基板（ＬＴＣＣ材１）をセットする。

ステップＳ１５２では、第１層１４１のセラミック基板に貫通孔１５１を開ける。貫通孔１５１はビアまたは面実装部品を収納す凹部１４４となる。
ステップＳ１５３では、ビア１５２（１４５）および配線１４５を印刷する（パターン形成は銀ペースなどを用いる）。

ステップＳ１５４では、ポケット１５４を形成するために打ち抜きなどにより貫通孔を開ける。このとき、ポケット１５４の側壁面には配線１４５が残るように打ち抜く。
第２層１４２の製造工程について説明する。

ステップＳ１５５では、第２層１４２となるセラミック基板（ＬＴＣＣ材２）をセットする。
ステップＳ１５６では、第２層１４２のセラミック基板に貫通孔１５１を開ける。貫通孔１５１はビアまたは面実装部品を収納す凹部１４４となる。

ステップＳ１５７では、ビア１５２（１４５）および配線１４５を印刷する（パターン形成は銀ペースなどを用いる）。
第３層１４３の製造工程について説明する。

ステップＳ１５８では、第３層１４３となるセラミック基板（ＬＴＣＣ材３）をセットする。
ステップＳ１５９では、配線１４５を印刷する（パターン形成は銀ペースなどを用いる）。

上記セラミック多層基板（ＬＴＣＣ材１〜３）を構成する層ごとにビアおよび面実装部品を収納する凹部１４４を形成するための穴あけ加工と、配線を形成する（層形成工程）。

上記各層を製作後、ステップＳ１５１０において第１層１４１となるセラミック基板（ＬＴＣＣ材１）と第２層１４２となるセラミック基板（ＬＴＣＣ材２）と第３層１４３となるセラミック基板（ＬＴＣＣ材３）とを重ね合わせてセットする。

ステップＳ１５１１では上記各層を一括してプレスして多層基板を製作する（プレス工程）。
このように、セラミック基板を用いることで、従来のように２層づつ層数を増加させなくても、１層づつ層数を増やしていくことができる。

また、実施例７のようにコア基板を用いる必要もない。
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

本発明の原理構造を示す図であり、実施例１の構造を示す図である。 （ａ）両端に電極部を備えたチップ部品を示す図である。（ｂ）両端に電極部を備えた別の形状のチップ部品を示す図である。（ｃ）前面を金属めっきした部品を示す図である。（ｄ）絶縁部品（基板などと同じ素材の部品）を示した図である。 （ａ）、（ｂ）面実装部品と配線の関係を示す図である。 実施例１の製造工程を示す図である。 実施例２の構造を示す図である。 （ａ）半導体チップパッケージを実装する場合の構造を示す図である。（ｂ）チップ抵抗の上に半導体チップパッケージのボールを実装した図である。 （ａ）、（ｂ）面実装部品と配線の関係を示す図である。 （ａ）面実装部品の関係を示す図である。（ｂ）面実装部品（チップ抵抗）を実装した図である。（ｃ）半導体ベアチップと実装部品の関係を示す図である。 （ａ）バンプ付き面実装部品を示す図である。（ｂ）基板側の凹部内のバンプを示す図である。 （ａ）実施例５の部品の形状を示す図である。（ｂ）実施例５の基板断面図である。 （ａ）実施例６の部品の形状を示す図である。（ｂ）実施例６の基板断面図である。（ｃ）面実装部品と配線の関係を示す図である。 実施例７の構造を示す図である。 実施例７の多層基板の製造工程を示す図である。 実施例８の構造を示す図である。 実施例８の多層基板の製造工程を示す図である。

符号の説明

１…第１層、２…第２層、３…第３層、４、５…配線（銅配線など）、６…ビア
７…面実装部品、８…本体部、９…電極部、１０…凹部（ポケット部）
１２…レジスト、１３…皮膜抵抗
２１…本体部、２２…電極部、２４…本体部、２５…電極部
２７…本体部、２８…電極部、２９…本体部
３１…配線、３２…凹部（ポケット部）、
３３、３５…本体部、３４、３６…電極部
６１…半導体チップパッケージ、６２…ボール
７１…配線、７２…凹部（ポケット部）、７３…本体部、７４…電極部
８１…面実装部品（チップ抵抗）、８２…皮膜抵抗、８３…電極部
８４…バンプ（チップ抵抗側）、８５…バンプ（基板側）
８６…バンプ（半導体ベアチップ用）、８７…アンダーフィル（チップ抵抗用）
８８…半導体ベアチップ、８９…アンダーフィル（半導体ベアチップ用）
１０１…本体部、１０２…電極部、１０４…半田
１１１…本体部、１１２…電極部、１１４…半田
１１５…凹部（ポケット部）
１２１…第３層、１２２…第４層、１２３…第５層、１３１…穴部、１３２…ビア、
１４１…第１層、１４２…第２層、１４３…第３層、１４４…凹部、１４５…配線、

Claims (11)

1. 多層基板の部品面または半田面から中層まで貫通する凹部を設け、
   前記凹部に面実装部品である下段実装部品を収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、
   前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部に前記上段実装部品の電極部を重ねて配置する、
   ことを特徴とする多層基板。
2. 前記下段実装部品を収納する前記凹部は底面に前記下段実装部品の前記電極部と接続される配線を設けることを特徴とする請求項１に記載の多層基板。
3. 前記下段実装部品を収納する前記凹部は、前記部品面または前記半田面に設けた配線と前記凹部の底面の配線とを接続するために前記凹部の壁面に配線を設けることを特徴とする請求項２に記載の多層基板。
4. 前記上段実装部品は半導体チップパッケージであることを特徴とする請求項１に記載の多層基板。
5. 前記上段実装部品は半導体ベアチップであることを特徴とする請求項１に記載の多層基板。
6. 前記下段実装部品を収納する前記凹部は、前記部品面または前記半田面に設けた配線と前記凹部の底面の配線とを接続するために前記凹部の壁面の配線にバンプをを設けることを特徴とする請求項２に記載の多層基板。
7. 前記下段実装部品はバンプを配設することを特徴とする請求項６に記載の多層基板。
8. 多層基板の部品面または半田面から中層まで貫通する凹部に、メタルマスクによりクリーム半田を前記部品面から前記凹部の壁面と前記凹部の底面の配線に跨るように塗布する半田塗布工程と、
   前記面実装部品である下段実装部品を凹部に収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記クリーム半田が前記部品面および前記半田面の配線と、実装した前記下段実装部品の電極部に流れるようにする下段実装部品実装工程と、
   前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部や、前記部品面および前記半田面の配線上の前記クリーム半田を介して前記上段実装部品の電極部を重ねて配置する上段実装部品実装工程と、
   実装済みの前記多層基板をリフローする工程と、
   を有することを特徴とする多層基板の実装方法。
9. 多層基板の部品面または半田面から中層まで貫通する凹部に、面実装部品の電極部にバンプを設けた下段実装部品を凹部に収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、前記部品面および前記半田面の配線と、実装した前記下段実装部品の電極部のバンプを接合する下段バンプ接合工程と、
   前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を実装する上段実装部品実装工程と、
   を有することを特徴とする多層基板の実装方法。
10. 前記下段実装部品を収納する前記凹部は、前記下段実装部品の前記電極部と接続される配線を前記凹部の側壁面のみに設けることを特徴とする請求項１に記載の多層基板。
11. 多層基板の部品面または半田面から中層まで貫通する凹部を設け、
    前記凹部に面実装部品である下段実装部品を収納し、前記多層基板の前記部品面または前記半田面と前記下段実装部品の上面が略一平面になるように配置し、
    前記下段実装部品が収納された前記多層基板の前記部品面または前記半田面にさらに面実装部品である上段実装部品を前記下段実装部品の電極部に前記上段実装部品の電極部を重ねて配置する構造である上側多層基板と下側多層基板を設け、
    前記上側多層基板と前記下側多層基板の前記半田面を接合して形成されることを特徴とする多層基板。