KR20160040927A - 반도체 패키지 및 그 제조 방법 - Google Patents

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장재권
장철용
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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법은, 기판 위에 반도체 소자를 실장하는 단계; 상기 반도체 소자를 한정하고, 적어도 하나의 내부 측면이 기울기를 갖도록 음각된 금형을 상기 기판 위에 배치하는 단계; 상기 금형 내에 몰딩재를 제공하여 상기 반도체 소자를 밀봉하는 단계; 상기 금형을 상기 기판으로부터 제거하는 단계; 및 상기 몰딩재의 상면 및 측면을 덮도록 전자기 차폐막을 형성하는 단계;를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 전자기 차폐(Electromagnetic shielding) 특성을 개선시킨 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자에서 발생하는 주파수는 다른 반도체 소자의 동작을 교란시켜 오동작을 발생시킬 수 있다. 이를 방지하기 위하여, 각 반도체 소자로부터 발생하는 전자기파를 차폐하는 전자기 차폐막을 반도체 패키지에 형성할 수 있다.
최근 다양한 반도체 장치에서 사용되는 RF(Radio Frequency), LSI(Large Scaled Integrated circuit), 메모리 등의 반도체 소자는 높은 주파수에서 동작하여 이로부터 발생하는 전자기파를 차폐하는 것이 더욱 중요한 문제가 되었다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 반도체 소자로부터 발생하는 전자기파를 보다 효과적으로 차폐할 수 있는 반도체 패키지 및 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지및 그 제조 방법을 제공한다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지 및 그 제조 방법은, 기판 위에 반도체 소자를 실장하는 단계; 상기 반도체 소자를 한정하고, 적어도 하나의 내부 측면이 기울기를 갖도록 음각된 금형을 상기 기판 위에 배치하는 단계; 상기 금형 내에 몰딩재를 제공하여 상기 반도체 소자를 밀봉하는 단계; 상기 금형을 상기 기판으로부터 제거하는 단계; 및 상기 몰딩재의 상면 및 측면을 덮도록 전자기 차폐막을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 적어도 하나의 내부 측면은 적어도 하나의 일정한 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 적어도 하나의 내부 측면은 연속적인 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 적어도 하나의 내부 측면은 둥근 형상인 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 전자기 차폐막은 상기 기판의 측면을 덮는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 전자기 차폐막은 스퍼터링(sputtering), 스프레잉(spraying), 또는 플레이팅(plating)을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 몰딩재의 상면에 형성되는 상기 전자기 차폐막의 상면 두께는 상기 몰딩재의 측면에 형성되는 상기 전자기 차폐막의 측면 두께와 실질적으로 동일한 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 전자기 차폐막은 금속, 전도성 금속-폴리머 복합체(Conductive metal-polymer composite), 또는 메탈페이스트(Metal paste) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 전자기 차폐막은 접착층(adhesion layer), 전도성 물질층(conductive material layer), 및 보호층(protection layer)이 차례로 적층된 구조를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 기판은 그라운드층을 포함하고, 상기 전자기 차폐막은 상기 그라운드층에 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지 및 그 제조 방법은, 기판 위에 복수의 반도체 소자들을 실장하는 단계; 상기 복수의 반도체 소자들을 각각 한정하도록 음각된 복수의 단위 몰딩 공간들을 포함하는 금형을 상기 기판 위에 배치하는 단계; 상기 복수의 단위 몰딩 공간들 내에 몰딩재를 제공하여 상기 복수의 반도체 소자들을 밀봉하는 단계; 상기 금형을 상기 기판으로부터 제거하는 단계; 상기 밀봉재로 밀봉된 상기 복수의 반도체 소자들이 개별 패키지로 분리되도록 상기 기판을 절단하는 단계; 및 상기 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막을 형성하는 단계;를 포함하고, 상기 복수의 단위 몰딩 공간들 중 인접하는 단위 몰딩 공간들은 상기 금형의 내부 상면으로부터 돌출되고 아래로 갈수록 좁아지는 복수의 벽들에 의해 각각 구분되는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들 중 적어도 하나는 상기 기판의 상면으로부터 이격되도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 인접하는 두 개의 단위 몰딩 공간들은 서로 연통하고, 상기 몰딩재 형성 단계에서 상기 복수의 단위 몰딩 공간들 중 어느 하나의 단위 몰딩 공간에 몰딩재를 제공하는 것에 의해 인접하는 다른 단위 몰딩 공간에도 몰딩재가 제공되는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들 중 적어도 하나는 상기 기판의 상면과 접하는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들의 외면(outer surface)은 적어도 하나의 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들의 외면은 연속적인 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들의 외면은 둥근 형상을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 복수의 벽들은 상기 단위 몰딩 공간을 한정하도록 제1 방향으로 연장되는 제1 벽과, 상기 제1 방향과는 다른 제2 방향으로 연장되는 제2 벽을 포함하고, 상기 제1 벽의 외면의 제1 기울기와 상기 제2 벽의 외면의 제2 기울기는 서로 다른 것을 특징으로 하는 반도체 패키지의 제조 방법일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지 및 그 제조 방법은, 기판 위에 반도체 소자를 실장하는 단계; 상기 반도체 소자를 한정하고, 적어도 하나의 내부 측면이 기울기를 갖도록 음각된 금형을 상기 기판 위에 배치하는 단계; 및 상기 금형 내에 몰딩재를 주입하여 상기 반도체 소자를 밀봉하는 단계;를 포함하는 반도체 패키지의 제조 방법일 수 있다.
일부 실시예들에서, 상기 금형을 상기 기판으로부터 제거하고, 상기 몰딩재의 상면 및 측면에 전자기 차폐막을 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법일 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 몰딩재가 주입되는 금형의 형상을 일부 변경함으로서 추가 공정없이 몰딩재의 측면이 기울기를 갖도록 제조할 수 있다. 이에 따라 상기 몰딩재의 상면 및 측면을 덮도록 형성되는 전자기 차폐막의 두께 균일도를 향상시키고, 전자기 차폐 특성을 개선할 수 있다. 또한, 몰딩재의 형상 변경에 따라 개별 반도체 패키지 사이가 얇은 두께로 연결되어 있으므로, 개별 반도체 패키지로의 분리 공정이 용이할 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로 차트이다.
도 2a 내지 도 2g는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 반도체 패키지에 포함되는 전자기 차폐막의 상면의 두께와 측면의 두께를 비교하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 5a 및 도 6b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.도 7a 내지 도 7f는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 9a 및 도 10b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 11a 내지 도 12c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 사시도들이다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 14는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 보여주는 블럭 구성도이다.
도 15은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어 야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로 차트이다.
도 1a을 참조하면, 먼저 기판 위에 적어도 하나의 반도체 소자를 실장한다(S10). 그 후 상기 적어도 하나의 반도체 소자를 한정하고 적어도 하나의 내부 측면이 기울기를 갖도록 음각된 금형을 상기 기판 위에 배치한다(S20). 그 후, 상기 금형 내에 몰딩재를 주입하여 상기 반도체 소자를 밀봉한다(S30). 상기 몰딩재가 고정되면 상기 금형을 상기 기판으로부터 제거한다(S40). 그 후, 상기 몰딩재의 상면 및 측면을 덮도록 전자기 차폐막을 형성한다(S50). 내부 측면에 기울기를 갖는 상기 금형에 의해 제조되는 상기 몰딩재는 측면에 기울기를 포함할 수 있다. 이에 따라, 상기 전자기 차폐막을 형성하기 위한 전자기 차폐 물질이 상기 몰딩재의 상면으로부터 도포되더라도, 상기 몰딩재의 측면에서도 균일한 두께의 전자기 차폐막을 형성될 수 있다. 상세한 제조 방법에 대해서는 도 2a 내지 도 2g를 참조하여 후술하도록 한다.
도 1b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 플로 차트이다. 도 1b의 반도체 패키지의 제조 방법은 도 1a의 반도체 패키지의 제조 방법과 유사하나 복수의 반도체 패키지들을 동시에 제조하는 차이점이 있다.
도 1b를 참조하면, 먼저 기판 위에 복수의 반도체 소자들을 실장한다(S15). 그 후, 상기 복수의 반도체 소자들을 각각 한정하도록 음각된 복수의 단위 몰딩 공간들(unit of molding space)을 포함하는 금형을 상기 기판 위에 배치한다(S25). 이 때, 상기 복수의 단위 몰딩 공간들 중 인접하는 단위 몰딩 공간들은 상기 금형의 내부 상면으로부터 돌출되고 아래로 갈수록 좁아지는 복수의 벽들에 의해 각각 구분될 수 있다. 그 후, 상기 복수의 단위 몰딩 공간들 내에 몰딩재를 주입하여 상기 복수의 반도체 소자들을 밀봉한다(S35). 그 후 상기 금형을 상기 기판으로부터 제거한다(S45). 그리고 상기 밀봉재로 밀봉된 상기 복수의 반도체 소자들이 개별 패키지로 분리되도록 상기 기판 및 상기 몰딩재를 절단한다(S55). 그 후, 상기 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막을 형성하여(S65), 전자기 차폐막을 갖는 반도체 패키지를 제조할 수 있다. 상세한 제조 방법에 대해서는 도 2a 내지 도 2g를 참조하여 후술하도록 한다.
도 2a 내지 도 2g은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 단면도들이다. 도 2a 내지 도 2g에서는 도 1b의 복수의 반도체 패키지들의 제조 방법에 대해 도시하고 있으나, 도 1a의 개별 반도체 패키지의 제조 방법에 대해서도 동일하게 적용될 수 있다. 이 경우 도 2e의 개별 패키지로의 분리 단계는 생략될 수 있다.
도 2a를 참조하면, 도 1b의 기판 실장 단계(S15)를 나타낸 것이다. 적어도 하나의 반도체 소자, 예를 들어 메모리 소자(20a-1)와 논리 소자(20b-1)는 기판(10) 위에 실장될 수 있다.
상기 기판(10)은 PCB(Printed Circuit Board)일 수 있으며, 다층 구조를 가질 수 있다. 예를 들어, 상기 기판(10)은 제1 배선층(11a), 제1 절연층(13a), 그라운드층(ground layer)(15), 제2 절연층(13b), 및 제2 배선층(11b)이 차례로 적층된 구조일 수 있다. 도 2a에서는 상기 기판(10)이 5개의 층의 적층 구조인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 기판(10)에 포함되는 배선층 및/또는 절연층은 1개 또는 3개 이상일 수 있다. 일부 실시예들에서, 상기 기판(10)은 금속층, 절연층, 및 그라운드층이 차례로 적층된 구조일 수 있다. 일부 실시예들에서, 상기 기판(10)은 유기 기판(Organic substrate), 세라믹 기판(Ceramic substrate), 무기 기판(Inorganic substrate), 유리 기판(Glass), 또는 반도체 기판 중 적어도 하나를 포함할 수 있다.
상기 제1 배선층(11a)은 상기 메모리 소자(20a-1) 및 상기 논리 소자(20b-1)와 전기적으로 연결되기 위한 회로 패턴이 형성될 수 있고, 제2 배선층(11b)은 상기 메모리 소자(20a-1) 및 상기 논리 소자(20b-1)를 외부 회로(도시 생략)와 전기적으로 연결하기 위한 회로 패턴이 형성될 수 있으며, 금속 물질을 포함할 수 있다. 상기 제1 절연층(13a) 및/또는 제2 절연층(13b)은 FR-4(Epoxy Resin)을 포함할 수 있다. 상기 그라운드층(15)은 전기적 신호의 접지가 가능할 수 있으며, 금속을 포함할 수 있다. 도 2a에서는 상기 그라운드층(15)이 상기 기판(10)의 중앙에 삽입된 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상기 기판(10)의 상면, 하면 또는 어떠한 층에도 형성될 수 있다.
상기 메모리 소자(20a-1)는 와이어(20a-2)에 의해 상기 기판(10)에 전기적으로 연결될 수 있다. 또한 상기 논리 소자(20b-1)는 연결 부재, 예를 들어 범프(20b-2)에 의해 상기 기판(10)에 전기적으로 연결될 수 있다.
도 2a 내지 도 2g에서는 2개의 반도체 소자, 즉 상기 메모리 소자(20a-1) 및 상기 논리 소자(20b-1)가 기판(10)에 실장된 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상은 상기 기판(10)에 실장되는 반도체 소자의 종류 및 개수에 제한되지 않으므로, 상기 기판(10) 상에는 RF(Radio Frequency) 소자, LSI(Large Scale Integrated) 소자, 로직 소자, 메모리 소자가 1개 또는 3개 이상 실장될 수 있다.
이하 동일한 참조 부호는 동일한 부재를 나타내며, 동일한 부재에 대해서는 중복 설명을 피하기 위해서 자세한 설명을 생략하도록 한다.
도 2b를 참조하면, 도 1b의 기판 상에 금형 배치 단계(S25)를 나타낸 것이다. 금형(50-1)은 기판(10) 상의 반도체 소자(20a-1, 20b-1)를 내부에 한정하도록 상기 기판(10) 상에 배치될 수 있다. 상기 금형(50-1)은 상기 금형(50-1)의 내부 상면(50T)으로부터 돌출되고 아래로 갈수록 좁아지는 복수의 벽(50W1)들에 의해 구분되는 복수의 단위 몰딩 공간(50U)들을 포함할 수 있다. 상기 단위 몰딩 공간(50U)의 벽(50W1)은 상기 금형(50-1)의 내부 상면(50T)으로부터 상기 기판(10)으로 연장됨에 따라 폭이 좁아져서, 상기 단위 몰딩 공간(50U)의 내부 측면이 기울기, 예를 들어 둥근 형상(50S1)을 가질 수 있다.
상기 복수의 벽(50W1)들은 상기 기판(10)으로부터 이격될 수 있다. 이에 따라, 인접하는 상기 단위 몰딩 공간(50U) 사이는 연통될 수 있다.
도 2c를 참조하면, 도 2b의 금형 내 몰딩재 물질 주입 단계(S35)를 나타낸 것이다. 기판(10)과 금형(50-1)으로 한정되는 복수의 단위 몰딩 공간(50U)들 내에 몰딩재(molding material)(30-1)를 주입하여 상기 메모리 소자(20a-1)와 논리 소자(20b-1)를 밀봉(encapsulate)할 수 있다. 전술한 바에 따라, 인접하는 상기 단위 몰딩 공간(50U) 사이는 연통되어 있으며, 어느 하나의 단위 몰딩 공간(50U)에 몰딩재 물질을 주입하면 다른 하나의 단위 몰딩 공간(50U)에도 상기 몰딩재 물질이 주입될 수 있다.
상기 몰딩재(30-1)는 상기 메모리 소자(20a-1), 상기 와이어(20a-2), 상기 논리 소자(20b-1), 및 상기 범프(20b-2)를 열, 수분, 충격 등으로부터 보호하기 위한 것이다. 이에 따라, 상기 몰딩재(30-1)는 상기 메모리 소자(20a-1), 상기 와이어(20a-2), 상기 논리 소자(20b-1), 및 상기 범프(20b-2)를 밀봉하면서 상기 기판(10)의 상면을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 몰딩재(30-1)는 EMC(Epoxy Molding Compound)일 수 있다.
도 2d를 참조하면, 도 1b의 금형 제거 단계(S45)를 나타낸 것이다. 상기 기판(10)과 상기 금형(50-1) 내에 주입된 상기 몰딩재(30-1)가 고정이 되면, 상기 기판(10)으로부터 상기 금형(50-1)을 제거할 수 있다. 상기 금형(50-1)을 제거한 후 상기 기판(10)상에는 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-1)가 형성되어 있다. 상기 몰딩재(30-1)는 개별 패키지로 분리될 경계선에서 홈(h)이 패인 형상을 가진다. 즉, 상기 몰딩재(30-1)의 상면은 상기 기판(10)의 상면으로부터 제1 높이(H1)에 있고, 상기 제1 높이(H1)로부터 상기 제1 높이(H1)보다는 낮은 제2 높이(H2)까지 상기 몰딩재(30-1)의 측면은 도 2c의 금형(50-1)의 내부 측면을 따라 둥근 형상(30S1)을 가질 수 있다.
도 2e를 참조하면, 도 1b의 개별 반도체 패키지로의 분리 단계(S55)를 나타낸 것이다. 몰딩재(30-1)로 밀봉된 반도체 소자(20a-1, 20b-1)가 개별 패키지로 분리되도록 상기 기판(10) 및 상기 몰딩재(30-1)를 절단할 수 있다. 이 때, 개별 패키지로 절단하기 위하여 절단기, 예를 들어 블레이드(blade)(60) 또는 레이저 드릴(laser drill)을 이용할 수 있다. 또한, 개별 패키지로의 분리 공정은 동시에 또는 순차적으로 수행될 수 있다.
일반적인 경우, 개별 반도체 패키지로의 분리 공정을 수행할 때 분리를 더욱 용이하게 하기 위하여 개별 반도체 패키지 사이에 홈을 형성하는 등의 공정이 삽입될 수 있다. 그러나, 본 발명의 반도체 패키지의 제조 방법에 따르면, 몰딩재 형성 단계(S35)에서 단위 몰딩 공간(50U) 사이의 벽(50W1)에 의해 개별 패키지로 분리될 경계선에서 이미 홈(h)이 형성되어 있다. 이에 따라, 개별 패키지 사이에 홈을 형성하는 별도 공정을 하지 않더라도 개별 패키지간의 분리를 용이하게 할 수 있는 배치 프로세스(Batch process)가 가능하다.
도 2f를 참조하면, 개별 반도체 패키지로의 분리된 상태를 나타낸 것이다. 상기 몰딩재(30-1)의 상면은 기판(10)의 상면으로부터 제1 높이(H1)에 있고, 상기 몰딩재(30-1)의 측면은 상기 제1 높이(H1)로부터 상기 제1 높이(H1)보다 낮은 제2 높이(H2)까지 기울기를 가질 수 있다. 구체적으로는, 상기 몰딩재(30-1)의 측면은 상기 제1 높이(H1)부터 상기 제2 높이(H2)까지 연속적인 기울기를 가지는 둥근 형상(30S1)일 수 있다. 상기 몰딩재(30-1)의 측면은 상기 기판(10)의 상면으로부터 제2 높이(H2)까지 상기 기판(10)과 수직일 수 있다. 즉, 상기 몰딩재(30-1)의 측면 중 상기 기판(10)으로부터 제2 높이(H2)까지는 도 2e의 블레이드(60)에 의한 단순 절단이 되어 상기 기판(10)에 대하여 수직일 수 있다. 일부 실시예들에서, 상기 몰딩재(30-1)의 측면은 도 2e의 블레이드(60)에 의해 추가적인 연마 과정을 거칠 수 있다. 이 경우 상기 기판(10)으로부터 상기 제2 높이(H2)까지 도 2e의 블레이드(60)에 의한 추가적인 기울기가 발생할 수 있다.
도 2g를 참조하면, 도 1b의 전자기 차폐막 형성 단계(S65)를 나타낸 것이다. 개별 반도체 패키지의 상면 및 측면을 덮도록 전자기 차폐막 물질을 도포할 수 있다. 이 때, 전자기 차폐막(40-1)은 스퍼터링(sputtering), 스프레잉(spraying), 또는 플레이팅(plating)을 이용하여 형성할 수 있다.
상기 전자기 차폐막(40-1)은 상기 기판(10)의 하면을 노출시키고, 상기 기판(10)의 측면 및 상기 기판(10)상에 형성된 상기 몰딩재(30-1)의 외면을 덮도록 형성될 수 있다. 이에 따라, 상기 전자기 차폐막(40-1)의 측면은 상기 몰딩재(30-1) 측면의 둥근 형상(30S1)을 따라 둥글게 형성될 수 있다. 이에 따라, 상기 몰딩재(30-1)의 측면에 형성되는 상기 전자기 차폐막(40-1)의 두께가 전자기 차폐 특성을 개선시킬 수 있을 정도로 충분히 확보될 수 있다.
일반적인 경우, 기판상에 형성된 몰딩재를 포함하는 반도체 패키지는 육면체 형상인 경우가 많다. 즉, 몰딩재의 상면과 측면이 수직인 형상을 가지는 경우 많다. 이것은 반도체 패키지의 대량 생산을 위해 하나의 기판 상에 여러 반도체 소자를 배치하고, 균일한 두께의 몰딩재를 형성한 후 블레이드 등을 통해 단순 분리하는 반도체 패키지의 일반적인 제조 방법을 거친 결과일 수 있다.
그러나, 이러한 육면체 형상의 반도체 패키지는 반도체 패키지의 외면을 덮는 전자기 차폐막의 효율을 감소시킬 수 있다. 전자기 차폐막이란 외부 전자기파에 의한 반도체 소자의 오동작을 방지하기 위해 반도체 패키지의 외면에 형성시키는 것으로, 최근 반도체 소자가 고주파수를 사용함에 따라 외부 전자기파의 효과적인 차단이 가능한 전자기 차폐막을 가진 반도체 패키지가 더욱 요구되고 있다.
전자기 차폐막은 기판 및 기판상에 형성된 몰딩재의 외면에 전자기 차폐 물질을 코팅하여 형성할 수 있다. 그런데 몰딩재가 육면체 형상일 경우 몰딩재의 상면에 형성되는 전자기 차폐막의 두께와 몰딩재의 측면에 형성되는 전자기 차폐막의 두께가 균일하지 않아 전자기 차폐 특성이 열화될 수 있다. 이것은 일반적으로 전자기 차폐 물질을 코팅하는 공정에서 전자기 차폐 물질 소스가 몰딩재의 상부쪽에 위치하기 때문이다. 특히 몰딩재의 모서리가 각이 진 경우, 전자기 차폐 물질이 모서리에 집중적으로 형성되어 몰딩재 측면의 하부로 갈수록 전자기 차폐막의 두께가 얇아지는 문제가 발생한다. 충분한 두께의 전자기 차폐막이 확보되지 못하는 것은 전자기 차폐 기능을 손실함을 의미할 수 있다.
이에 따라, 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법에 의해 형성되는 반도체 패키지(100)는 몰딩재(30-1)의 측면이 기울기, 예를 들어 둥근 형상(30S1)을 갖게 하여, 전자기 차폐 물질 소스가 몰딩재(30-1)의 상부에 위치하는 일반적인 장치를 이용하더라도 상기 몰딩재(30-1)의 상면과 측면에 충분한 두께의 전자기 차폐막(40-1)을 형성시킬 수 있도록 한다. 또한 본 발명의 기술적 사상에 따르면, 몰딩재(30-1)의 측면(30S1)에 기울기를 획득하는 수단으로 신규 장비를 도입한다거나 별도 공정의 추가없이 금형(50-1)의 형상을 일부 변경하는 방법을 채택하고 있어서, 시간 비용상의 실익이 크다.
상기 전자기 차폐막(40-1)은 상기 기판(10)에 형성되어 있는 그라운드층(15)과 전기적으로 연결되어 있다.
일부 실시예들에서, 상기 전자기 차폐막(40-1)은 전도성 물질(Conductive material)을 포함할 수 있다. 이에 따라, 상기 전자기 차페막(40-1)은 금속(Metal), 전도성 금속-폴리머 복합체(Conductive metal-polymer composite), 또는 메탈페이스트(Metal paste) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 전자기 차폐막(40-1)은 폴리우레탄(Polyuretane)과 은(Ag) 입자를 포함하는 전도성 금속-폴리머 복합체일 수 있다.
일부 실시예들에서, 상기 전자기 차페막(40-1)은 적어도 하나의 전도성 물질층을 포함할 수 있다. 즉, 상기 전자기 차폐막(40-1)은 단일 금속 층(Single metal layer), 또는 다층 금속층(Multi-metal layer)일 수 있다. 예를 들어, 상기 전자기 차폐막(40-1)은 접착층(Adhesion layer), 전도성 물질층(Conductive material layer), 및 보호층(Protection layer)이 차례로 적층된 구조를 포함하는 다층 금속층을 포함할 수 있다. 이 경우, 상기 접착층은 니켈(Ni), 구리(Cu), 티타늄(Ti), 크롬(Cr), 스테인리스강(Stainless steel) 또는 그 조합을 포함할 수 있다. 상기 접착층은 무전해 도금 방식을 통해 형성될 수 있다. 또한 상기 전도성 물질층은 구리, 은 또는 그 조합을 포함할 수 있다. 상기 전도성 물질층은 전해 도금 방식을 통해 형성될 수 있다. 또한 상기 보호층은 니켈 또는 스테인리스강을 포함할 수 있다.
도 2b 및 도 2c에서는 상기 금형(50-1)의 상기 단위 몰딩 공간(50U)의 내부 측면이 둥글게 형성되어 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 내부 측면은 적어도 하나의 일정한 기울기를 갖는 면일 수 있다. 이에 대해서는 도 5a 내지 도 6b를 참조하여 상세히 설명하도록 한다.
또한, 도 2b 및 도 2c에서는 상기 금형(50-1)의 인접하는 상기 단위 몰딩 공간(50U) 사이에 형성되는 벽(50W1)이 기판(10)에 접하지 않는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 단위 몰딩 공간(50U)의 벽(50W1)은 상기 금형(50-1)의 내부 상면으로부터 상기 기판(10)의 상면과 접하도록 연장될 수 있다. 이에 대해서는 도 7a 내지 도 9b를 참조하여 상세히 설명하도록 한다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 반도체 패키지(100)에 포함되는 전자기 차폐막(40-1a, 40-1b)의 상면의 두께와 측면의 두께를 비교하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 패키지(100)의 일부 실시예들에서, 몰딩재(30-1)의 측면에 기울기를 갖는 구간(D)에 형성되는 상기 전자기 차폐막(40-1a)은 상기 몰딩재(30-1)의 상면에서 제1 두께(T1)을 가지고, 상기 몰딩재(30-1)의 측면에서 최대 제2 두께(T2)로부터 최소 제3 두께(T3)까지의 연속적인 두께 범위를 가질 수 있다.
몰딩재(30-1)의 측면이 기울기를 가질 경우 상기 전자기 차폐막(40-1a)이 상기 몰딩재(30-1)의 외면 및 상기 기판(10)의 측면에 보다 용이하게 형성될 수 있다. 그러나 이 경우에도, 전자기 차폐 물질 소스가 상기 반도체 패키지(100)의 상측에 존재할 경우, 상기 몰딩재(30-1)의 측면에 형성되는 전자기 차폐막(40-1a)의 두께가 상기 몰딩재(30-1)의 상면에 형성되는 전자기 차폐막(40-1a)의 두께보다는 작을 수 있다.
도 3b를 참조하면, 반도체 패키지(100)의 일부 실시예들에서, 상기 전자기 차폐막(40-1b)의 상면 두께(T1)와 상기 전자기 차폐막(40-1b)의 측면 두께(T4)는 동일할 수 있다.
다만, 본 발명의 기술적 사상에 의한 전자기 차폐막의 상면과 측면의 두께가 도 4a 및 도 4b에서 도시한 내용에 한정되는 것은 아니다. 따라서, 본 발명의 기술적 사상의 범위는 상기 몰딩재(30-1)의 상면, 둥근 형상의 측면, 상기 기판(10)에 수직인 형상의 측면, 및 상기 기판(10)의 측면을 덮도록 형성되어 있는 전자기 차폐막(40-1)을 포함하는 반도체 패키지에 미친다.
도 4a 내지 도 4c는 도 2a 내지 도 2g에 따른 반도체 패키지(100)의 제조 방법을 설명하기 위한 사시도들이다.
도 4a를 참조하면, 도 4a의 사시도는 도 2c의 단면도와 대응될 수 있다. 금형(50-1)은 상기 단위 몰딩 공간을 매트릭스 형태로 복수개 포함할 수 있다. 인접한 상기 단위 몰딩 공간(50U) 사이를 나누는 상기 금형(50-1)의 벽(50W1)은 상기 금형(50-1)의 내부 상면으로부터 돌출되고 상기 기판(10)으로부터 이격되어 있다. 도 2c에서 전술한 바와 같이, 상기 벽(50W1)은 상기 금형(50-1)의 내부 상면으로부터 아래로 갈수록 폭이 좁아질 수 있다. 이에 따라, 상기 금형(50-1)의 내부 측면은 연속적인 기울기, 예를 들어 둥근 형상(50S1)을 가질 수 있다. 이에 의해 인접하는 상기 단위 몰딩 공간(50U) 사이는 연통되어 있으므로, 어느 하나의 단위 몰딩 공간(50U)에의 몰딩 물질을 주입하는 것에 의해 다른 하나의 단위 몰딩 공간(50U)에도 몰딩 물질이 주입될 수 있다.
도 4a에 나타나는 반도체 패키지(100)에서는 하나의 상기 단위 몰딩 공간(50U)을 한정하는 복수의 벽(50W1)들, 즉 제1 방향 (도 4a에서 x방향)으로 연장되는 제1 벽(50W1-1) 및 제2 방향 (도 4a에서 y방향)으로 연장되는 제2 벽(50W1-2)이 동일한 형상을 가지는 것으로 도시되어 있다. 즉, 상기 제1 벽(50W1-1) 및 상기 제2 벽(50W1-2)은 모두 상기 금형(50-1)의 내부 상면으로부터 돌출되어 상기 기판(10)의 상면으로부터 이격되어 있다. 또한 상기 제1 벽(50W1-1) 및 상기 제2 벽(50W1-2)의 내부 측면은 모두 둥근 형상(50S1)을 가진다.
그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법에 사용되는 금형은 하나의 단위 몰딩 공간(50U)을 한정하도록 제1 방향으로 연장되는 제1 벽 및 제2 방향으로 연장되는 제2 벽을 가지고, 상기 제1 벽 및/또는 제2 벽은 도 2c, 도 5a, 도 6a, 도 7b, 도 8a, 도 9a의 단면도에 나타나는 벽(50W-1, 50W-2, 50W-3, 50W-4, 50W-5, 50W-6)들 중 선택되는 적어도 하나일 수 있다. 이에 따라, 어떤 인접한 단위 몰딩 공간(50U) 사이에는 기울기를 갖는 벽이 존재하지 않을 수 있다.
도 4b를 참조하면, 금형(50-1)을 제거한 후 기판(10)상에 형성된 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-1)를 나타낸 것이다. 도 4b의 사시도는 도 2d의 단면도와 대응될 수 있다. 상기 몰딩재(30-1)의 측면 중 제1 높이(H1)로부터 제2 높이(H2)까지는 기울기를 갖는 면, 예를 들어 둥근 형상(30S1)일 수 있다. 또한 상기 몰딩재(30-1)의 측면 중 상기 기판(10)의 상면으로부터 상기 제2 높이(H2)까지는 복수의 개별 패키지들 사이가 상기 몰딩재(30-1)로 연결되어 있다.
도 4c를 참조하면, 도 4c의 사시도는 도 2f의 단면도와 대응될 수 있다. 도 4b의 기판(10)과, 상기 기판(10)상에 형성된 복수의 반도체 소자(20a-1, 20b-1)들을 밀봉하는 몰딩재(30-1)를 개별 패키지로 분리되도록 각각 절단하여 도 4c의 복수의 개별 패키지들을 형성할 수 있다.
이 후에, 기판(10)상에 배치된 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-1)의 외면 및 상기 기판(10)의 측면을 덮도록 전자기 차폐막(40-1)을 형성하여 전자기 차폐막(40-1)을 포함하는 반도체 패키지(100)를 형성할 수 있다. 상기 반도체 패키지(100)에 포함되는 몰딩재(30-1)는 측면에 둥근 형상(30S1)의 기울기가 형성되어 전자기 차폐막(40-1)이 보다 용이하게 형성될 수 있다,
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(200)의 제조 방법을 설명하기 위한 단면도이다. 반도체 패키지(200)의 제조 방법은 도 2a 내지 도 2g에 나타난 반도체 패키지(100)의 제조 방법과 유사하나, 금형(50-2)의 내부 측면의 기울기와 그에 따른 몰딩재(30-2)와 전자기 차폐막(40-2)의 형상이 다르게 형성되는 차이점이 있다.
도 5a를 참조하면, 도 2b에 나타나는 내부 측면이 둥근 형상(50S1)을 갖는 금형(50-1) 대신에, 내부 측면이 일정한 기울기(50S2)를 갖는 금형(50-2)이 사용되는 차이점이 있다. 즉, 단위 몰딩 공간(50U)의 벽(50W2)은 상기 금형(50-2)의 내부 상면으로부터 상기 기판(10)으로 연장됨에 따라 폭이 일정하게 좁아지는 형상일 수 있다. 즉, 상기 단위 몰딩 공간(50U)의 내부 측면이 일정한 기울기(50S2)를 가질 수 있다. 도 2b와 마찬 가지로 상기 벽(50W2)는 상기 기판(10)의 상면으로부터 이격될 수 있다.
후속 공정은 도 2c 내지 도 2f와 실질적으로 동일하므로, 도 2c 내지 도 2f를 참조하도록 한다. 즉, 상기 금형(50-2)을 상기 기판(10) 상에 배치하고, 상기 기판(10)과 상기 금형(50-2)에 의해 한정되는 공간 내에 몰딩재(30-2)를 주입하여 반도체 소자(20a-1, 20b-1)를 밀봉한다. 이 때, 상기 금형의 내부 측면의 일정한 기울기(50S1)를 따라 상기 몰딩재(30-2)는 그 상면과 측면 사이에 제1 높이(H1)부터 제2 높이(H2)까지 일정한 기울기(30S2)를 갖는 면이 형성될 수 있다. 상기 복수의 벽(50W2)들은 상기 기판(10)으로부터 이격될 수 있다. 이에 따라, 인접하는 상기 단위 몰딩 공간(50U) 사이는 연통되어 있으며, 어느 하나의 단위 몰딩 공간(50U)에 몰딩재 물질을 주입하는 것에 의해 다른 하나의 단위 몰딩 공간(50U)에도 상기 몰딩재 물질이 주입될 수 있다. 그 후, 상기 금형(50-2)을 상기 기판(10)으로부터 제거하고, 개별 패키지로 분리하도록 상기 기판(10) 및 상기 몰딩재(30-2)를 절단한다.
도 5b를 참조하면, 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막(40-2)을 형성하여 반도체 패키지(200)를 완성할 수 있다. 상기 전자기 차폐막(40-2)은 상기 몰딩재(30-2)의 형상에 따라 상기 몰딩재(30-2)의 측면에서 일정한 기울기가 형성될 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(300)의 제조 방법을 설명하기 위한 단면도이다. 반도체 패키지(300)의 제조 방법은 도 2a 내지 도 2g에 나타난 반도체 패키지(100)의 제조 방법과 유사하나, 금형(50-3)의 내부 측면 기울기와 그에 따른 몰딩재(30-3)와 전자기 차폐막(40-3)의 형상을 달리하는 차이점이 있다.
도 6a를 참조하면, 도 2b에 나타나는 내부 측면이 둥근 형상(50S1)을 갖는 금형(50-1) 대신에, 내부 측면이 두 개의 기울기(50S3, 50S3')를 갖는 금형(50-3)이 사용되는 차이점이 있다. 도 2b와 마찬 가지로 상기 벽(50W3)는 상기 기판(10)의 상면으로부터 이격될 수 있다. 후속 공정은 도 2c 내지 도 2f와 실질적으로 동일하므로, 도 2c 내지 도 2f를 참조하도록 한다. 즉, 몰딩재 주입 단계, 금형 제거 단계, 개별 패키지로의 분리 단계, 및 전자기 차폐막 형성 단계를 거칠 수 있다. 이 때, 상기 금형(50-3)의 형상에 따라, 상기 몰딩재(30-3)의 측면은 제1 높이(H1)부터 제2 높이(H2)까지 2개의 서로 다른 기울기(30S3, 30S3')들을 갖는 면들이 형성될 수 있다.
도 6b를 참조하면, 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막(40-3)을 형성하여 반도체 패키지(300)를 완성할 수 있다.
도 6a에서는 상기 금형(50-3)의 내부 측면이 두 개의 기울기(50S3, 50S3')를 갖는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금형(50-3)의 내부 측면은 적어도 하나의 기울기를 가질 수 있으므로, 세 개, 네 개 또는 그 이상일 수 있다.
도 7a 내지 도 7f은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(400)의 제조 방법을 설명하기 위한 단면도들이다. 반도체 패키지(400)의 제조 방법은 도 2a 내지 도 2g에 나타난 반도체 패키지(100)의 제조 방법과 유사하나, 금형(50-4)의 상면으로부터 돌출되는 벽이 기판(10)에 접하도록 연장되고, 그에 따라 몰딩재(30-3)와 전자기 차폐막(40-3)의 형상이 다르게 형성되는 차이점이 있다.
도 7a를 참조하면, 금형(50-4)은 기판(10) 상의 반도체 소자(20a-1, 20b-1)를 내부에 한정하도록 상기 기판(10) 상에 배치될 수 있다. 상기 금형(50-4)은 단위 몰딩 공간(50U)을 구분하도록, 상기 금형(50-4)의 내부 상면(50T)으로부터 돌출되는 복수의 벽(50W4)들을 포함할 수 있다. 또한 상기 복수의 벽(50W4)들은 아래로 갈수록 폭이 좁아질 수 있다. 이 때, 상기 복수의 벽(50W4)들은 상기 기판(10)의 상면까지 연장될 수 있다. 즉, 상기 단위 몰딩 공간(50U)의 내부 측면이 적어도 하나의 기울기를 가질 수 있으며, 예를 들어 상기 내부 측면은 둥근 형상(50S4)을 가질 수 있다. 즉 상기 벽(50W4)의 측면은 상기 금형(50-4)의 내부 상면으로부터 상기 기판(10)의 상면까지 둥근 형상(50S4)일 수 있다.
도 7b를 참조하면, 기판(10)과 금형(50-4)으로 한정되는 복수의 단위 몰딩 공간(50U)들 내에 몰딩재(30-4)를 주입하여 반도체 소자(20a-1, 20b-1)를 밀봉할 수 있다. 단위 몰딩 공간(50U) 사이의 상기 복수의 벽(50W4)들이 상기 기판(10)의 상면까지 연장되면서 둥근 형상(50S4)을 가지므로, 상기 몰딩재(50-4)의 측면은 보다 넓은 범위에 걸쳐 기울기를 가질 수 있다.
도 7c를 참조하면, 상기 기판(10)으로부터 상기 금형(50-4)을 제거한다. 기판(10)상에는 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-4)가 도시되어 있다. 도 7a 및 도 7b의 복수의 벽(50W4)들은 개별 패키지로 분리될 경계에서 상기 기판(10)의 상면까지 연장되므로, 상기 경계에는 상기 몰딩재(30-4)가 형성되지 않아 상기 기판(10)의 상면이 그대로 노출되는 복수의 홈(h')들이 형성될 수 있다.
도 7d를 참조하면, 몰딩재(30-4)로 밀봉된 반도체 소자(20a-1, 20b-1)가 개별 패키지로 분리되도록 절단기, 예를 들어 블레이드(60)로 상기 기판(10)을 절단할 수 있다. 이 때, 개별 패키지로 분리되는 경계에서는 도 7c의 복수의 홈(h')이 형성되어, 상기 기판(10)상에 상기 몰딩재(30-4)가 형성되지 않을 수 있다. 이에 따라, 개별 패키지로의 분리 공정에서 상기 기판(10)만 절단하면 되므로, 몰딩재 및 기판 모두를 절단해야 하는 일반적인 경우와는 달리 개별 패키지의 분리가 매우 용이할 수 있다.
도 7e를 참조하면, 개별 반도체 패키지로의 분리된 상태를 나타낸 것이다. 개별 패키지의 측면은 몰딩재(30-4)의 상면에서부터 기판(10)의 상면까지 연속적인 기울기, 즉 둥근 형상(30S4)을 가질 수 있다.
도 7f를 참조하면, 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막(40-4)을 형성하여 반도체 패키지(400)를 완성할 수 있다. 상기 전자기 차폐막(40-4)은 상기 몰딩재(30-4)의 형상에 따라 상기 몰딩재(30-4)의 측면에서 둥근 형상의 기울기가 형성될 수 있다.
도 8a 내지 도 8c는 도 7a 내지 도 7f에 따른 반도체 패키지(400)의 제조 방법을 설명하기 위한 사시도들이다.
도 8a를 참조하면, 도 8a의 사시도는 도 7b의 단면도와 대응될 수 있다. 금형(50-4)은 상기 단위 몰딩 공간을 매트릭스 형태로 복수개 포함할 수 있다. 인접한 상기 단위 몰딩 공간(50U) 사이를 나누는 상기 금형(50-4)의 벽(50W4)은 상기 금형(50-4)의 내부 상면으로부터 돌출되고 상기 기판(10)의 상면과 접하도록 연장되어 있다. 상기 벽(50W4)은 상기 금형(50-4)의 내부 상면으로부터 아래로 갈수록 폭이 좁아질 수 있다. 이에 따라, 상기 금형(50-4)의 내부 측면은 연속적인 기울기, 예를 들어 둥근 형상(50S4)을 가질 수 있다.
도 8a에 나타나는 반도체 패키지(400)에서는 하나의 상기 단위 몰딩 공간(50U)을 한정하는 복수의 벽(50W4)들, 즉 제1 방향(도 8a에서 x방향)으로 연장되는 제1 벽(50W4-1) 및 제2 방향(도 8a에서 y방향)으로 연장되는 제2 벽(50W4-2)이 동일한 형상을 가지는 것으로 도시되어 있다. 즉, 상기 제1 벽(50W4-1) 및 상기 제2 벽(50W4-2)은 모두 상기 금형(50-4)의 내부 상면으로부터 돌출되어 상기 기판(10)의 상면과 접하도록 연장되어 있다. 또한 상기 제1 벽(50W4-1) 및 상기 제2 벽(50W4-2)의 내부 측면은 모두 둥근 형상(50S4)을 가진다.
그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 전술한 바와 같이, 상기 제1 벽(50W4-1) 및/또는 상기 제2 벽(50W4-1)은 도 2c, 도 5a, 도 6a, 도 7b, 도 8a, 도 9a의 단면도에 나타나는 벽(50W-1, 50W-2, 50W-3, 50W-4, 50W-5, 50W-6)들 중 선택될 수 있다. 또한, 일부 실시예들에서, 제1 벽(50W4-1) 및 제2 벽(50W4-2) 중 어느 하나는 기울기를 갖니 않는 벽일 수 있다. 또한 제1 벽(50W4-1) 및 제2 벽(50W4-2) 중 어느 하나는 생략될 수 있다.
도 8b를 참조하면, 금형(50-4)을 제거한 후 기판(10)상에 형성되어 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-1)를 나타나 있다. 도 8b의 사시도는 도 7c의 단면도와 대응될 수 있다. 개별 패키지에 포함되는 상기 몰딩재(30-4) 부분은 제1 방향(도 8b에서 x방향)과 수직한 면 및 제2 방향(도 8b에서 y방향)과 수직한 면에서 모두 둥근 형상(30S4)을 가질 수 있다. 상기 개별 패키지에 포함되는 상기 몰딩재(30-4)는 서로 분리되어 있다.
도 8c를 참조하면, 도 8c의 사시도는 도 7e의 단면도와 대응될 수 있다. 도 8b의 개별 패키지로 분리되도록 상기 기판(10)을 절단하여 도 7e의 개별 패키지를 형성할 수 있다.
이 후에, 상기 개별 패키지의 외면을 덮도록 도 7f의 전자기 차폐막(40-4)을 형성하여 전자기 차폐막을 포함하는 반도체 패키지(400)를 형성할 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(500)의 제조 방법을 설명하기 위한 단면도이다. 반도체 패키지(500)의 제조 방법은 도 7a 내지 도 7f에 나타난 반도체 패키지(400)의 제조 방법과 유사하나, 금형(50-5)의 내부 측면 기울기와 그에 따른 몰딩재(30-5)와 전자기 차폐막(40-5)의 형상이 다르게 형성되는 차이점이 있다.
도 9a를 참조하면, 도 7a에 나타나는 내부 측면이 둥근 형상(50S4)을 갖는 금형(50-4) 대신에, 내부 측면이 일정한 기울기(50S5)를 갖는 금형(50-5)이 사용되는 차이점이 있다. 즉, 단위 몰딩 공간(50U)의 벽(50W5)은 상기 금형(50-5)의 내부 상면(50T)으로부터 상기 기판(10)으로 연장됨에 따라 폭이 일정하게 좁아지는 형상일 수 있다. 즉, 상기 단위 몰딩 공간(50U)의 내부 측면이 일정한 기울기(50S5)를 가질 수 있다. 도 7a와 마찬가지로 상기 벽(50W5)은 상기 기판(10)의 상면과 접해있다.
후속 공정은 도 7c 내지 도 7f와 실질적으로 동일하므로, 도 7c 내지 도 7f를 참조하도록 한다. 즉, 몰딩재 주입 단계, 금형 제거 단계, 개별 패키지로의 분리 단계, 및 전자기 차폐막 형성 단계를 거칠 수 있다. 몰딩재(30-5)의 측면은 상기 몰딩재(30-5)의 상면으로부터 상기 기판(10)의 상면까지 일정한 기울기(30S5)를 갖는 면을 포함할 수 있다
도 9b를 참조하면, 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막(40-5)을 형성하여 반도체 패키지(500)를 완성할 수 있다. 상기 금형(50-5)의 형상에 따라 상기 몰딩재(30-5)의 측면 및 상기 전자기 차폐막(40-5)의 측면도 두 개의 기울기를 가진다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(600)의 제조 방법을 설명하기 위한 단면도이다. 반도체 패키지(600)의 제조 방법은 도 7a 내지 도 7f에 나타난 반도체 패키지(400)의 제조 방법과 유사하나, 금형(50-6)의 내부 측면 기울기와 그에 따른 몰딩재(30-6)와 전자기 차폐막(40-6)의 형상이 다르게 형성되는 차이점이 있다.
도 10a를 참조하면, 도 7a에 나타나는 내부 측면이 둥근 형상(50S4)을 갖는 금형(50-6) 대신에, 내부 측면이 두 개의 기울기(50S6, 50S6')를 갖는 금형(50-6)이 사용되는 차이점이 있다. 도 7a와 마찬 가지로 상기 벽(50W6)은 상기 기판(10)의 상면과 접해 있다. 후속 공정은 도 7c 내지 도 7f와 실질적으로 동일하므로, 도 7c 내지 도 7f를 참조하도록 한다. 몰딩재(30-6)의 측면은 상기 몰딩재(30-6)의 상면으로부터 상기 기판(10)의 상면까지 2개의 서로 다른 기울기(30S6, 30S6')를 갖는 면을 포함할 수 있다.
도 10b를 참조하면, 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막(40-6)을 형성하여 반도체 패키지(600)를 완성할 수 있다. 상기 금형(50-6)의 형상에 따라 상기 몰딩재(30-6)의 측면 및 상기 전자기 차폐막(40-6)의 측면도 두 개의 기울기를 가진다.
도 11a 및 도 11d는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(700)의 제조 방법을 설명하기 위한 사시도들이다. 도 8a 내지 도 8c에 나타난 반도체 패키지(400)의 제조 방법과 유사하나, 금형(50-7)은 제1 방향(도 11a에서 x방향)으로의 제1 벽(50W4-1)만을 포함하고, 제2 방향(도 11a에서 y방향)으로는 벽이 형성되어 있지 않은 차이점이 있다.
도 11a를 참조하면, 금형(50-7)은 제1 방향(도 11a에서 x방향)으로 연장되는 제1 벽(50W4-1)을 포함할 수 있다. 상기 제1 벽(50W4-1)은 상기 금형(50-7)의 내부 상면으로부터 돌출되어 상기 기판(10)의 상면과 접하도록 연장되어 있다. 또한 상기 제1 벽(50W4-1)의 내부 측면은 둥근 형상(50S1)을 가진다. 상기 금형(50-7)에는 상기 제1 벽(50W4-1)과 교차하는 벽이 형성되지 않으므로, 상기 금형(50-7) 내에 몰딩재(30-7)를 주입하기가 용이할 수 있다.
일부 실시예들에서, 상기 제1 벽(50W4-1)은 도 2c, 도 5a, 도 6a, 도 7b, 도 8a, 도 9a의 단면도에 나타나는 벽(50W-1, 50W-2, 50W-3, 50W-4, 50W-5, 50W-6)들 중 어느 하나일 수 있다.
도 11b를 참조하면, 금형(50-7)을 제거한 후 기판(10)상에 형성되어 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-7)를 나타나 있다. 상기 몰딩재(30-7)는 제1 방향(도 11b의 y방향)으로는 이격되어 있으나, 제2 방향(도 11b의 x방향)으로 상기 몰딩재(30-7)은 서로 연결되어 있다.
도 11c를 참조하면, 도 11b의 복수의 개별 패키지들이 서로 분리되도록 제1 방향으로 기판(10)을 절단하고, 제2 방향으로 상기 기판(10) 및 몰딩재(30-7)를 절단하여 개별 패키지를 형성할 수 있다.
도 11d를 참조하면, 상기 개별 패키지의 외면을 덮도록 전자기 차폐막(40-7)을 형성하여 전자기 차폐막(40-7)을 포함하는 반도체 패키지(700)를 형성할 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(800)의 제조 방법을 설명하기 위한 사시도들이다. 도 8a 내지 도 8c에 나타난 반도체 패키지(400)의 제조 방법과 유사하나, 금형(50-8)은 제1 방향(도 12a에서 x방향)으로의 제1 벽(50W4)은 기판(10)의 상면까지 연장되고, 제2 방향(도 12a에서 y방향)으로의 제2 벽은(50W1)은 기판(10)의 상면과 이격되는 차이점이 있다.
도 12a를 참조하면 제1 방향(도 12a에서 x방향)으로의 제1 벽(50W4)은, 도 7a 및 도 8a와 같이 기판(10)의 상면까지 연장되고, 내부 측면이 둥근 형상(50S4)일 수 있다. 제2 방향(도 12a에서 y방향)으로의 제2 벽(50W1)은, 도 2b 및 도 4a와 같이 기판(10)의 상면으로부터 이격되고, 내부 측면이 둥근 형상(50S1)일 수 있다. 상기 금형(50-8)에는 상기 제2 벽(50W1)이 상기 기판(10)의 상면으로부터 이격되어 있어서 단위 몰딩 공간(50U) 사이가 연통되고 있으므로, 상기 금형(50-8) 내에 몰딩재(30-8)를 형성하기가 용이할 수 있다.
일부 실시예들에서, 상기 제1 벽(50W4) 및/또는 상기 제2 벽은(50W1)은 도 2c, 도 5a, 도 6a, 도 7b, 도 8a, 도 9a의 단면도에 나타나는 벽(50W-1, 50W-2, 50W-3, 50W-4, 50W-5, 50W-6)들 중 선택될 수 있다.
도 12b를 참조하면, 금형(50-8)을 제거한 후 기판(10)상에 형성되어 반도체 소자(20a-1, 20b-1)를 밀봉하는 몰딩재(30-8)를 나타낸 것이다. 개별 패키지에 포함되는 상기 몰딩재(30-8)는 제2 방향으로는 서로 이격되어 있으나, 제1 방향으로는 하측 일부에서 서로 연결되어 있다.
도 12c를 참조하면, 도 12b의 복수의 개별 패키지들이 서로 분리되도록 제1 방향으로 기판(10)을 절단하고, 제2 방향으로 상기 기판(10) 및 몰딩재(30-8)를 절단하여 개별 패키지를 형성할 수 있다.
도 12d를 참조하면, 개별 패키지의 외면을 덮도록 전자기 차폐막(40-8)을 형성하여 전자기 차폐막을 포함하는 반도체 패키지(800)를 형성할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 13을 참조하면, 메모리 카드(1000) 내에서 제어기(1100)와 메모리(1200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다. 제어기(1100)는 도 1a 내지 도 12d에 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지를 포함할 수 있다. 또한, 제어기(1100) 및 메모리(1200)는 도 1a 내지 도 12d에 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지를 포함할 수 있다. 메모리(1200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(SM, smart media card), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini SD, mini secure digital card), 또는 멀티 미디어 카드(MMC, multimedia card)와 같은 메모리 장치에 이용될 수 있다.
도 14는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 보여주는 블럭 구성도이다.
도 14를 참조하면, 전자 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 전자 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 전자 시스템(2000)을 제어하는 역할을 할 수 있다. 상기 제어기(2100)는 도 1a 내지 도 12d에서 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지를 포함할 수 있다. 이에 따라, 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(2200)는 전자 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다. 제어기(2100) 및 메모리(2300)는 도 1a 내지 도 12d에서 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지를 포함할 수 있다. 인터페이스(2400)는 상기 전자 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
일부 실시예들에서, 도 1a 내지 도 12d에서 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지가 포함된 전자 시스템(2000)은 모바일 폰, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 15를 참조하면, 도 16의 전자 시스템(2000)이 모바일 폰(3000)에 적용되는 예를 보여주고 있다. 모바일 폰(3000)은 반도체 패키지(3100)를 포함하는 전자 시스템(2000)이 적용될 수 있다. 상기 반도체 패키지(3100)는 도 1a 내지 도 12d에서 예시한 반도체 패키지(100, 200, 300, 400, 500, 600, 700, 800) 및 반도체 패키지의 제조 방법에 의해 제조된 다른 반도체 패키지일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10: 기판, 20a-1: 메모리 소자, 20b-1: 논리 소자, 30-1, 30-2, 30-3, 30-4, 30-5, 30-6, 30-7, 30-8: 몰딩재, 30S1, 30S2, 30S3, 30S4, 30S4', 30S5, 30S6, 30S6', 몰딩재의 기울기 면, 40-1, 40-2, 40-3, 40-4, 40-5, 40-6, 40-7, 40-8: 전자기 차폐막, 50-1, 50-2, 50-3, 50-4, 50-5, 50-6, 50-7, 50-8: 금형, 50U: 단위 몰딩 공간, 50W1, 50W2, 50W3, 50W4, 50W5, 50W6: 금형의 벽, 50S1, 50S2, 50S3, 50S4, 50S5, 50S6: 내부 측면, H1: 제1 높이, H2: 제2 높이, T1, T2, T3, T4: 전자기 차폐막 두께, D: 기울기가 있는 구간

Claims (10)

  1. 기판 위에 반도체 소자를 실장하는 단계;
    상기 반도체 소자를 한정하고, 적어도 하나의 내부 측면이 기울기를 갖도록 음각된 금형을 상기 기판 위에 배치하는 단계;
    상기 금형 내에 몰딩재를 제공하여 상기 반도체 소자를 밀봉하는 단계;
    상기 금형을 상기 기판으로부터 제거하는 단계; 및
    상기 몰딩재 및 상기 기판의 측면을 덮도록 전자기 차폐막을 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.
  2. 제1 항에 있어서, 상기 적어도 하나의 내부 측면은 적어도 하나의 일정한 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제2 항에 있어서, 상기 적어도 하나의 내부 측면은 연속적인 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제3 항에 있어서, 상기 적어도 하나의 내부 측면은 둥근 형상인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제1 항에 있어서, 상기 전자기 차폐막은 스퍼터링(sputtering), 스프레잉(spraying), 또는 플레이팅(plating)을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 기판 위에 복수의 반도체 소자들을 실장하는 단계;
    상기 복수의 반도체 소자들을 각각 한정하도록 음각된 복수의 단위 몰딩 공간들을 포함하는 금형을 상기 기판 위에 배치하는 단계;
    상기 복수의 단위 몰딩 공간들 내에 몰딩재를 제공하여 상기 복수의 반도체 소자들을 밀봉하는 단계;
    상기 금형을 상기 기판으로부터 제거하는 단계;
    상기 밀봉재로 밀봉된 상기 복수의 반도체 소자들이 개별 패키지로 분리되도록 상기 기판을 절단하는 단계; 및
    상기 개별 패키지의 상면 및 측면을 덮도록 전자기 차폐막을 형성하는 단계;를 포함하고,
    상기 복수의 단위 몰딩 공간들 중 인접하는 단위 몰딩 공간들은 상기 금형의 내부 상면으로부터 돌출되고 아래로 갈수록 좁아지는 복수의 벽들에 의해 각각 구분되는 반도체 패키지의 제조 방법.
  7. 제6 항에 있어서, 상기 복수의 벽들 중 적어도 하나는 상기 기판의 상면으로부터 이격되도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제6 항에 있어서, 상기 복수의 벽들 중 적어도 하나는 상기 기판의 상면과 접하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제6 항에 있어서, 상기 복수의 벽들의 외면은 적어도 하나의 기울기를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제6 항에 있어서, 상기 복수의 벽들은 상기 단위 몰딩 공간을 한정하도록 제1 방향으로 연장되는 제1 벽과, 상기 제1 방향과는 다른 제2 방향으로 연장되는 제2 벽을 포함하고,
    상기 제1 벽의 외면의 제1 기울기와 상기 제2 벽의 외면의 제2 기울기는 서로 다른 것을 특징으로 하는 반도체 패키지의 제조 방법.
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