CN102456669A - 芯片级电磁干扰屏蔽结构及制造方法 - Google Patents

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Abstract

一种芯片级电磁干扰屏蔽结构及制造方法，此芯片级电磁干扰屏蔽结构包括半导体基材、至少一接地导线、一接地层与一连接结构。接地导线设置于半导体基材的第一面，接地层设置于半导体基材的第二面，连接结构则形成于半导体基材的侧壁上以连接接地层与接地导线以形成屏蔽。此芯片级电磁干扰屏蔽结构可降低芯片体积与成本。

Description

芯片级电磁干扰屏蔽结构及制造方法
技术领域
本发明涉及一种电磁干扰屏蔽结构，且特别涉及一种芯片级(chip level)电磁干扰屏蔽结构及制造方法，并且可直接在晶片背面形成保形屏蔽(conformal shielding)以达到抑制电磁干扰(Electromagnetic Interference，EMI)的效果。
背景技术
集成电路产业主要包括集成电路设计、集成电路制造与芯片结构。芯片结构会直接影响集成电路本身的电性能、机械性能、热性能与光性能，对于集成电路的稳定性相当重要，因此芯片结构与电子产品是密不可分的，已经成为电子工业中的核心技术。
目前的芯片主要是以印刷电路板(printed circuit board，PCB)作为基板，芯片可设置于基板上，然后再经由基板将芯片的电性接脚连接至外部。基板上会设置接地层或是金属层来抑制电磁干扰，通常金属层是形成在基板的表面或是内层。但是随着电子产品愈来愈轻薄的设计趋势，传统的芯片防电磁干扰的设计已经无法满足目前的需求。
发明内容
本发明提供一种芯片级电磁干扰屏蔽结构及制造方法，直接在晶片背面与侧壁上形成接地层与连接结构以形成保形屏蔽(conformal shielding)，这样的设计方式不仅可以达到抑制电磁干扰的效果，同时可以缩小芯片的尺寸。
本发明提出一种芯片级电磁干扰屏蔽结构，适用于设置至少一芯片，该芯片级电磁干扰屏蔽结构包括一半导体基材、至少一接地导线、一接地层与一连接结构。半导体基材的一第一面具有一重配置层，接地层设置于半导体基材的一第二面上。接地导线设置于半导体基材的第一面上且接地导线位于半导体基材的边缘，连接结构设置于半导体基材的一侧壁上，用以连接接地导线与接地层。
在本发明一实施例中，上述半导体基材为一硅基材。上述连接结构以无电镀工艺形成于半导体基材的侧壁上。上述重配置层包括多个金属导线，用以电性连接至所述芯片。
在本发明一实施例中，上述芯片设置于上述半导体基材的第一面上，芯片级电磁干扰屏蔽结构更包括一保护层，覆盖于上述芯片之上。保护层中具有多个金属导线，用以电性连接至重配置层。
本发明另提出一种芯片级电磁干扰屏蔽结构的制造方法，包括下列步骤：首先，形成一重配置层于一晶片的一第一面上；然后形成至少一接地导线于晶片的第一面上；接下来，设置至少一芯片于晶片的第一面上且上述接地导线位于芯片之间。然后，形成一接地层于晶片的一第二面；接下来，将晶片切割为多个半导体基材，且所述接地导线分别位于所述半导体基材的边缘。然后，形成一连接结构于所述半导体基材中的一第一半导体基材的一侧壁上，该连接结构用以连接对应于该第一半导体基材的所述接地导线与该接地层。
综合上述，本发明直接于半导体背面与侧面镀上金属层以直接形成屏蔽，并且直接于构装体上直接设计出电路，借此可省略一个印刷电路板以降低成本与体积。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为根据本发明第一实施例的芯片级电磁干扰屏蔽结构示意图。
图2为根据本发明第二实施例的芯片工艺的示意图。
图3为根据本发明第二实施例晶片结构示意图。
图4为根据本发明第三实施例的芯片级电磁干扰屏蔽结构的制造方法流程图。
上述附图中的附图标记说明如下：
110：半导体基材
111：接地层
112：连接结构
121：接地导线
131～134：芯片
140：保护层
151、152：金属导线
210～240：结构
301：晶片
305：区域
310、320：芯片设置区域
S410～S470：流程图步骤
具体实施方式
(第一实施例)
图1为根据本发明第一实施例的芯片级电磁干扰屏蔽结构示意图。芯片级电磁干扰屏蔽结构主要包括半导体基材110、接地层111、连接结构112、接地导线121与保护层140。半导体基材110的上表面(第一面)上具有重配置层(Redistribution Layer，RDL)以连接芯片131～134，重配置层中具有多个金属导线，用以连接芯片131～134或进行电信号的传送。接地导线121设置于半导体基材110的第一面上且位于半导体基材110的边缘。半导体基材110的下表面(第二面)具有整面的金属层，此金属层为接地层111。连接结构112形成于半导体基材110的侧壁上，接地层111会经由连接结构112连接至接地导线121以形成保形屏蔽(conformal shielding)。其中值得注意的是，上述接地层111、连接结构112与接地导线121可利用溅镀(sputtering)的方式形成，但本发明并不受限于此。
芯片131～134上的接地线也可以通过重配置层连接至接地导线121。接地层111与接地导线121会形成金属屏蔽效应以达到抑制电磁干扰(Electromagnetic Interference，EMI)的效果。连接结构112可利用例如无电镀工艺与激光技术形成于半导体基材110的侧壁上，主要用来连接半导体基材110上下表面的接地导线121与接地层111。此外，芯片131～134的接地接脚可以通过重配置层连接至接地导线121。
芯片131～134是以覆晶(芯片倒装)技术配置于半导体基材110的上表面，保护层140覆盖于集成电路芯片131～134之上以保护芯片131～134。保护层140为模塑复合材料(Molding Compound)。保护层140中利用钻孔或镀孔等形成金属导线151，将芯片131～134的输出/输入(I/O)接脚连接至保护层140上方的金属导线152。半导体基材110例如为硅基材或是由硅晶片切割而成的基材。本发明是直接在半导体基材110的背面形成整面的金属层来形成屏蔽(shielding)，所以不需以额外的印刷电路板来形成屏蔽。因此利用本发明的芯片级电磁干扰屏蔽结构可以缩小芯片尺寸，同时简化程序与降低制造成本。
另外，芯片131～134的接脚可经由金属导线151连接至保护层140的上方的金属导线152，外部的电路可以经由金属导线151与152与集成电路芯片131～134进行电性连接。也就是说，本实施例直接于保护层140上设计出电路以进行电性连接，这样的结构具有取代集成电路基板的优点，同时可以降低制造成本与体积。值得注意的是，位于半导体基材110的侧壁的连接结构112主要是用来连接半导体基材110背面的接地层111与正面的接地导线121。在本发明中，连接结构112的形成方式与形状可依照设计需求决定，本发明并不受限。在经由上述实施例的说明后，本技术领域普通技术人员应可推知其他实施方式，在此不加累述。
(第二实施例)
为实现上述芯片级电磁干扰屏蔽结构，本发明提出一种芯片级电磁干扰屏蔽结构的制造方法，请同时参照图2，图2为根据本发明第二实施例的芯片工艺的示意图。首先在半导体基材110(或是晶片)上形成重配置层与接地导线121，接地导线121设置在半导体基材110的边缘。若接地导线121是形成于晶片上，接地导线121会设置在不同芯片设置区域之间，在切割晶片后，接地导线121同样会位于切割后的半导体基材110的边缘。芯片131～134则是以覆晶(芯片倒装)方式设置于半导体基材110上(参照结构210)。接下来，在半导体基材110上形成保护层140，保护层140为模塑复合材料以保护芯片131～134(参照结构220)。其中，值得注意的是，在晶片切割前，可进行芯片研磨以降低产品厚度。研磨的时机可选择在重配置层形成前或形成后，本实施例并不受限，其研磨后的芯片厚度也可依照产品需求决定，本实施例并不受限。
接下来，利用钻孔与填孔或是镀孔等方式，在保护层140中形成金属导线151，然后利用金属导线151将芯片131～134连接至保护层140上方的金属导线152(参照结构230)。然后，在半导体基材110的侧壁上形成连接结构112以连接半导体基材110两面的接地导线121与接地层111以形成金属屏蔽。值得注意的是，上述结构可直接应用于晶片上，在形成保护层140后将晶片切割为多个半导体基材110，接地导线121需要事先规画位置以便于在切割后可以位于半导体基材110的边缘。本实施例中，接地导线121会设置于芯片之间，这样在切割晶片后，接地导线121便会自然位于半导体基材110。请参照图3，图3为根据本发明第二实施例晶片示意图，其中图3(b)为图3(a)中区域305的放大图。芯片设置区域310与320为晶片301上用来设置芯片的区域(请参照图3(a))，接地导线121设置于芯片设置区域310与320之间(请参照图3(b))，在沿着芯片设置区域进行切割后，接地导线121便会位于芯片设置区域310的边缘，也就是半导体基材的边缘。然后在半导体基材的侧壁上形成连接结构以连接接地导线121与另一面的接地层。
(第三实施例)
接下来，以流程图说明本发明的芯片级电磁干扰屏蔽结构的制造方法，请同时参照图3与图4，图4为根据本发明第三实施例的制造方法流程图。首先，形成一重配置层于一晶片的一第一面上(步骤S410)，然后形成至少一接地导线121于晶片的第一面上(步骤S420)。接下来，设置至少一芯片131～134于晶片的第一面上且所述接地导线121位于所述芯片131～134之间(步骤S430)。然后形成一接地层111于晶片的一第二面(步骤S440)。接下来，形成一保护层140于晶片上以覆盖所述芯片131～134(步骤S450)，在保护层140与金属导线151、152形成后，将晶片切割为多个半导体基材110，接地导线121会分别位于半导体基材110的边缘(步骤S460)。然后，形成连接结构112于各该半导体基材110的一侧壁上，用以连接各该半导体基材的接地导线121与接地层111以形成屏蔽。本实施例的芯片级电磁干扰屏蔽结构的制造方法的其余实施细节请参照上述图1～图3的说明，在此不加累述。
值得注意的是，本实施例可依照设计需求选择性在晶片上的特定区域设置接地层与接地导线，这样可以在特定的半导体基材上形成所需的屏蔽以达到抑制电磁干扰的效果。本发明并不限制形成接地层与接地导线的区域、形状与数量。
综上所述，本发明直接在晶片背面与侧壁上形成金属层与连接结构以达到屏蔽的效果，利用本发明的芯片级电磁干扰屏蔽结构至少具有以下优点：
1.简化电磁干扰屏蔽结构并降低芯片尺寸。
2.降低制造成本。
3.提高芯片的稳定度。
虽然本发明的较佳实施例已揭示如上，然而本发明并不受限于上述实施例，任何所属技术领域中普通技术人员，在不脱离本发明所揭示的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以所附的权利要求所界定的范围为准。

Claims (11)

1.一种芯片级电磁干扰屏蔽结构，适用于设置至少一芯片，其特征在于该芯片级电磁干扰屏蔽结构包括：
一半导体基材；
至少一接地导线，设置于该半导体基材的一第一面上且该接地导线位于该半导体基材的边缘；
一接地层，设置于该半导体基材的一第二面上；以及
一连接结构，设置于该半导体基材的一侧壁上，用以连接所述接地导线与该接地层。
2.如权利要求1所述的芯片级电磁干扰屏蔽结构，其特征在于该半导体基材为一硅基材，该半导体基材的该第一面具有一重配置层以连接至所述芯片。
3.如权利要求1所述的芯片级电磁干扰屏蔽结构，其特征在于该连接结构以无电镀工艺形成于该半导体基材的该侧壁上。
4.如权利要求1所述的芯片级电磁干扰屏蔽结构，其特征在于该重配置层包括多个金属导线，用以电性连接至所述芯片。
5.如权利要求1所述的芯片级电磁干扰屏蔽结构，其特征在于所述芯片设置于该半导体基材的该第一面上，该芯片级电磁干扰屏蔽结构更包括一保护层，该保护层覆盖于所述芯片之上。
6.如权利要求5所述的芯片级电磁干扰屏蔽结构，其特征在于该保护层中具有多个金属导线，用以电性连接至该重配置层。
7.一种芯片级电磁干扰屏蔽结构的制造方法，其特征在于上述制造方法包括：
形成至少一接地导线于该晶片的一第一面上；
设置至少一芯片于该晶片的该第一面上且所述接地导线位于所述芯片之间；
形成一接地层于该晶片的一第二面；
将该晶片切割为多个半导体基材，且所述接地导线分别位于所述半导体基材的边缘；以及
形成一连接结构于所述半导体基材中的一第一半导体基材的一侧壁上，该连接结构用以连接对应于该第一半导体基材的所述接地导线与该接地层。
8.如权利要求7所述的制造方法，其特征在于该晶片为一硅晶片。
9.如权利要求7所述的制造方法，其特征在于该连接结构以无电镀工艺形成于该第一半导体基材的该侧壁上。
10.如权利要求7所述的制造方法，其特征在于更包括：
形成一重配置层于一晶片的该第一面上；以及
形成一保护层于该晶片上以覆盖所述芯片。
11.如权利要求10所述的制造方法，其特征在于更包括：
形成多个金属导线于该保护层之中，所述金属导线连接至该重配置层。
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