CN109727965B - 扇出型半导体封装模块及其制造方法 - Google Patents

扇出型半导体封装模块及其制造方法 Download PDF

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Abstract

本发明提供一种扇出型半导体封装模块及其制造方法。所述扇出型半导体封装模块包括具有第一通孔和第二通孔的芯构件。半导体芯片位于所述第一通孔中，并且包括具有连接焊盘的有效表面和与所述有效表面背对的无效表面。另一无源组件位于所述第二通孔中。第一包封件覆盖所述芯构件和所述无源组件的至少部分并且填充所述第二通孔的至少部分。增强构件位于所述第一包封件上。第二包封件覆盖所述半导体芯片的至少部分并且填充所述第一通孔的至少部分。连接构件位于所述芯构件、所述半导体芯片的所述有效表面以及所述无源组件上，并且包括电连接到所述连接焊盘和所述无源组件的重新分布层。

Description

扇出型半导体封装模块及其制造方法
本申请要求于2017年10月27日在韩国知识产权局的提交的第10-2017-0141139号韩国专利申请的优先权的权益，所述韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
本公开涉及一种半导体芯片和多个无源组件安装在单个封装件上以模块化的半导体封装模块。
背景技术
用于移动装置的显示器的尺寸的增大已经增大了所需的电池容量。增大的电池容量已经增大了移动装置中由电池占据的面积，这样已经需要减小印刷电路板(PCB)的尺寸。因此，用于组件的可用的安装面积已经减小，使得对模块化的关注持续地增加。
现有技术的安装多个组件的示例可包括板上芯片(COB)技术。COB安装是一种在印刷电路板上使用表面安装技术(SMT)安装单个的无源元件和半导体封装件的方案。然而，在这样的安装方案中，虽然具有价格优势，但是需要大的安装面积以保持组件之间的最小的间距，组件之间的电磁干扰(EMI)可能会大，特别地，半导体芯片和无源组件之间的距离大，这可能会增大电子噪声。
发明内容
本公开的一方面提供一种扇出型半导体封装模块，在该扇出型半导体封装模块中，显著地减小了用于半导体芯片和多个无源组件的安装面积，显著地减小了半导体芯片和无源组件之间的电路径的长度，解决了良率的问题，并且容易控制包封件的树脂流动，同时也容易控制模块的翘曲。
根据本公开的一方面，多个无源组件和半导体芯片可嵌入在单个封装件中以被模块化，无源组件和半导体芯片可在两个操作中被密封，并且增强构件可被引入一些包封件中。
根据本公开的一方面，一种扇出型半导体封装模块可包括具有彼此分开的第一通孔和第二通孔的芯构件。半导体芯片位于所述第一通孔中，并且包括具有连接焊盘的有效表面和与所述有效表面背对的无效表面。无源组件位于所述第二通孔中。第一包封件覆盖所述芯构件和所述无源组件的至少部分，并且填充所述第二通孔的至少部分。增强构件位于所述第一包封件上。第二包封件覆盖所述半导体芯片的至少部分，并且填充所述第一通孔的至少部分。连接构件位于所述芯构件、所述半导体芯片的所述有效表面和所述无源组件上，并且包括电连接到所述连接焊盘和所述无源组件的重新分布层。
根据本公开的另一方面，一种扇出型半导体封装模块包括：芯构件，具有第一通孔和第二通孔；增强层，位于所述芯构件的上方，具有与所述芯构件的所述第一通孔相对应的第三通孔，并且覆盖所述第二通孔；第一组件，位于所述第一通孔中；第二组件，位于所述第二通孔中；及包封件，至少覆盖所述增强层和所述第一组件的一部分。
根据本公开的另一方面，一种制造扇出型半导体封装模块的方法可包括以下步骤：在芯构件的一个或者更多个第一通孔中设置一个或者更多个第一组件；在所述一个或者更多个第一组件的上方以及在所述芯构件的所述一个或者更多个第一通孔中形成第一包封件；在所述第一包封件和所述芯构件的上方形成增强层；在所述增强层中和所述芯构件中形成一个或者更多个第二通孔；在所述芯构件的所述一个或者更多个第二通孔中设置一个或者更多个第二组件；在所述一个或者更多个第二组件的上方以及所述一个或者更多个第二通孔中形成第二包封件。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开的示例性扇出型半导体封装模块的示意性透视图；
图10是图9的扇出型半导体封装模块的沿着线I-I’截取的示意性平面图；
图11是示出图9的扇出型半导体封装模块中使用的面板的示例的示意性截面图；
图12A至图12D是示出用于图9的扇出型半导体封装模块的示例性制造方法的示意性截面图；
图13是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图；
图14是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图；
图15是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图；
图16是示出当应用于电子装置时使用根据本公开的示例性扇出型半导体封装模块的效果的示意性平面图。
具体实施方式
在下文中，将参照附图描述本公开的实施例。
然而，本公开可按照许多不同的形式进行例证并且不应被解释为局限于这里所阐述的特定实施例。更确切地说，提供这些实施例以使得本公开将是彻底的和完整的，并且将本公开的范围充分地传达给本领域技术人员。
在整个说明书，将理解的是，当诸如层、区域或晶圆(基板)的元件被称为“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可以直接“位于”另一元件“上”、“连接到”另一元件或“结合到”另一元件，或者可存在介于两者之间的其他元件或层。相比之下，当元件被称为“直接位于”另一元件“上”、“直接连接到”另一元件或“直接结合到”另一元件时，可能不存在介于两者之间的其他元件或层。相同的标号始终指示相同的元件。如在这里使用的，术语“和/或”包括相关所列项的任意一个或者更多个的任意组合和全部组合。
将明显的是，尽管可在这里使用术语“第一”、“第二”和“第三”等来描述各种构件、组件、区域、层和/或部分，但是任何这样的构件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分区分开。因而，在不脱离示例性实施例的教导的情况下，以下讨论的第一构件、组件、区域、层或部分可以被称为第二构件、组件、区域、层或部分。
为了易于描述，这里可以使用诸如“在……上方”、“上部”、“在……下方”以及“下部”等的空间相对术语来描述附图中所示的一个元件相对于另一元件的关系。将理解的是，空间相对术语意图包含除了附图中所描绘的方位以外装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“上方”或“上部”的元件将随后被定位为“在”其他元件或特征“下方”或“下部”。因而，术语“在……上方”可根据附图的特定方向包括“在……上方”和“在……下方”两种方位。装置可按照其他方式(旋转90度或处于其他方位)定位，并且可对这里使用的空间相对描述符做出相应解释。
这里使用的术语仅描述特定实施例，并且本公开不限于此。
在下文中，将参照示出本公开的实施例的示意图描述本公开的实施例。在附图中，例如，由于制造技术和/或公差，可预计所示出的形状的变型。因而，本公开的实施例不应被解释为局限于这里所示出的区域的特定形状，例如，不限于包括由于制造而引起的形状的变化。以下的实施例也可以单独地、组合或部分组合地构成。
以下描述的本公开的内容可具有各种构造，并且这里仅提出所需要的构造，但是不限于此。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。主板1010可包括物理地连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可连接到以下将描述的其他元件以形成各种信号线1090。
芯片相关组件1020可包括存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等。芯片相关组件1020还可包括应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等。芯片相关组件1020可另外地包括逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G、4G和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种其他无线或有线标准或协议。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080或者未示出的其他组件，未示出的其他组件包括：音频解码器、视频解码器、功率放大器、指南针、加速计、陀螺仪、扬声器、大容量存储单元(例如，硬盘驱动器)、光盘(CD)驱动器、数字通用光盘(DVD)驱动器等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，可在如上所述的电子装置1000中使用用于各种目的的半导体封装件。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理地连接或者电连接到母板1110。可物理地或者电连接到主板1010或者可不物理地或者电连接到主板1010的其他组件(诸如相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必须限制于智能电话1100，并且可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了许多微电子电路。然而，半导体芯片可能会由于外部物理冲击或者化学冲击而被损坏，并且半导体芯片本身不能用作成品半导体产品。更确切地说，半导体芯片被封装并且在封装的状态下用在电子装置等中。
就电连接而言，由于电子装置的主板和半导体芯片之间的电路宽度可能会存在差异，因此可能会需要半导体封装。半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以直接将半导体芯片安装在主板上，并且可能需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和之后的状态的示意性截面图。
图4包括示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A和图3B，半导体芯片2220可以是例如处于裸态的集成电路(IC)，半导体芯片2220包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，包括诸如铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。由于连接焊盘2222非常小，因此难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，连接构件2240可根据半导体芯片2220的尺寸形成，以使连接焊盘2222重新分布。连接构件2240可通过使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241、形成通向连接焊盘2222的通路孔2243h然后形成布线图案2242和过孔2243来形成。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。因此，可通过一系列步骤制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可以以低成本生产。结果，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式制造并且开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。另外，由于上述缺点，可能不能直接在电子装置的主板上安装和使用扇入型半导体封装件。原因是：即使是当半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大时，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以直接将扇入型半导体封装件安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的示意性截面图。
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301再次重新分布。在扇入型半导体封装件2200安装在印刷电路板2301上的情况下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外表面可利用成型材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中。在扇入型半导体封装件2200嵌入在印刷电路板2302中的情况下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后可通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在印刷电路板中的情况下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可通过包封件2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能不能使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小时，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得如下所述的扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上。
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到扇出区域(半导体芯片2120的区域的外部)，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别地适合移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置等的主板上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(尺寸、用途等与扇出型半导体封装件的尺寸、用途不同，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
半导体封装模块
图9是示出本公开的示例性扇出型半导体封装模块的示意性截面图。
图10是图9的半导体封装模块的沿着线I-I’截取的示意性平面图。
参照图9和图10，根据本示例性实施例的扇出型半导体封装模块100A可包括芯构件110，芯构件110具有第一通孔110HA、第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF。半导体芯片120在第一通孔110HA中并且具有有效表面(具有连接焊盘122)以及与有效表面背对的无效表面。第一通孔110HA中具有与半导体芯片120并排设置的至少一个无源组件125A。在第二通孔至第六通孔中也具有至少一个无源组件。在图10中，六个无源组件125B位于第二通孔125HB中，七个无源组件125C位于第三通孔110HC中，八个无源组件125D位于第四通孔110HD中，两个无源组件125E位于第五通孔110HE中，一个无源组件125F位于第六通孔110HF中。第一包封件131覆盖芯构件110和无源组件125B、125C、125D、125E和125F的至少部分，并且填充第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF的至少部分。增强构件(增强层)180位于第一包封件131上。第二包封件132覆盖半导体芯片120和无源组件125A，并且填充第一通孔110HA。连接构件140位于芯构件110、半导体芯片120的有效表面以及无源组件125A、125B、125C、125D、125E和125F上。连接构件140包括重新分布层142，重新分布层142电连接到连接焊盘122、无源组件125A、125B、125C、125D、125E和125F。钝化层150位于连接构件140上。凸块下金属层160位于钝化层150的开口中并且电连接到重新分布层142。电连接结构170位于凸块下金属层160上，并且通过凸块下金属层160电连接到重新分布层142。
在根据本示例性实施例的扇出型半导体封装模块100A中，多个无源组件125A、125B、125C、125D、125E和125F与半导体芯片120位于单个封装件中，以被模块化。因此，可显著地减小组件之间的距离，从而可显著地减小印刷电路板(诸如母板等)中的安装面积。此外，显著地减小了半导体芯片120与无源组件125A、125B、125C、125D、125E和125F中的每个之间的电路径，从而可减小噪声。通过两个或更多个密封操作而不是单个的密封操作，无源组件125B、125C、125D、125E和125F与半导体芯片120分开地密封和安装，使得可显著地减小半导体芯片120的外物影响等。
在根据本示例性实施例的扇出型半导体封装模块100A中，执行使用增强构件180的两步密封操作。最初将具有相对较小的厚度的无源组件125B、125C、125D、125E和125F分别设置在第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中，并且通过第一包封件131密封。然后，将具有相对较大的厚度的无源组件125A与半导体芯片120一起设置在第一通孔110HA中，并且通过第二包封件132密封。如此，可减小芯构件110的厚度。因此，减小了用于第一包封件131(密封无源组件125B、125C、125D、125E和125F)的树脂的绝对数量。结果，可控制树脂流动，以解决诸如飞溅缺陷的安装缺陷影响无源组件125B、125C、125D、125E和125F并且导致无源组件的电极焊盘变得与连接构件140分开的问题。另外，减小了第一包封件131的厚度，从而也减小了扇出型半导体封装模块100A的整体厚度。尽管存在减小了第一包封件131的厚度的事实，但是通过增强构件180的方式仍可保持刚性，从而还可控制翘曲。当芯构件110的厚度减小时，可减小在安装无源组件125B、125C、125D、125E和125F时与芯构件110的冲击。
在下文中，将更详细地描述包括在根据本示例性实施例的扇出型半导体封装模块100A中的各个组件。
芯构件110可根据其材料提高扇出型半导体封装模块100A的刚性，并且可用于确保第一包封件131和第二包封件132的厚度的均匀性。芯构件110可具有可彼此物理地分开的多个通孔110HA、110HB、110HC、110HD、110HE和110HF。半导体芯片120和多个无源组件125A、125B、125C、125D、125E和125F可分别设置在多个通孔110HA、110HB、110HC、110HD、110HE和110HF中。半导体芯片120以及多个无源组件125A、125B、125C、125D、125E和125F可分别与多个通孔110HA、110HB、110HC、110HD、110HE和110HF的壁分开预定距离，并且可被多个通孔110HA、110HB、110HC、110HD、110HE和110HF的壁包围。如果需要，可修改芯构件110，并且芯构件110的厚度可相对小于半导体芯片120的厚度。例如，芯构件110的厚度可以是半导体封装件的厚度(“T”)的0.5倍或者小于0.5倍，但是芯构件110的厚度不限于此。
芯构件110可包括绝缘层111。绝缘层111的材料不被具体限制。绝缘材料可用作绝缘层111的材料，并且绝缘材料可以是例如热固性树脂(诸如环氧树脂)、热塑性树脂(诸如聚酰亚胺树脂)、热固性树脂或者热塑性树脂与无机填料一起浸入诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。可选地，PID树脂也可用作绝缘材料。与第一包封件131相比，芯构件110可具有良好的弹性模量以保持刚性。芯构件110的绝缘层111可以是例如包括玻璃纤维、无机填料和绝缘树脂的半固化片，同时第一包封件131可以是例如包括无机填料和绝缘树脂的ABF，但是绝缘层和第一包封件不限于此。
金属层115可形成在第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中的每个的相应的壁中。金属层115可被设置为延伸至芯构件110的上表面和下表面。金属层115可提供电磁屏蔽效果和散热效果。金属层115可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料，但是其材料不限于此。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万的元件或更多的元件而提供的集成电路(IC)。集成电路可以是例如电源管理IC(PMIC)，但不限于此。半导体芯片120可以是处于裸态(没有形成单独的凸块或者重新分布层)的集成电路。在这种情况下，半导体芯片120可与连接构件140的过孔143物理地接触。集成电路可基于有效晶圆而形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)等的导电材料。暴露连接焊盘122的钝化层123可形成在主体121上，并且钝化层123可以是氧化物膜、氮化物膜等或者氧化物层或氮化物层双层。绝缘层(未示出)等还可设置在其他所需的位置。
无源组件125A、125B、125C、125D、125E和125F可以分别是多层陶瓷电容器(MLCC)、低电感片式电容器(LICC)、功率电感器、磁珠等。各个无源组件125A、125B、125C、125D、125E和125F可具有不同的厚度。另外，各个无源组件125A、125B、125C、125D、125E和125F可具有与半导体芯片120的厚度不同的厚度。具有相对小的厚度的无源组件(例如，无源组件125B、125C、125D、125E和125F)可具有0.5T或更小的厚度，分别设置在其中没有设置半导体芯片120的第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF中。具有相对大的厚度的无源组件(例如，具有0.7T或更大的厚度的无源组件125A)设置在其中设置有半导体芯片120的第一通孔110HA中。另外，具有相对小的厚度的无源组件(例如，无源组件125B、125C、125D、125E和125F)的厚度可小于芯构件110的厚度。在根据本示例性实施例的扇出型半导体封装模块100A中，无源组件在如上所述的两个或者更多个操作中被密封，因此可减少由如上所述的厚度的变化导致的各种缺陷。各个无源组件125A、125B、125C、125D、125E和125F的数量不被具体限制，并且可多于或者少于附图中所示出的那些无源组件的数量。在无源组件125A、125B、125C、125D、125E和125F中的每个中，电极焊盘可以与连接构件140的过孔143物理地接触，并且可通过重新分布层142电连接到半导体芯片120的连接焊盘122。
第一包封件131可覆盖芯构件110以及无源组件125B、125C、125D、125E和125F的至少部分。此外，第一包封件131可填充第二通孔110HB、第三通孔110HC、第四通孔110HD、第五通孔110HE和第六通孔110HF的至少部分。第一包封件131可包括绝缘材料，绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有诸如无机填料的增强材料浸入在热固性树脂或热塑性树脂中的树脂(诸如，半固化片、ABF、FR-4、BT等)。可使用已知的成型材料(诸如环氧塑封料(EMC))等，如果需要，可使用感光材料(即，感光包封剂(PIE))。可选地，诸如热固性树脂或者热塑性树脂的绝缘树脂浸入在无机填料和/或诸如玻璃纤维(或者玻璃布或者玻璃织物)的芯材料中的材料也可被用作绝缘材料。
第二包封件132可覆盖半导体芯片120和无源组件125A的至少部分。第二包封件132的上表面可位于第一包封件131的上表面的上方。第二包封件132可填充第一通孔110HA的至少部分。第二包封件132可覆盖增强构件180的至少部分。第二包封件132也可包括绝缘材料，绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有诸如无机填料的增强材料浸入在热固性树脂或热塑性树脂中的树脂(诸如，半固化片、ABF、FR-4、BT等)。另外，如果需要，可使用诸如EMC、PIE等的材料。可选地，诸如热固性树脂或者热塑性树脂的绝缘树脂浸入在无机填料和/或诸如玻璃纤维(或者玻璃布或者玻璃织物)的芯材料中的材料也可被用作绝缘材料。
第一包封件131和第二包封件132可包括相同的材料或者可包括不同的材料。即使在第一包封件131和第二包封件132包括相同的材料时，第一包封件131和第二包封件132之间的界线仍可以是可辨认的。第一包封件131和第二包封件132可包括类似的材料，但是可具有不同的颜色。例如，第一包封件131可以比第二包封件132更透明。换句话说，第一包封件131和第二包封件132之间的界线可以是清楚的。可选地，第一包封件131和第二包封件132之间的界线可以是不可见的。然而，考虑到对下面的用于半导体封装模块的制造工艺的理解，仍可通过其他指示物确定两个包封件131和132的存在。
连接构件140可使得半导体芯片120的连接焊盘122被重新分布。连接构件140可使得半导体芯片120以及无源组件125A、125B、125C、125D、125E和125F彼此电连接。具有各种功能的数十个至数百万个连接焊盘122可通过连接构件140被重新分布，并且可根据功能通过电连接结构170物理地连接或者电连接到外部。连接构件140可包括绝缘层141、设置在绝缘层141上的重新分布层142以及贯穿绝缘层141并且将重新分布层142彼此连接的过孔143。连接构件140可利用单个层形成，或者可利用比附图中示出的层的数量多的数量的层形成。
绝缘层141中的每个的材料可以是绝缘材料。诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141可以是感光绝缘层。当绝缘层141具有感光性能时，绝缘层141可被形成为具有减小的厚度，并且可更容易实现精细节距的过孔143。绝缘层141可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141为多层时，绝缘层141的材料可彼此相同，如果需要，也可彼此不同。当绝缘层141为多层时，绝缘层141可根据工艺而彼此一体化，使得它们之间的界线也可以是不明显的。
重新分布层142可用于使连接焊盘122大体重新分布。重新分布层142可包括例如导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。重新分布层142可根据与其相对应的层的设计而执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，除了接地(GND)图案、电力(PWR)图案等之外，信号(S)图案可包括诸如数据信号等的各种信号等。另外，重新分布层142可包括过孔焊盘、连接端子焊盘等。
过孔143可使得形成在不同层中的重新分布层142、连接焊盘122、无源组件125A、125B、125C、125D、125E和125F等彼此电连接，结果在扇出型半导体封装模块100A中形成电路径。过孔143可与连接焊盘122以及无源组件125A、125B、125C、125D、125E和125F中的相应的电极焊盘物理地接触。换句话说，半导体芯片120可以以裸片形式在不使用单独的凸块的情况下直接连接到连接构件140的过孔143，并且无源组件125A、125B、125C、125D、125E和125F可直接连接到连接构件140的过孔143，同时使用焊料凸块等的表面安装型封装件为嵌入型封装件。然而，如果需要，无源组件125A、125B、125C、125D、125E和125F可以是常规型而不是嵌入型。在这种情况下，无源组件可使用焊料凸块等安装。过孔143的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。过孔143中的每个可完全被导电材料填充或者导电材料可沿着过孔中的每个的壁形成。过孔143可具有任何可接受的形状(诸如锥形形状、圆柱形形状等)。
钝化层150可保护连接构件140免受外部物理损坏或者化学损坏。钝化层150可具有暴露连接构件140的重新分布层142的至少部分的开口。形成在钝化层150中的开口的数量可以是数十至数千个。钝化层150可包括绝缘树脂和无机填料，但是可省略玻璃纤维。例如，钝化层150可利用ABF形成，但是不限于此。
凸块下金属层160可提高电连接结构170的连接可靠性，结果提高扇出型半导体封装模块100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过钝化层150的开口暴露的重新分布层142。凸块下金属层160可使用已知的导电材料(诸如金属)通过已知的金属化方法在钝化层150的开口中形成，但是不限于此。
电连接结构170可另外地被构造为物理地连接或者电连接到扇出型半导体封装模块100A的外部。例如，扇出型半导体封装模块100A可通过电连接结构170安装在电子装置的主板上。例如，电连接结构170中的每个可利用诸如焊料等的导电材料形成，但是电连接结构的材料不限于此。电连接结构170中的每个可以是焊盘、球、引脚等。电连接结构170可形成为多层或者单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或者铜(Cu)。然而，电连接结构170不限于此。电连接结构170的数量、间距、设置形式等不被具体限制，并且可通过本领域技术人员根据设计规格而变形。例如，电连接结构170可根据连接焊盘122的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十或数千或更少的数量设置。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有减小的厚度，并且其价格竞争力可以是优异的。
增强构件180可使得第一包封件131的厚度相对小，并且可增强扇出型半导体封装模块100A的刚性。增强构件180可以使用裸态的覆铜层压板(裸态的CCL)被引入，但是不限于此。与第一包封件131相比，增强构件180可具有较大的弹性模量以保持刚性。例如，增强构件180可以是例如包括玻璃纤维、无机填料和绝缘树脂的半固化片，同时第一包封件131可以是例如包括无机填料和绝缘树脂的ABF，但是增强构件180和第一包封件131不限于此。增强构件180设置在第一包封件131上，并且可按照与第一包封件131的方式类似的方式被第一通孔110HA贯穿。
图11是示出图9的扇出型半导体封装模块中使用的面板的示例的示意性截面图。
参照图11，根据本示例性实施例的扇出型半导体封装模块100A可使用具有大尺寸的面板500制造。面板500的尺寸可以为根据现有技术的晶圆的尺寸的两倍至四倍或者更大，使得可通过单个工艺制造更多数量的扇出型半导体封装模块100A。换句话说，可显著地提高生产率。详细地，由于扇出型半导体封装模块100A中的每个的尺寸增大，因此与使用晶圆时相比，可提高相对生产率。面板500的每个单元部可以是在稍后将描述的制造方法中首先制备的芯构件110。在使用单个工艺利用上述面板500同时制造多个扇出型半导体封装模块100A之后，使用已知的切割工艺(例如，分割工艺)切割多个扇出型半导体封装模块100A，从而可获得各个扇出型半导体封装模块100A。
图12A至图12D为示出制造图9中示出的扇出型半导体封装模块的示例性方法的截面示意图。
图12A示出了芯构件110的制备。首先，可形成芯构件110的绝缘层111。接下来，可在芯构件110的绝缘层111中形成通孔110HB、110HC、110HD、110HE和110HF。在附图的截面图中，仅示出了第二通孔110HB和第三通孔110HC。然而，还可形成第四通孔110HD、第五通孔110HE和第六通孔110HF以及更多或者更少的通孔。可根据绝缘层111的材料通过激光钻孔和/或机械钻孔形成通孔110HB、110HC、110HD、110HE和110HF。还可使用喷砂法或者化学蚀刻法。另外，可通过使用镀覆工艺在绝缘层111中的一个或者更多个通孔的壁以及绝缘层111的上表面和下表面上形成金属层115。可选地，可将被引入到上述面板500的覆铜层压板(CCL)设置为芯构件110。另外，可按照与上述相同的方式在覆铜层压板(CCL)中形成一个或者更多个通孔。另外，可通过覆铜层压板的铜箔被用作种子层的镀覆工艺在覆铜层压板(CCL)的绝缘层中的一个或者更多个通孔的壁以及该绝缘层的上表面和下表面上形成金属层115。可将第一粘合膜211附着到芯构件110的下表面，并且可将无源组件125B、125C、125D、125E和125F分别设置在通孔110HB、110HC、110HD、110HE和110HF中。第一粘合膜211可以为已知的胶带，但是第一粘合膜不限于此。
图12B示出了形成第一包封件131，使得芯构件110以及无源组件125B、125C、125D、125E和125F被密封。可使用层压未固化膜然后使该未固化膜固化的方法形成第一包封件131，或者可使用涂敷液态材料然后使液态材料固化的方法形成第一包封件131。此外，在第一包封件131上层压裸态的覆铜板(裸态的CCL)等以引入增强构件180。然后，可去除第一粘合膜211。可通过机械法分离第一粘合膜211。然后，可在芯构件110中形成通孔110HA。可根据绝缘层111的材料通过激光钻孔和/或机械钻孔形成通孔110HA。还可使用喷砂法或者化学蚀刻法。在形成通孔110HA期间，还可贯穿第一包封件131和增强构件180。
参照图12C，将第二粘合膜212附着到芯构件110的下表面。将半导体芯片120和无源组件125A设置在通孔110HA中。可以按照面朝下的形式设置半导体芯片120。第二粘合膜212也可以是已知类型的胶带，但是第二粘合膜不限于此。形成第二包封件132，使得半导体芯片120和无源组件125A被密封。还可利用第二包封件132覆盖增强构件180。可使用层压未固化膜然后使未固化膜固化的方法形成第二包封件132，或者可使用涂敷液态材料然后使液态材料固化的方法形成第二包封件132。
参照图12D，然后可去除第二粘合膜212。可通过机械法分离第二粘合膜212。然后可在第二粘合膜212从其被去除的下部的区域中形成连接构件140。可按照以已知的层压法或者涂敷法形成绝缘层141的方法来形成连接构件140，使用光刻法或者激光钻孔和/或机械钻孔等形成用于过孔143的孔，并且使用诸如电镀、非电镀等的已知的镀覆方法形成重新分布层142和过孔143。可使用已知的层压法或者涂敷法形成钝化层150，可使用已知的金属化法形成凸块下金属层160，并且可使用已知的方法形成电连接结构170。
当使用图11的面板500时，可通过一系列的操作在单个工艺中制造多个扇出型半导体封装模块100A。其后，可通过分割工艺等获得各个扇出型半导体封装模块100A。
图13是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图。
参照图13，在根据另一示例性实施例的扇出型半导体封装模块100B中，金属图案182a和182b形成在扇出型半导体封装模块100A中的增强构件180的至少一个表面上。更详细地，第一金属图案182a可形成在增强构件180的表面上并且与第一包封件131接触。第二金属图案182b可形成在增强构件的与形成有第一金属图案182a的表面背对的表面上或表面中，并且与第二包封件132接触。第一金属图案182a可具有板形式，第二金属图案182b可具有电路图案形式，但是第一金属图案和第二金属图案不限于此。第一金属图案182a可具有电路图案形式，第二金属图案182b可具有板形式。换句话说，金属图案可形成为按照各种形式变形以控制翘曲。其他构造及其制造方法与上述的其他构造及其制造方法大体上相同，将省略其描述。
图14是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图。
参照图14，在根据另一示例性实施例的扇出型半导体封装模块100C中，芯构件110的第一绝缘层111a与连接构件140接触，并且第一分布层112a与连接构件140接触并且嵌入在第一绝缘层111a中。第二分布层112b设置在第一绝缘层111a的与第一分布层112a嵌入在其中的表面背对的表面中。第二绝缘层111b设置在第一绝缘层111a上并且覆盖第二分布层112b。第三分布层112c设置在第二绝缘层111b上。第一分布层112a、第二分布层112b和第三分布层112c可电连接到连接焊盘122。第一分布层112a可通过贯穿第一绝缘层111a的第一过孔113a电连接到第二分布层112b，第二分布层112b可通过贯穿第二绝缘层111b的第二过孔113b电连接到第三分布层112c。
当第一分布层112a嵌入在第一绝缘层111a中时，显著地减小了由于第一分布层112a的厚度产生的台阶部，因此连接构件140的绝缘距离变得均匀。换句话说，从连接构件140的重新分布层142到第一绝缘层111a的下表面的距离与从连接构件140的重新分布层142到半导体芯片120的连接焊盘122的距离之差可小于第一分布层112a的厚度。因此，可便于连接构件140的高密度布线设计。
芯构件110的第一分布层112a的下表面可位于半导体芯片120的连接焊盘122的下表面的上方。另外，连接构件140的重新分布层142与芯构件110的第一分布层112a之间的距离可大于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。在这方面，第一分布层112a可嵌入到绝缘层111的内部中。如上所述，当第一分布层112a嵌入到第一绝缘层的内部中，并且第一绝缘层111a的下表面以及第一分布层112a的下表面具有台阶部时，可防止第一分布层112a由于第二包封件132的形成材料的渗出而被污染。芯构件110的第二分布层112b可位于半导体芯片120的有效表面和无效表面之间。芯构件110可形成为具有与半导体芯片120的厚度相对应的厚度。因此，形成在芯构件110中的第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。
芯构件110的分布层112a、112b和112c的厚度可大于连接构件140的重新分布层142的厚度。芯构件110通过基板工艺制造。在这方面，分布层112a、112b和112c还根据芯构件的尺寸形成为具有较大的尺寸。另一方面，连接构件140通过半导体工艺制造。在这方面，为了纤薄化，连接构件可形成为具有比分布层112a、112b和112c的尺寸小的尺寸。
绝缘层111a和111b的材料不被具体限制。例如，绝缘材料可用作绝缘层的材料，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或者热塑性树脂与无机填料一起浸入诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF膜、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，PID树脂也可用作绝缘材料。
分布层112a、112b和112c可电连接到半导体芯片120的连接焊盘122。另外，分布层可电连接到无源组件125A、125B、125C、125D、125E和125F。分布层112a、112b和112c的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。分布层112a、112b和112c可根据相应的层的设计而执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，除了接地(GND)图案、电力(PWR)图案等之外，信号(S)图案可包括诸如数据信号等的各种信号等。另外，重新分布层可包括过孔焊盘、线焊盘、电连接结构焊盘等。
过孔113a和113b可将形成在不同层中的分布层112a、112b和112c彼此电连接，结果在芯构件110中形成电路径。过孔113a和113b的材料也可以为导电材料。过孔113a和113b可全部被导电材料填充，或者导电材料可沿着通路孔的壁形成。另外，过孔可具有诸如锥形形状和圆柱形形状的各种形状。当形成用于第一过孔113a的孔时，第一分布层112a的一些焊盘可用作止挡件，因此其可在第一过孔113a具有上表面的宽度大于下表面的宽度的锥形形状的工艺方面是有优势的。在这种情况下，第一过孔113a可与第二分布层112b的焊盘图案一体化。此外，当形成用于第二过孔113b的孔时，第二分布层112b的一些焊盘可用作止挡件，因此其可在第二过孔113b具有上表面的宽度大于下表面的宽度的锥形形状的工艺方面是有优势的。在这种情况下，第二过孔113b可与第三分布层112c的焊盘图案一体化。
根据上述的另一示例性实施例的扇出型半导体封装模块110C的芯构件110可应用于根据另一示例性实施例的扇出型半导体封装模块100B。其他方面及其制造方法与上述的其他方面及其制造方法大体相同，并且省略其描述。
图15是示出根据本公开的另一示例性扇出型半导体封装模块的示意性截面图。
参照图15，在根据本示例性实施例的扇出型半导体封装模块100D中，芯构件110可包括：第一绝缘层111a；第一分布层112a和第二分布层112b，可分别设置在第一绝缘层111a的背对的表面上；第二绝缘层111b，可设置在第一绝缘层111a上并且可覆盖第一分布层112a；第三分布层112c，可设置在第二绝缘层111b上；第三绝缘层111c，可设置在第一绝缘层111a上并且可覆盖第二分布层112b；第四分布层112d，可设置在第三绝缘层111c上。第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d电连接到连接焊盘122。芯构件110包括较多数量的分布层112a、112b、112c和112d，使得可进一步简化连接构件140。因此，可解决由于在形成连接构件140期间产生的缺陷而导致的良率的减少。同时，第一分布层112a、第二分布层112b、第三分布层112c和第四分布层112d可分别通过穿过第一绝缘层111a的第一过孔113a、穿过第二绝缘层111b的第二过孔113b和穿过第三绝缘层111c的第三过孔113c而彼此电连接。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可相对较厚以保持刚性，同时第二绝缘层111b和第三绝缘层111c可被引入以形成更多数量的分布层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c不同的绝缘材料。例如，第一绝缘层111a可包括例如包括芯材料、填料和绝缘树脂的半固化片，同时第二绝缘层111b和第三绝缘层111c可以为包括填料和绝缘树脂的ABF或者PID，但是绝缘层不限于此。按照与此相似的方式，穿过第一绝缘层111a的第一过孔113a的直径可大于穿过第二绝缘层111b的第二过孔113b的直径和穿过第三绝缘层111c的第三过孔113c的直径。
芯构件110的第三分布层112c的下表面可被设置为低于半导体芯片120的连接焊盘122的下表面。此外，连接构件140的重新分布层142与芯构件110的第三分布层112c之间的距离可小于连接构件140的重新分布层142与半导体芯片120的连接焊盘122之间的距离。在这方面，第三分布层112c可被设置为从第二绝缘层111b突出，同时薄的钝化膜还可形成在半导体芯片120的连接焊盘122上。芯构件110的第一分布层112a和第二分布层112b可位于半导体芯片120的有效表面和无效表面之间。芯构件110可形成为与半导体芯片120的厚度相对应，并且形成在芯构件110中的第一分布层112a和第二分布层112b可设置在半导体芯片120的有效表面和无效表面之间的水平面上。
芯构件110的分布层112a、112b、112c和112d的厚度可大于连接构件140的重新分布层142的厚度。芯构件110的分布层112a、112b、112c和112d可电连接到连接焊盘122以及无源组件125A、125B、125C、125D、125E和125F。
同时，根据另一示例性实施例的扇出型半导体封装模块100D的芯构件110可应用于根据上述的另一示例性实施例的扇出型半导体封装模块110B。其他方面及其制造方法可与上述的方面及其制造方法大体相同，并且省略其描述。
图16是示出当应用于电子装置时根据本公开的示例性实施例的扇出型半导体封装模块的效果的示意性平面图。
参照图16，随着用于移动装置1100A和1100B的显示器装置的尺寸增大，电池容量需要增大。由于增大的电池容量，使得由电池1180占据的面积增大并且需要减小母板1110的尺寸。因此，由于安装面积减小，因此包括PMIC和无源组件的模块1150所占据的面积必然减小。在这种情况下，根据本公开的示例性实施例的扇出型半导体封装模块100A、100B、100C和100D应用于此，并且模块1150的尺寸显著地减小，因此可有效地使用较小的面积。
如以上所阐述的，根据示例性实施例，提供了一种扇出型半导体封装模块，在该扇出型半导体封装模块中，半导体芯片和多个无源组件的安装面积显著地减小，半导体芯片和无源组件之间的电路径显著地减小，解决了良率问题，并且在容易控制模块的翘曲的同时容易控制包封件的树脂流动。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附的权利要求限定的本发明的范围的情况下，可做出改变和变型。

Claims (28)

1.一种扇出型半导体封装模块，包括：
芯构件，具有彼此分开的第一通孔和第二通孔；
半导体芯片，位于所述第一通孔中，并且包括具有连接焊盘的有效表面和与所述有效表面背对的无效表面；
第一无源组件，位于所述第二通孔中；
第一包封件，覆盖所述芯构件和所述第一无源组件的每个的至少部分，并且填充所述第二通孔的至少部分；
增强构件，位于所述第一包封件上，并且具有暴露所述半导体芯片的所述无效表面的至少部分的开口；
第二包封件，覆盖所述半导体芯片的至少部分，并且填充所述第一通孔和所述开口的每个的至少部分；及
连接构件，位于所述芯构件、所述半导体芯片的所述有效表面和所述第一无源组件上，并且包括电连接到所述连接焊盘和所述第一无源组件的重新分布层。
2.根据权利要求1所述的扇出型半导体封装模块，还包括：
第二无源组件，设置在所述第一通孔中，所述第二无源组件和所述半导体芯片并排设置；
其中，所述第二包封件覆盖所述第二无源组件的至少部分，并且
所述第二无源组件电连接到所述重新分布层。
3.根据权利要求2所述的扇出型半导体封装模块，其中，所述第二无源组件的厚度大于所述第一无源组件的厚度。
4.根据权利要求1所述的扇出型半导体封装模块，其中，所述半导体芯片的厚度大于所述芯构件的厚度。
5.根据权利要求1所述的扇出型半导体封装模块，其中，所述第一通孔穿过所述第一包封件和所述增强构件。
6.根据权利要求1所述的扇出型半导体封装模块，其中，所述第二包封件覆盖所述增强构件的至少部分。
7.根据权利要求1所述的扇出型半导体封装模块，其中，所述第二包封件的上表面位于所述第一包封件的上表面的上方。
8.根据权利要求1所述的扇出型半导体封装模块，其中，所述增强构件的弹性模量大于所述第一包封件的弹性模量。
9.根据权利要求1所述的扇出型半导体封装模块，其中，所述增强构件包括玻璃纤维、无机填料和绝缘树脂。
10.根据权利要求1所述的扇出型半导体封装模块，其中，所述增强构件的至少一个表面上设置有金属图案。
11.根据权利要求1所述的扇出型半导体封装模块，还包括：
金属层，位于所述第二通孔的壁上。
12.根据权利要求11所述的扇出型半导体封装模块，其中，所述第一通孔的壁与所述第二包封件物理地接触。
13.根据权利要求2所述的扇出型半导体封装模块，其中，所述半导体芯片、所述第二无源组件和所述第一无源组件并排设置，并且通过所述连接构件的所述重新分布层彼此电连接。
14.根据权利要求13所述的扇出型半导体封装模块，其中，所述连接构件还包括过孔，所述过孔将所述连接焊盘、所述第二无源组件和所述第一无源组件中的每个连接到所述重新分布层，并且
所述连接焊盘、所述第二无源组件和所述第一无源组件中的每个与所述过孔物理地接触。
15.根据权利要求2所述的扇出型半导体封装模块，其中，所述半导体芯片包括电源管理集成电路，并且
所述第二无源组件和所述第一无源组件中的每个包括电容器。
16.根据权利要求2所述的扇出型半导体封装模块，其中，所述芯构件还包括与所述第一通孔和所述第二通孔分开的第三通孔，
所述第三通孔中设置有第三无源组件；
所述第一包封件覆盖所述第三无源组件的至少部分并且填充所述第三通孔的至少部分，并且
所述重新分布层电连接到所述第三无源组件。
17.根据权利要求1所述的扇出型半导体封装模块，其中，所述芯构件包括：第一绝缘层，与所述连接构件接触；第一分布层，与所述连接构件接触并且嵌入在所述第一绝缘层中；及第二分布层，位于与所述第一绝缘层的第一表面中，其中，所述第一绝缘层的所述第一表面与嵌入有所述第一分布层的第二表面背对，并且
所述第一分布层和所述第二分布层电连接到所述连接焊盘。
18.根据权利要求17所述的扇出型半导体封装模块，其中，所述芯构件还包括：第二绝缘层，位于所述第一绝缘层上并且覆盖所述第二分布层；及第三分布层，位于所述第二绝缘层上，并且
所述第三分布层电连接到所述连接焊盘。
19.根据权利要求1所述的扇出型半导体封装模块，其中，所述芯构件包括第一绝缘层以及分别位于所述第一绝缘层的背对的表面上的第一分布层和第二分布层，并且
所述第一分布层和所述第二分布层电连接到所述连接焊盘。
20.根据权利要求19所述的扇出型半导体封装模块，其中，所述芯构件还包括：第二绝缘层，位于所述第一绝缘层上并且覆盖所述第一分布层；第三分布层，位于所述第二绝缘层上；第三绝缘层，位于所述第一绝缘层上并且覆盖所述第二分布层；及第四分布层，位于所述第三绝缘层上，并且
所述第三分布层和所述第四分布层电连接到所述连接焊盘。
21.一种扇出型半导体封装模块，包括：
芯构件，具有第一通孔和第二通孔；
增强层，位于所述芯构件的上方，具有与所述芯构件的所述第一通孔相对应的第三通孔，并且所述增强层覆盖所述第二通孔；
第一组件，位于所述第一通孔中；
第二组件，位于所述第二通孔中；及
包封件，至少覆盖所述增强层和所述第一组件的每个的一部分，并填充所述第三通孔的至少部分。
22.根据权利要求21所述的扇出型半导体封装模块，其中，所述包封件包括：
第一包封件，覆盖所述芯构件，覆盖所述第二组件并且位于所述芯构件的所述第二通孔中；及
第二包封件，覆盖所述增强层，覆盖所述第一组件，位于所述增强层的所述第三通孔中并且位于所述芯构件的所述第一通孔中。
23.根据权利要求21所述的扇出型半导体封装模块，其中，
所述第一组件的高度大于所述芯构件的高度；并且
所述第二组件的高度小于所述芯构件的高度。
24.根据权利要求21所述的扇出型半导体封装模块，其中，
所述芯构件的所述第一通孔与所述芯构件的所述第二通孔分开；并且
所述芯构件包括金属层，所述金属层位于所述芯构件的所述第一通孔的壁和所述芯构件的所述第二通孔的壁上。
25.一种制造扇出型半导体封装模块的方法，所述方法包括以下步骤：
在芯构件的一个或者更多个第一通孔中设置一个或者更多个第一组件；
在所述一个或者更多个第一组件的上方以及在所述芯构件的所述一个或者更多个第一通孔中形成第一包封件；
在所述第一包封件和所述芯构件的上方形成增强层；
在所述增强层中和所述芯构件中形成一个或者更多个第二通孔；
在所述芯构件的所述一个或者更多个第二通孔中设置一个或者更多个第二组件；
在所述一个或者更多个第二组件的上方以及所述一个或者更多个第二通孔中形成第二包封件。
26.根据权利要求25所述的制造扇出型半导体封装模块的方法，其中，
所述第一包封件还形成在所述芯构件的上方；并且
所述第二包封件还形成在所述增强层的上方。
27.根据权利要求25所述的制造扇出型半导体封装模块的方法，其中，
所述芯构件、所述一个或者更多个第一组件以及所述一个或者更多个第二组件位于粘合层上；并且
所述方法还包括以下步骤：
在形成所述第二包封件之后，去除所述粘合层；及
在去除所述粘合层之后，在所述芯构件、所述一个或者更多个第一组件以及所述一个或者更多个第二组件上形成连接构件，所述连接构件包括重新分布层，所述重新分布层电连接到所述一个或者更多个第一组件和所述一个或者更多个第二组件。
28.根据权利要求25所述的制造扇出型半导体封装模块的方法，其中，在设置所述一个或者更多个第一组件之前，通过以下步骤形成所述芯构件：
形成绝缘层；
在所述绝缘层中形成所述一个或者更多个第一通孔；及
在所述绝缘层的所述一个或者更多个第一通孔的壁以及所述绝缘层的上表面和下表面上形成金属层。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102026132B1 (ko) * 2018-03-05 2019-09-27 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
US10755994B2 (en) * 2018-10-29 2020-08-25 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor substrate
US11075260B2 (en) * 2018-10-31 2021-07-27 Qualcomm Incorporated Substrate comprising recessed interconnects and a surface mounted passive component
JP7070373B2 (ja) * 2018-11-28 2022-05-18 三菱電機株式会社 半導体装置の製造方法、半導体装置、電力変換装置
KR102574414B1 (ko) * 2019-05-21 2023-09-04 삼성전기주식회사 전자 부품 모듈
KR102551352B1 (ko) * 2019-06-28 2023-07-04 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP7229135B2 (ja) * 2019-09-26 2023-02-27 京セラ株式会社 電子デバイス
JP7252871B2 (ja) * 2019-09-26 2023-04-05 京セラ株式会社 基体構造体及び基体構造体を用いた電子デバイス
WO2022064698A1 (ja) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 電子部品モジュールの製造方法、電子回路基板の製造方法、及び、部品内蔵基板の製造方法
US11876085B2 (en) 2021-06-25 2024-01-16 Qualcomm Incorporated Package with a substrate comprising an embedded capacitor with side wall coupling
WO2023279391A1 (zh) * 2021-07-09 2023-01-12 华为技术有限公司 半导体封装结构及其制法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388333B1 (en) * 1999-11-30 2002-05-14 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
WO2013054504A1 (ja) * 2011-10-13 2013-04-18 住友ベークライト株式会社 半導体パッケージおよび半導体装置
KR20170112906A (ko) * 2016-03-25 2017-10-12 삼성전기주식회사 팬-아웃 반도체 패키지

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972964B2 (en) * 2002-06-27 2005-12-06 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US20040012097A1 (en) * 2002-07-17 2004-01-22 Chien-Wei Chang Structure and method for fine pitch flip chip substrate
EP1848029B1 (en) 2006-04-18 2017-01-11 Unimicron Technology Corp. Carrying structure of electronic components
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
WO2012077522A1 (ja) 2010-12-10 2012-06-14 株式会社村田製作所 回路モジュール
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US9245137B2 (en) * 2013-03-04 2016-01-26 International Business Machines Corporation Management of digital information
US9627338B2 (en) * 2013-03-06 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra high density embedded semiconductor die package
KR20150009826A (ko) * 2013-07-17 2015-01-27 삼성전자주식회사 소자 내장형 패키지 기판 및 이를 포함하는 반도체 패키지
US9240392B2 (en) * 2014-04-09 2016-01-19 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co., Ltd. Method for fabricating embedded chips
US9752925B2 (en) 2015-02-13 2017-09-05 Taiwan Biophotonic Corporation Optical sensor
US9576910B2 (en) * 2015-03-11 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaging structure and manufacturing method thereof
US9806063B2 (en) * 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10276467B2 (en) 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10373884B2 (en) 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
KR20170112363A (ko) 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388333B1 (en) * 1999-11-30 2002-05-14 Fujitsu Limited Semiconductor device having protruding electrodes higher than a sealed portion
WO2013054504A1 (ja) * 2011-10-13 2013-04-18 住友ベークライト株式会社 半導体パッケージおよび半導体装置
KR20170112906A (ko) * 2016-03-25 2017-10-12 삼성전기주식회사 팬-아웃 반도체 패키지

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Publication number Publication date
JP2019083304A (ja) 2019-05-30
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