CN110783296A - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括第一绝缘层至第三绝缘层、第一布线层和第二布线层并具有贯穿第一绝缘层至第三绝缘层的通孔，第一布线层设置在第一绝缘层的第一表面上并嵌入第二绝缘层中，第二布线层设置在第三绝缘层上；半导体芯片，设置在通孔中并具有设置有连接焊盘的有效表面和与有效表面相对的无效表面；包封剂，覆盖框架和半导体芯片中的每个的至少部分并填充通孔的至少部分；以及连接结构，设置在框架和半导体芯片的有效表面上，并包括电连接到连接焊盘的重新分布层。第一布线层和第二布线层电连接到连接焊盘。

Description

扇出型半导体封装件
本申请要求于2018年7月27日提交到韩国知识产权局的第10-2018-0087649号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种半导体芯片的连接焊盘可重新分布直至扇出区域的扇出型半导体封装件。
背景技术
近来，涉及半导体芯片的技术的开发的显著趋势已经是减小半导体芯片的尺寸。因此，在封装技术领域，随着对小尺寸半导体芯片等的需求的迅速增长，已经需求实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。
提出来满足上述技术需求的一种封装技术是扇出型半导体封装件。这样的扇出型半导体封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到设置有半导体芯片的区域的外部来允许实现多个引脚。
发明内容
本公开的一方面可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，包括形成在其中的布线层的框架可被引入到包封半导体芯片的区域并且可解决由于布线层的厚度而发生的重新分布区域的绝缘距离的不均匀性。
根据本公开的一方面，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，具有位于诸如覆铜层压板(CCL)等的芯层的两个表面上的布线层的框架通过双侧积层工艺形成，但位于芯层的下表面上的布线层嵌入框架中并且位于芯层的上表面上的布线层从框架突出。
根据本公开的一方面，一种扇出型半导体封装件可包括：框架，包括第一绝缘层、第二绝缘层、第三绝缘层、第一布线层和第二布线层并且具有贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的通孔，所述第二绝缘层设置在所述第一绝缘层的第一表面上，所述第三绝缘层设置在所述第一绝缘层的与所述第一表面相对的第二表面上，所述第一布线层设置在所述第一绝缘层的所述第一表面上并嵌入所述第二绝缘层中，所述第二布线层设置在所述第三绝缘层上；半导体芯片，设置在所述通孔中并具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；以及连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电连接到所述连接焊盘的重新分布层。所述第一布线层和所述第二布线层可电连接到所述连接焊盘。
根据本公开的另一方面，一种扇出型半导体封装件可包括：框架，包括第一布线层和第二布线层并具有通孔，所述第一布线层嵌入位于所述框架的下部的绝缘材料中，以使所述第一布线层的下表面在所述框架的下部暴露，所述第二布线层在位于所述框架的上部的绝缘材料上突出；半导体芯片，设置在所述通孔中并具有连接焊盘；包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；以及连接结构，设置在所述框架和所述半导体芯片的下方，并包括电连接到所述连接焊盘的重新分布层。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在印刷电路板内并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开中的示例性实施例的扇出型半导体封装件的示意性截面图；
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图；
图11和图12是示出制造图9的扇出型半导体封装件的框架的工艺的示例的示意图。
具体实施方式
现将在下文中参照附图详细地描述本公开的示例性实施例。
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，为方便起见，下侧、下部、下表面等用于指与附图的截面相关的向下的方向，而上侧、上部、上表面等用于指与该向下的方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制，并且“上”和“下”的概念可随时改变。
在说明书中，组件与另一组件的“连接”的含义在概念上包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此阐述的权利要求的范围的情况下，第一元件可被称为第二元件。相似地，第二组件也可被称为第一元件。
在此使用的术语“示例性实施例”不指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则在特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅为了描述示例性实施例而不是限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实施诸如以下的协议的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括实施各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，并且还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如主板的印刷电路板1110等可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到印刷电路板1110。另外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而是可被封装并且在封装的状态下在电子装置等中使用。
这里，需要半导体封装的原因在于：就电连接而言，半导体芯片和电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B和图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可以非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251并且可以形成凸块下金属2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板内并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2301重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌在印刷电路板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过印刷电路板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150可进一步形成在连接结构2140上，并且凸块下金属2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到位于半导体芯片2120的尺寸之外的扇出区域的连接结构2140，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另一方面，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且扇出型半导体封装件是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
将在下文中参照附图描述一种扇出型半导体封装件，在该扇出型半导体封装件中，使用相对简单且经济的方法将包括形成在其中的布线层的框架引入到半导体芯片在其中被包封的区域，并且可解决由于布线层的厚度而发生的重新分布区域的绝缘距离的不均匀性。
图9是示出根据本公开中的示例性实施例的扇出型半导体封装件的示意性截面图。
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据本公开中的示例性实施例的扇出型半导体封装件100可包括：框架110，具有通孔110H；半导体芯片120，设置在框架110的通孔110H中；包封剂130，覆盖框架110和半导体芯片120中的每个的至少部分并填充通孔110H的至少部分；以及连接结构140，设置在框架110和半导体芯片120的有效表面上。这里，框架110可包括：第一绝缘层111a；第二绝缘层111b，设置在第一绝缘层111a的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上；第一布线层112a，设置在第一绝缘层111a下表面上并嵌入第二绝缘层111b中；以及第二布线层112b，设置在第三绝缘层111c上。通孔110H可贯穿第一绝缘层111a、第二绝缘层111b和第三绝缘层111c。第二绝缘层111b的与连接结构140接触的下表面可与第一布线层112a的与连接结构140接触的下表面共面。即，第二绝缘层111b和第一布线层112a可具有彼此相同的厚度。第二绝缘层111b的与连接结构140接触的下表面和第一布线层112a的与连接结构140接触的下表面可与半导体芯片120的钝化层123的下表面共面。第二布线层112b可设置为在第三绝缘层111c上突出。也就是说，第二布线层112b可与第一绝缘层111a间隔开。
通常，扇出型半导体封装件具有这样的结构：半导体芯片的周围利用诸如环氧塑封料(EMC)等的包封剂被简单地包封并封闭，并且绝缘层和重新分布层形成在半导体芯片下方，以实现半导体芯片的连接焊盘的重新分布。然而，由于半导体芯片的周围利用包封剂被简单地包封和封闭，因此难以控制由于各种原因而发生的翘曲，在固定半导体芯片方面存在限制，并且难以利用包封区域作为布线区域(routing region)，使得布线等的设计的自由度降低。
作为解决上述问题的方法，可考虑如下方法：通过在半导体芯片被包封的区域中在具有优异刚性的绝缘层(例如，覆铜层压板)的两个表面上形成布线层等来实现框架而在改善翘曲问题的同时提供更宽的布线区域。然而，在使用镀覆方法在具有优异刚性的绝缘层的两个表面上简单地形成布线层以实现框架的情况下，由于设置为突出的下布线层的厚度，使得在绝缘层的下表面和下布线层的下表面之间存在台阶，该台阶可能导致形成在框架下方的重新分布区域中的绝缘距离的不均匀性问题。为了解决该问题，可考虑通过无芯工艺将布线层嵌入绝缘层中以实现框架的方法，但在使用无芯工艺的情况下，存在如下问题：为了增加框架的厚度可能需要许多工艺，并且价格竞争力也可能劣化。
相比之下，由于在根据示例性实施例的扇出型半导体封装件100中，可通过相对简单的积层方法在第一绝缘层111a的两个表面上引入第二绝缘层111b和第三绝缘层111c以及第一布线层112a和第二布线层112b，因此，基本上，工艺可以是简单的，并且价格竞争力可以是优异的。然而，由于在根据示例性实施例的扇出型半导体封装件100中，框架110的下布线层112a(即，第一布线层112a)嵌入在第二绝缘层111b中，因此第一布线层112a与第二绝缘层111b的下表面之间不存在台阶，由此可解决绝缘距离的不均匀性问题。此外，根据示例性实施例的扇出型半导体封装件100可具有以下优点：框架110的上布线层112b(即，第二布线层112b)在第三绝缘层111c上突出，因此，可改善与包封剂130的紧密粘合，并且在提供用于引入到层叠封装(POP)结构中的上电连接路径/下电连接路径的情况下，可容易地使第二布线层112b的表面敞开。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件100中的各个组件。
框架110可根据特定材料进一步改善扇出型半导体封装件100的刚性，并且用于确保包封剂130的厚度的均匀性。在形成框架110中的布线层112a和112b以及导通孔113等的情况下，扇出型半导体封装件100可用作层叠封装(POP)型封装件。框架110可具有通孔110H。半导体芯片120可设置在通孔110H中以与框架110间隔开预定距离。半导体芯片120的侧表面可被框架110围绕。然而，这样的形式仅是示例并且可进行各种修改以具有其他形式，并且框架110可根据这样的形式执行另一功能。
框架110可包括：第一绝缘层111a；第二绝缘层111b，设置在第一绝缘层111a的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上；第一布线层112a，设置在第一绝缘层111a的下表面上并嵌入第二绝缘层111b中；第二布线层112b，设置在第三绝缘层111c上；以及导通孔113，贯穿第一绝缘层111a和第三绝缘层111c并使第一布线层112a和第二布线层112b彼此电连接。导通孔113不贯穿第二绝缘层111b。
第一绝缘层111a的材料可以是绝缘材料。在这种情况下，绝缘材料可以是适合于芯层的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(更具体地，半固化片等)，但不限于此。第二绝缘层111b和第三绝缘层111c的材料也可以是绝缘材料。这里，绝缘材料可以是适合于积层绝缘层的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合的树脂(更具体地，ABF(Ajinomoto Build-up film)等)，但不限于此。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。基本上作为芯层引入的第一绝缘层111a可具有相对厚的厚度，并且作为积层绝缘层引入的第二绝缘层111b和第三绝缘层111c可具有相对薄的厚度。如上所述，第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。从这点而言，第一绝缘层111a的弹性模量可大于第二绝缘层111b的弹性模量和第三绝缘层111c的弹性模量。
第一布线层112a和第二布线层112b均可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一布线层112a和第二布线层112b可根据相应层的设计执行各种功能。例如，第一布线层112a和第二布线层112b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，第一布线层112a和第二布线层112b可包括过孔焊盘、布线焊盘、电连接结构焊盘等。第一布线层112a和第二布线层112b可通过重新分布层142电连接到半导体芯片120的连接焊盘122。
与第二绝缘层111b相似，第一布线层112a也可设置在第一绝缘层111a的下表面上，但可嵌入在第二绝缘层111b中。也就是说，第二绝缘层111b的与连接结构140接触的下表面可与第一布线层112a的与连接结构140接触的下表面共面。即，第二绝缘层111b和第一布线层112a可具有彼此相同的厚度。第二绝缘层111b和第一布线层112a具有相同的厚度也意味着第二绝缘层111b的厚度和第一布线层112a的厚度彼此基本相同。相反，第二布线层112b可在第三绝缘层111c上突出。也就是说，第二布线层112b可与第一绝缘层111a间隔开。因此，如上所述，优点在于：可解决重新分布区域中的绝缘距离的不均匀性问题，并且同时，可改善与包封剂130的紧密粘合并且可容易地使第二布线层112b的表面敞开。
另外，如果需要，可在第二布线层112b的暴露表面上形成表面处理层PP。表面处理层PP没有特别限制，只要其在本领域中是已知的即可。例如，表面处理层可通过电镀金、无电镀金、有机可焊性防腐剂(OSP)或无电镀锡、无电镀银、无电镀镍/取代镀金、直接浸金(DIG)镀覆、热风整平(HASL)等形成。
另外，如下所述，第一布线层112a可包括作为种子层的第一种子层111as1和第三种子层111as3，并且第二布线层112b可仅包括作为种子层的第三种子层111as3。也就是说，第一布线层112a的种子层的数量可大于第二布线层112b的种子层的数量。也就是说，第一布线层112a的导体层的总数可大于第二布线层112b的导体层的总数。这可被理解为通过执行将在下面描述的工艺而引起的结构特征。
导通孔113可使形成在不同层上的第一布线层112a和第二布线层112b彼此电连接，以在框架110中提供电路径。导通孔113可贯穿第一绝缘层111a和第三绝缘层111c，但可不穿透第二绝缘层111b。导通孔113也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。导通孔113中的每个可具有沙漏形状，但不限于此。导通孔113中的每个可以是填充型过孔，但也可以是共形型过孔。
半导体芯片120可以是按照在单个芯片中集成数百至数百万的数量的元件或更多数量的元件而提供的集成电路(IC)。在这种情况下，IC可以是例如：处理器芯片(更具体地，应用处理器(AP))，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等；逻辑芯片，诸如模数转换器、专用IC(ASIC)等；存储器芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；或电源管理IC(PMIC)等，但不限于此。另外，上述元件也可彼此组合并设置。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。可在主体121上形成各种电路。连接焊盘122可使半导体芯片120电连接到其他组件。作为连接焊盘122中的每个的材料，可使用诸如铝(Al)等的导电材料而没有特别限制。使连接焊盘122暴露的钝化层123可形成在主体121上，并且可以是氧化物膜、氮化物膜等，或者是氧化物膜和氮化物膜的双层。连接焊盘122中的每个的下表面可通过钝化层123相对于包封剂130的下表面具有台阶。结果，可在某种程度上防止包封剂130渗入到连接焊盘122中的每个的下表面的现象。绝缘层(未示出)等也可进一步设置在其他所需的位置。半导体芯片120可以是裸片，但如果需要，也可以是其中可在半导体芯片120的有效表面上进一步形成重新分布层(未示出)并且凸块(未示出)等可连接到连接焊盘122的封装型半导体芯片。
包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式不受特别限制，但可以是包封剂130包围框架110、半导体芯片120等的至少部分的形式。例如，包封剂130可覆盖框架110和半导体芯片120的无效表面，并填充通孔110H的壁和半导体芯片120的侧表面之间的空间。此外，包封剂130还可填充半导体芯片120的钝化层123与连接结构140之间的空间的至少一部分。包封剂130可填充通孔110H，从而根据特定材料用作粘合剂并且减少半导体芯片120的屈曲。
包封剂130的材料不受特别限制。例如，可使用绝缘材料作为包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT))等。如果需要，感光包封剂(PIE)也可用作绝缘材料。
连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接结构170物理连接或电连接到外部。连接结构140可包括绝缘层141、设置在绝缘层141上的重新分布层142以及贯穿绝缘层141并连接到重新分布层142的连接过孔143。绝缘层141、重新分布层142和连接过孔143的数量可大于附图中所示的绝缘层141、重新分布层142和连接过孔143的数量。可选地，绝缘层141、重新分布层142和连接过孔143可均仅包括单层。另外，绝缘层141的一部分可具有均匀的厚度，绝缘层141的所述一部分可与第二绝缘层111b和第一布线层112a物理接触。
绝缘层141的材料可以是绝缘材料。在这种情况下，诸如感光介电(PID)材料的感光绝缘材料也可用作绝缘材料。在这种情况下，绝缘层141可形成为具有更薄的厚度，并且可更容易实现连接过孔143的精细间距。各个绝缘层141的材料可彼此相同或者可彼此不同。
重新分布层142可用于使连接焊盘122基本上重新分布。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，重新分布层142可包括过孔焊盘、电连接结构焊盘等。
连接过孔143可将形成在不同层上的重新分布层142、连接焊盘122、第一布线层112a等彼此电连接，从而在扇出型半导体封装件100中形成电路径。连接过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔143中的每个可以是填充型过孔或共形型过孔，并且也可具有锥形形状。
钝化层150可设置在连接结构140上。钝化层150可保护连接结构140免受外部物理或化学损坏等。钝化层150可具有使连接结构140的重新分布层142的至少部分暴露的开口151。形成在钝化层150中的开口151的数量可以是数十至数千。钝化层150的材料不受特别限制。例如，绝缘材料可用作钝化层150的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等)。可选地，也可使用阻焊剂。
可在钝化层150的开口151上形成凸块下金属160。凸块下金属160可改善电连接结构170的连接可靠性，以改善扇出型半导体封装件100的板级可靠性。凸块下金属160可连接到连接结构140的通过钝化层150的开口151暴露的重新分布层142。可通过任何已知金属化方法使用任何已知的诸如金属的导电材料在钝化层150的开口151上形成凸块下金属160，但不限于此。
连接到凸块下金属160的电连接结构170可设置在钝化层150上。电连接结构170可使扇出型半导体封装件100物理连接到外部或电连接到外部。例如，扇出型半导体封装件100可通过电连接结构170安装在电子装置的主板上。电连接结构170可包括诸如锡(Sn)或包括锡(Sn)的合金的低熔点金属。更具体地，电连接结构170可利用焊料等形成，但不特别限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接结构170不限于此。
电连接结构170的数量、间隔、布置形式等没有特别限制，而是可由本领域技术人员根据设计细节进行充分修改。例如，根据连接焊盘122的数量，电连接结构170可以以数十至数千的数量设置，或者可以以数十至数千或更多或者数十至数千或更少的数量设置。当电连接结构170是焊球时，电连接结构170可覆盖凸块下金属160的延伸到钝化层150的一个表面上的侧表面，并且连接可靠性可以更优异。电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子并且可促进3D互连。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
增强层180可进一步设置在包封剂130上。增强层180可抑制在扇出型半导体封装件100中发生的翘曲。例如，增强层180可抑制包封剂130的材料(例如，热固性树脂膜)的固化收缩，以抑制扇出型半导体封装件100的翘曲。增强层180的弹性模量可相对大于包封剂130的弹性模量，并且增强层180的热膨胀系数(CTE)可小于包封剂130的热膨胀系数。在这种情况下，翘曲抑制效果可以特别优异。
增强层180可包括芯材料、无机填料和绝缘树脂。例如，增强层180可利用未包覆的覆铜层压板(CCL)、半固化片等形成。当增强层180包括诸如玻璃纤维(或玻璃布或玻璃织物)等的芯材料时，增强层180可实现为具有相对大的弹性模量，并且当增强层180包含无机填料时，增强层180可通过调整无机填料的含量实现为具有相对小的热膨胀系数。增强层180可在固化状态(c阶段)下附着到包封剂130。在这种情况下，包封剂130和增强层180之间的边界表面可具有近似线性的形状。另外，无机填料可以是二氧化硅、氧化铝等，树脂可以是环氧树脂等。然而，无机填料和树脂不限于此。
树脂层190可进一步设置在增强层180上。树脂层190可设置在增强层180上。树脂层190可利用与包封剂130的材料相同或相似的材料(例如，包括无机填料和绝缘树脂但不包括芯材料的绝缘材料，即，ABF等)形成。也就是说，增强层180的弹性模量可大于树脂层190的弹性模量。当增强层180包括芯材料等时，难以在增强层180本身中形成开口195，但是当添加树脂层190时，可以容易地形成开口195。开口195可贯穿包封剂130、增强层180和树脂层190，并且可使框架110的第二布线层112b的至少部分暴露。如上所述的表面处理层PP可形成在第二布线层112b的暴露表面上。开口195可用作用于标记的开口。可选地，开口195可用作在POP结构中用于使焊盘暴露的开口。可选地，开口195可用作用于安装表面安装组件的开口。当设置树脂层190时，可更容易地抑制翘曲。
另一方面，尽管未在附图中示出，但是如果需要，可在通孔110H的壁上形成金属薄膜，以便散热和/或阻挡电磁波。另外，如果需要，可在通孔110H中设置执行彼此相同或不同的功能的多个半导体芯片120。另外，如果需要，可在通孔110H中设置诸如电感器、电容器等的单独的无源组件。此外，如果需要，可形成多个通孔110H，并且半导体芯片120和/或无源组件可分别设置在通孔110H中。另外，如果需要，可在钝化层150的表面上设置无源组件(例如，包括电感器、电容器等的表面安装组件)。
图11和图12是示出制造图9的扇出型半导体封装件的框架的工艺的示例的示意图。
参照图11，首先，可制备第一种子层111as1和第二种子层111as2形成在第一绝缘层111a的两个表面上的芯构件。如上所述的芯构件可以是例如铜箔形成在半固化片的两个表面上的覆铜层压板(CCL)。接下来，可在第一种子层111as1上形成图案化的第一干膜210。然后，可通过诸如盖孔法(tenting method)等的镀覆方法使第一种子层111as1图案化。可去除第二种子层111as2。然后，可分别在第一绝缘层111a的两个表面上形成第二绝缘层111b和第三绝缘层111c。第二绝缘层111b和第三绝缘层111c均可通过在b阶段中在第一绝缘层111a上层压ABF然后固化ABF的方法形成，或者通过在第一绝缘层111a上涂覆与ABF相似的材料然后固化所涂覆的材料的方法形成。第二绝缘层111b可覆盖图案化的第一种子层111as1。接下来，可使用图案化的第一种子层111as1作为阻挡层使第二绝缘层111b图案化，以具有与稍后将形成的第一布线层112a对应的特定开口图案112ap，并且可使用机械钻和/或激光钻等形成贯穿第一绝缘层111a和第三绝缘层111c以及第一种子层111as1的通路孔113h。然后，可使用化学镀铜方法等在第二绝缘层111b和第三绝缘层111c的整个表面、通路孔113h的壁以及第一种子层111as1的整个表面上形成第三种子层111as3。
参照图12，接下来，可分别在第二绝缘层111b和第三绝缘层111c上形成第二干膜220a和第三干膜220b。此后，可使用光刻法对第二干膜220a和第三干膜220b进行曝光和显影，使得可在第二干膜220a上形成使上述开口图案112ap暴露但部分地阻挡开口图案112ap的开口图案(未用附图标记标出)，并且也可在第三干膜220b上形成特定的开口图案112bp，以与稍后将形成的第二布线层112b对应。接下来，可使用图案填充镀覆方法等形成第一布线层112a和第二布线层112b以及导通孔113。由于第一布线层112a和第二布线层112b以及导通孔113同时形成，因此第一布线层112a和第二布线层112b以及导通孔113可在它们之间没有边界的情况下形成一体，以构造单个镀层。然后，可剥离第二干膜220a和第三干膜220b，并且可通过蚀刻去除残留在第二绝缘层111b和第三绝缘层111c上的不必要的第三种子层111as3。形成通孔110H之前的框架110可通过一系列工艺制造。
另一方面，如在一系列工艺中所见，第一布线层112a可包括作为种子层的第一种子层111as1和第三种子层111as3，第二布线层112b可仅包括作为种子层的第三种子层111as3。也就是说，第一布线层112a的种子层的数量可大于第二布线层112b的种子层的数量。也就是说，第一布线层112a的导体层的总数可大于第二布线层112b的导体层的总数。这可被理解为通过执行上述工艺引起的结构特征。
如上所述，根据本公开中的示例性实施例，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，可使用相对简单且经济的方法将包括形成在其中的布线层的框架引入到半导体芯片在其中被包封的区域并且可解决由于布线层的厚度而发生的重新分布区域的绝缘距离的不均匀性。
虽然上面已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可进行修改和变型。

Claims (17)

1.一种扇出型半导体封装件，包括：
框架，包括：第一绝缘层；第二绝缘层，设置在所述第一绝缘层的第一表面上；第三绝缘层，设置在所述第一绝缘层的与所述第一表面相对的第二表面上；第一布线层，设置在所述第一绝缘层的所述第一表面上并嵌入所述第二绝缘层中；以及第二布线层，设置在所述第三绝缘层上，并且所述框架具有贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的通孔；
半导体芯片，设置在所述通孔中并具有设置有连接焊盘的有效表面和与所述有效表面相对的无效表面；
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；以及
连接结构，设置在所述框架和所述半导体芯片的所述有效表面上，并包括电；连接到所述连接焊盘的重新分布层，
其中，所述第一布线层和所述第二布线层电连接到所述连接焊盘。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述第二绝缘层的与所述连接结构接触的表面与所述第一布线层的与所述连接结构接触的表面共面。
3.根据权利要求2所述的扇出型半导体封装件，其中，所述第二绝缘层和所述第一布线层具有彼此相同的厚度。
4.根据权利要求2所述的扇出型半导体封装件，其中，所述第二绝缘层的与所述连接结构接触的所述表面和所述第一布线层的与所述连接结构接触的所述表面与所述半导体芯片的使所述连接焊盘暴露的钝化层的下表面共面。
5.根据权利要求1所述的扇出型半导体封装件，其中，所述第二布线层在所述第三绝缘层上突出。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述框架还包括贯穿所述第一绝缘层和所述第三绝缘层并使所述第一布线层和所述第二布线层彼此电连接的导通孔。
7.根据权利要求1所述的扇出型半导体封装件，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度和所述第三绝缘层的厚度。
8.根据权利要求7所述的扇出型半导体封装件，其中，所述第一绝缘层的弹性模量大于所述第二绝缘层的弹性模量和所述第三绝缘层的弹性模量。
9.根据权利要求1所述的扇出型半导体封装件，其中，所述第一布线层的导体层的数量大于所述第二布线层的导体层的数量。
10.根据权利要求9所述的扇出型半导体封装件，其中，所述第一布线层包括第一种子层和第一镀层，所述第二布线层包括第二种子层和第二镀层，所述第一种子层的层数大于所述第二种子层的层数。
11.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述包封剂上的增强层，
其中，所述增强层的弹性模量大于所述包封剂的弹性模量。
12.根据权利要求11所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在所述增强层上的树脂层，
其中，所述增强层的弹性模量大于所述树脂层的弹性模量。
13.根据权利要求12所述的扇出型半导体封装件，所述扇出型半导体封装件还包括贯穿所述树脂层、所述增强层和所述包封剂并使所述第二布线层的至少部分暴露的开口。
14.根据权利要求13所述的扇出型半导体封装件，所述扇出型半导体封装件还包括设置在暴露的第二布线层的表面上的表面处理层。
15.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
钝化层，设置在所述连接结构上并具有分别使所述重新分布层的至少部分暴露的多个开口；
多个凸块下金属，分别设置在所述钝化层的所述多个开口上并分别连接到暴露的重新分布层；以及
多个电连接结构，分别设置在所述钝化层上，并分别连接到所述多个凸块下金属。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述连接结构的绝缘层的一部分具有均匀的厚度，
所述连接结构的所述绝缘层的所述一部分与所述第二绝缘层以及所述第一布线层物理接触。
17.一种扇出型半导体封装件，包括：
框架，包括第一布线层和第二布线层并具有通孔，所述第一布线层嵌入位于所述框架的下部的绝缘材料中，使得所述第一布线层的下表面在所述框架的下部暴露，所述第二布线层在位于所述框架的上部的绝缘材料上突出；
半导体芯片，设置在所述通孔中并具有连接焊盘；
包封剂，覆盖所述框架和所述半导体芯片中的每个的至少部分并填充所述通孔的至少部分；以及
连接结构，设置在所述框架和所述半导体芯片的下方，并包括电连接到所述连接焊盘的重新分布层。
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