CN111180409B - 半导体封装件 - Google Patents

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Abstract

本公开提供了一种半导体封装件，所述半导体封装件包括：半导体芯片，包括设置在所述半导体芯片的有效表面上的连接垫、设置在所述连接垫和所述有效表面上并且具有使所述连接垫的至少一部分暴露的开口的钝化层以及覆盖暴露于所述开口的所述连接垫的覆盖垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括连接到所述覆盖垫的连接过孔以及连接到所述连接过孔的重新分布层，其中，所述覆盖垫包括：中央部，设置在所述开口中；以及周边部，从所述中央部延伸到所述钝化层上并且具有尺寸与所述中央部的晶粒的尺寸不同的晶粒。

Description

半导体封装件
本申请要求于2018年11月13日在韩国知识产权局提交的第10-2018-0138678号韩国专利申请的优先权的权益，该韩国专利申请的全部公开内容通过引用被包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种扇出型半导体封装件。
背景技术
涉及半导体芯片的技术开发的重大的近期趋势是要减小半导体芯片的尺寸。因此，在封装技术领域，根据对小尺寸半导体芯片等的需求的迅速增长，已需要实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。为满足如上所述的技术需求而提出的封装技术的类型之一是扇出型封装件。这样的扇出型封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到其中设置有半导体芯片的区域的外部而允许实现多个引脚。
另外，在半导体芯片的情况下，连接垫(pad，或称为“焊盘”或“焊垫”)的材料为铝(Al)或铜(Cu)。在这种情况下，在制造封装件的工艺中，半导体芯片的连接垫暴露于空气、湿气、化学溶液等，这导致腐蚀和损坏。
发明内容
本公开的一方面可提供一种新的半导体封装结构，所述半导体封装结构可显著降低半导体芯片的连接垫的腐蚀和损坏，并且能够改善连接过孔的可靠性并减小电阻分布。
根据本公开的一方面，可提供一种半导体封装件，在所述半导体封装件中，在封装半导体芯片之前，覆盖垫设置在具有使处于芯片状态的半导体芯片的连接垫暴露的开口的钝化层上。
根据本公开的一方面，一种半导体封装件可包括：半导体芯片，包括设置在所述半导体芯片的有效表面上的连接垫、设置在所述连接垫和所述有效表面上并且具有使所述连接垫的至少一部分暴露的开口的钝化层以及覆盖暴露于所述开口的所述连接垫的覆盖垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括连接到所述覆盖垫的连接过孔和连接到所述连接过孔的重新分布层，其中，所述覆盖垫包括：中央部，设置在所述开口中；以及周边部，从所述中央部延伸到所述钝化层上并且具有尺寸与所述中央部的晶粒的尺寸不同的晶粒。
根据本公开的另一方面，一种半导体封装件可包括：半导体芯片，包括设置在所述半导体芯片的有效表面上的连接垫、设置在所述连接垫和所述有效表面上的钝化层以及覆盖所述连接垫的第一部分的覆盖垫；包封剂，覆盖所述半导体芯片的至少一部分；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括连接到所述覆盖垫的连接过孔以及连接到所述连接过孔的重新分布层，其中，所述钝化层具有覆盖所述连接垫的第二部分的台阶部，所述钝化层的所述台阶部在堆叠方向上设置在所述连接垫的所述第二部分与所述覆盖垫之间，并且所述覆盖垫的与所述连接垫接触的第一部分的晶粒的尺寸与所述覆盖垫的在所述堆叠方向上设置在所述钝化层的所述台阶部的正下方的第二部分的晶粒的尺寸不同。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和其他优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出安装在最终安装于电子装置的主板上的印刷电路板上的扇入型半导体封装件的示意性截面图；
图6是示出嵌在最终安装于电子装置的主板上的印刷电路板中的扇入型半导体封装件的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出半导体封装件的示例的示意图；
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图；
图11是示出制造图9的半导体封装件的工艺中的一些工艺的示意图；
图12是示出半导体封装件的另一示例的示意图；
图13是示出半导体封装件的另一示例的示意图；并且
图14是示出半导体封装件的另一示例的示意图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，诸如母板的印刷电路板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到印刷电路板1110。此外，可物理连接或电连接到印刷电路板1110或者可不物理连接或电连接到印刷电路板1110的其他组件(诸如，相机1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件100)，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的精细电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能无法被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的金属材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222会非常小，因此会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光电介质(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属件2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属件2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过印刷电路板2301来重新分布，并且在扇入型半导体封装件2200安装在印刷电路板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可被模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的印刷电路板2302中，在扇入型半导体封装件2200嵌在印刷电路板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过印刷电路板2302来重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在印刷电路板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可被包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接结构2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接垫2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构来重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构来重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用印刷电路板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式紧凑的形式来实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且在其中嵌有扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述一种新的半导体封装件结构，该半导体封装件结构可显著降低半导体芯片的连接垫的腐蚀和损坏。
图9是示出半导体封装件的示例的示意图。
图10是沿着图9的半导体封装件的线I-I′截取的示意性平面图。
参照附图，根据示例性实施例的半导体封装件100A可包括：半导体芯片120，包括设置在半导体芯片120的有效表面上的连接垫122、设置在连接垫122和有效表面上并且具有使连接垫122的至少一部分暴露的开口123h的钝化层123以及覆盖暴露到开口123h的连接垫122的覆盖垫124；包封剂130，覆盖半导体芯片120的至少一部分；以及连接结构140，包括设置在半导体芯片120的有效表面上并且至少一部分与覆盖垫124接触的第一绝缘层141a、设置在第一绝缘层141a上的第一重新分布层142a以及贯穿第一绝缘层141a并且分别连接到覆盖垫124和第一重新分布层142a的第一连接过孔143a。这里，覆盖垫124可具有：中央部124-1，设置在开口123h中；以及周边部124-2，从中央部124-1延伸到钝化层123上并且晶粒的尺寸小于中央部124-1的晶粒的尺寸。
在半导体芯片的情况下，连接垫122的材料可以是铝(Al)。在这种情况下，在制造半导体封装件100A的工艺中，当不采取其他措施时，半导体芯片120的连接垫122暴露于空气、湿气、化学溶液等，这导致腐蚀和损坏。具体地，当在没有任何措施的情况下直接在半导体芯片120中形成第一连接过孔143a时，会在涂敷通常包括感光电介质(PID)的第一绝缘层141a之前通过化学处理去除连接垫122的表面上的有机物层和氧化物层。在这种情况下，连接垫122可能由于化学处理而损坏。另外，即使当通过光刻工艺在第一绝缘层141a中形成通路孔143h以形成第一连接过孔143a时，也可能由于PID显影剂等导致对连接垫122的损坏。损坏倾向于腐蚀连接垫122并使连接垫122的表面粗糙度粗糙，这使得用于形成第一连接过孔143a的种子层不均匀。因此，当执行后续的封装工艺时，可能导致连接垫122的腐蚀，并且可能降低半导体芯片120与连接结构140之间的连接可靠性。
另一方面，如在根据示例性实施例的半导体封装件100A中，当形成覆盖暴露于钝化层123的开口123h的连接垫122的覆盖垫124时，通过开口123h暴露的连接垫122可被覆盖并且可连接到第一连接过孔143a。因此，可显著减少连接垫122在制造半导体封装件100A的工艺中暴露于空气、湿气、化学溶液等，这可显著降低腐蚀和损坏。
具体地，覆盖垫124可用作连接垫122的在形成连接结构140的第一绝缘层141a的工艺中导致的氧化和腐蚀的屏障。也就是说，尽管引入用于形成第一重新分布层142a的诸如PID的第一绝缘层141a，但是仍可通过覆盖垫124显著降低连接垫122的氧化和腐蚀。在这种情况下，第一绝缘层141a可通过覆盖垫124与连接垫122物理地间隔开。
应用于本示例性实施例的覆盖垫124可具有：中央部124-1，设置在钝化层123的开口123h中；以及周边部124-2，从中央部124-1延伸到钝化层123上并且晶粒的尺寸小于中央部124-1的晶粒的尺寸。
中央部124-1和周边部124-2的晶粒的尺寸可根据它们的厚度的差异、与它们接触的组件之间的导热率的差异以及它们的体积的差异而变化。具体地，由于周边部124-2与具有相对低的导热率的钝化层123接触并且中央部124-1与具有相对高的导热率的连接垫122接触，因此与周边部124-2相比，热可更快速地传递到中央部124-1。因此，中央部124-1暴露于热的时间相对多于周边部124-2暴露于热的时间。结果，中央部124-1的晶粒可大于周边部124-2的晶粒。另外，在本示例性实施例中，覆盖垫124可包含具有相对高的导热率的铜(Cu)，并且中央部124-1可形成为填充开口123h并形成为具有比周边部124-2相对较大的体积。因此，传递到中央部124-1的总热量可大于传递到周边部124-2的总热量。结果，中央部124-1的晶粒可大于周边部124-2的晶粒。
晶粒的尺寸可通过例如截线法(line intercept method)确定，但不限于此。
周边部124-2的表面粗糙度可大于中央部124-1的表面粗糙度。由于周边部124-2的表面粗糙度相对较大，因此可提高覆盖垫124与钝化层123之间的结合力以及覆盖垫124与第一绝缘层141a之间的结合力。由于中央部124-1的表面粗糙度相对较小，因此可减小覆盖垫124与连接垫122之间的接触电阻以及覆盖垫124与第一连接过孔143a之间的接触电阻。因为周边部124-2的晶粒的尺寸小于中央部124-1的晶粒的尺寸，所以周边部124-2的表面粗糙度可大于中央部124-1的表面粗糙度。也就是说，晶粒越小，按照相同长度设置的晶粒数量越多。结果，可按照相同长度设置更多数量的晶界。此外，表面粗糙度可通过算术平均法(单位Ra)或十点平均法(单位Rz)计算。
周边部124-2的厚度可以大于或等于1.5μm且小于或等于6μm。当周边部124-2的厚度小于1.5μm时，晶粒的尺寸相对小，并且覆盖垫124可能会剥离。当周边部124-2的厚度超过6μm时，半导体封装件的总厚度会增大，这会在形成绝缘层时出现问题。
此外，在封装半导体芯片120之前，可在处于芯片状态下的半导体芯片120的钝化层123上形成覆盖垫124。在这种情况下，覆盖垫124以及钝化层123可设置在半导体芯片120的有效表面内的区域中，并且包封剂130可覆盖覆盖垫124的至少一部分(例如，侧表面的至少一部分)以及钝化层123的侧表面。此外，包封剂130可使覆盖垫124的与连接垫122接触的表面背对的表面暴露。如此，由于在封装之前通过在芯片状态(例如，晶圆状态)下形成覆盖垫124而仅选择良好的产品，因此可增大良率并且可有效地显著降低由于封装工艺的各种外部因素而引起的连接垫122的损坏或污染。
在下文中，将在下面更详细地描述包括在根据示例性实施例的半导体封装件100A中的各个组件。
框架110(附加组件)可根据绝缘层111的某些材料来改善半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。框架110可具有贯穿绝缘层111的通孔110H。半导体芯片120可设置在通孔110H中，并且如果需要，无源组件(未示出)也可一起设置在其中。通孔110H可形成为使得其内壁围绕半导体芯片120，但不必然限制于此。可选地，根据需要，可省略框架110。
绝缘层111的材料没有特别限制。例如，绝缘材料可用作绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的材料(例如，覆铜层压板(CCL)、未包覆的覆铜层压板(CCL)、半固化片等)，但不限于此。如果需要，绝缘层111的材料可以是玻璃、陶瓷等。绝缘层111的下表面可与半导体芯片120的覆盖垫124的最下表面共面。这是因为覆盖垫124可在芯片状态下形成。
此外，虽然未在附图中示出，但如果需要，金属层(未示出)也可设置在框架110的通孔110H的壁表面上，以阻挡电磁波或散热，并且金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是按照数百至数百万或更多的数量的元件集成在单个芯片中而提供的集成电路(IC)。在这种情况下，IC可以是例如应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等，但不限于此。例如，IC还可以是诸如电源管理IC(PMIC)、易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片，或者诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片。
半导体芯片120可以是处于其中没有形成单独的凸块或布线层的裸态的集成电路。然而，半导体芯片120不限于此，而是如果需要，也可以是封装型IC。集成电路可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可将半导体芯片120电连接到其他组件。连接垫122中的每个的材料可以是诸如铝(Al)、铜(Cu)等的金属材料，而没有特别限制。具有使连接垫122的至少一部分暴露的开口123h的钝化层123可形成在主体121上，并且可以是氧化膜、氮化膜等。尽管在附图中钝化层123被示出为具有与连接垫122中的每个连接垫的厚度类似的厚度，但是钝化层123可比连接垫122中的每个连接垫薄。覆盖暴露于开口123h的连接垫122的覆盖垫124可形成在钝化层123的开口123h中，并且可利用包括铜(Cu)的材料形成。诸如SiO的绝缘层(未示出)等可进一步设置在主体121与连接垫122之间或者主体121与钝化层123之间。此外，半导体芯片120的其上设置有连接垫122的表面可以是有效表面，半导体芯片120的与有效表面背对的表面可以是无效表面。
包封剂130可覆盖半导体芯片120的至少一部分。当存在框架时，包封剂130可覆盖框架110的至少一部分。此外，包封剂130可填充通孔110H的至少一部分。此外，包封剂130可填充在钝化层123和连接结构140之间(具体地，钝化层123和第一绝缘层141a之间)。包封剂130可包括绝缘材料，并且绝缘材料可以是包括无机填料和绝缘树脂的材料，例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、诸如无机填料的增强材料包含在热固性树脂或热塑性树脂中的树脂(诸如ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)树脂等)。此外，可使用诸如环氧塑封料(EMC)的模制材料，并且如果需要，也可使用感光介电材料(即，感光包封剂(PIE))。如果需要，也可使用其中诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的材料作为绝缘材料。
连接结构140可连接到半导体芯片120的覆盖垫124，以使连接到覆盖垫124的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数千个连接垫122可通过连接结构140重新分布，并且可根据功能通过电连接金属件170物理连接和/或电连接到外部。连接结构140可包括：第一绝缘层141a，设置在半导体芯片120的有效表面上并且至少一部分与覆盖垫124接触；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a，贯穿第一绝缘层141a并且分别连接到覆盖垫124和第一重新分布层142a；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a的至少一部分；第二重新分布层142b，设置在第二绝缘层141b上；以及第二连接过孔143b，贯穿第二绝缘层141b并且将第一重新分布层142a和第二重新分布层142b彼此电连接。第一连接过孔143a可通过以下步骤形成：在第一绝缘层141a中形成通路孔143h以使覆盖垫124的至少一部分暴露，然后在通路孔143h的至少一部分中填充导电材料。此外，上述绝缘层141a和141b、重新分布层142a和142b以及连接过孔143a、143b的数量可比附图中所示的数量多或者少。
绝缘材料可用作第一绝缘层141a和第二绝缘层141b中的每个的材料。在这种情况下，感光电介质(PID)可用作绝缘材料。在这种情况下，可通过光刻过孔引入精细的节距。此外，可通过单个光刻工艺在单个绝缘层中同时形成多个通路孔。因此，可非常有效地使半导体芯片120的数十至数百万个连接垫122重新分布。第一绝缘层141a和第二绝缘层141b可彼此有界。第一绝缘层141a可通过覆盖垫124与连接垫122物理地间隔开。
第一重新分布层142a和第二重新分布层142b可使半导体芯片120的连接垫122重新分布，以使连接垫122连接到电连接金属件170。第一重新分布层142a和第二重新分布层142b的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一重新分布层142a和第二重新分布层142b可根据设计而执行各种功能。例如，第一重新分布层142a和第二重新分布层142b可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。此外，第一重新分布层142a和第二重新分布层142b可包括过孔垫、电连接金属垫等。
第一连接过孔143a和第二连接过孔143b可使形成在不同层上的半导体芯片120的连接垫122和第一重新分布层142a彼此电连接，并且还可将形成在不同层上的第一重新分布层142a和第二重新分布层142b彼此电连接。具体地，第一连接过孔143a可与半导体芯片120的覆盖垫124接触，第二连接过孔143b可与第一重新分布层142a接触。连接过孔143a和143b中的每个的材料可以类似地是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一连接过孔143a和第二连接过孔143b中的每个可以是通路孔利用金属材料完全填充的填充型，并且还可以是金属材料沿着通路孔的壁表面镀覆的共形型。此外，第一连接过孔143a和第二连接过孔143b中的每个可具有锥形形状。
此外，第一重新分布层142a和第一连接过孔143a可通过镀覆工艺同时形成，并且可彼此一体化。在这种情况下，第一重新分布层142a和第一连接过孔143a可包括种子层和形成在种子层上的镀层。具体地，种子层可通过溅射等在覆盖垫124的通过第一绝缘层141a的通路孔143h暴露的表面、通路孔143h的内壁以及第一绝缘层141a的表面上形成得非常薄，并且可包括钛(Ti)层或钛(Ti)/铜(Cu)的双层。镀层可通过电镀等形成在种子层上，并且可填充通路孔143h。第二重新分布层142b和第二连接过孔143b也可通过镀覆工艺同时形成，并且可彼此一体化。在这种情况下，第二重新分布层142b和第二连接过孔143b可包括种子层和镀层。
钝化层150(附加组件)可保护连接结构140免受外部的物理损坏或化学损坏的影响。钝化层150可包含绝缘树脂和无机填料，但可不包含玻璃纤维。例如，钝化层150可利用ABF形成，但不限于此。钝化层150可具有使
第二重新分布层142b的至少一部分敞开的第三开口150h。
凸块下金属件160(也是附加组件)可改善电连接金属件170的连接可靠性，以改善根据示例性实施例的半导体封装件100A的板级可靠性。凸块下金属件160的数量可以是数十至数万个。凸块下金属件160中的每个可通过贯穿钝化层150的第三开口150h连接到第二重新分布层142b。凸块下金属件160可通过已知的金属化方法使用金属形成，但不限于此。
电连接金属件170可被构造为使半导体封装件100A物理连接和/或电连接到外部。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可利用低熔点金属(例如，锡(Sn)或包含锡(Sn)的合金)形成。更具体地，电连接金属件170可利用焊料等形成。然而，这仅是示例，电连接金属件170中的每个的材料不特别限制于此。电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包含铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包含锡-银焊料或铜(Cu)。然而，这仅是示例，电连接金属件170中的每个的材料不限于此。电连接金属件170的数量、间隔、设置形式等没有特别限制，而是可由本领域技术人员根据设计细节进行充分修改。例如，根据连接垫122的数量，电连接金属件170可按照数十至数千的数量设置，或者也可按照数十至数千或更多或者数十至数千或更少的数量设置。
电连接金属件170中的至少一个可设置在扇出区域中。扇出区域是除了其中设置有半导体芯片120的区域之外的区域。也就是说，根据示例性实施例的半导体封装件100A可以是扇出型半导体封装件。扇出型封装件可比扇入型封装件具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可便于3D互连。此外，与球栅阵列(BGA)封装件、格栅阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
图11是示出制造图9的半导体封装件的工艺中的一些工艺的示意图。
参照图11，可在芯片状态(例如，晶圆状态)下在钝化层123上形成具有开口部PRO的光致抗蚀剂PR。光致抗蚀剂PR的开口部PRO的直径可大于钝化层123的开口123h的直径，以使钝化层123的形成在连接垫122上的至少一部分暴露。接下来，可形成填充开口123h和开口部PRO的覆盖垫124。覆盖垫124的周边部124-2可设置在暴露于开口部PRO的钝化层123中，并且覆盖垫124的中央部124-1可设置在开口123h中。接下来，可去除光致抗蚀剂PR。
此后，执行半导体芯片120的封装工艺。首先，可在覆盖垫124上形成第一绝缘层141a。这里，由于连接垫122被覆盖垫124覆盖，因此可显著减少在形成第一绝缘层141a和通路孔143h的工艺中导致的污染问题。在形成第一绝缘层141a之后，可通过光刻法形成通路孔143h。接下来，可通过溅射等形成种子层，并且可通过诸如半加成法工艺(SAP)或改进的半加成法工艺(MSAP)的镀覆工艺形成填充通路孔143h的第一连接过孔143a和设置在第一绝缘层141a上的第一重新分布层142a。此后，可形成第二绝缘层141b等。
如通过一系列工艺所描述的，由于首先在芯片状态下利用覆盖垫124保护连接垫122，然后形成连接结构140，因此可有效地解决连接垫122的污染问题，从而可改善可靠性并且可减少电阻分布。
此外，在上述描述中，当通过镀覆形成覆盖垫124时，覆盖垫可包括种子层和镀层。在这种情况下，可在形成光致抗蚀剂PR的工艺之前，通过溅射工艺在钝化层123、开口123h和连接垫122的暴露于开口的表面上形成种子层。在去除光致抗蚀剂PR之后，可通过蚀刻等去除种子层的未被镀层覆盖的部分。
另外，在上述描述中，在通过镀覆形成覆盖垫124之后，可添加热处理工艺。这可引起覆盖垫124内的晶粒的尺寸的差异。然而，本公开的范围不限于此。例如，当用于形成覆盖垫124的镀层的电镀工艺中的温度和时间足以用于覆盖垫124的晶体生长时，可省略上述热处理工艺。可将热处理工艺添加到形成覆盖垫124的工艺之后的任何工艺。
图12是示出半导体封装件的另一示例的示意图。
参照图12，根据另一示例性实施例的半导体封装件100B的覆盖垫124可具有与根据上述示例性实施例的半导体封装件100A的形式不同的形式。
覆盖垫124可在其连接到连接过孔143a的表面上具有凹陷，并且凹陷可布置在与钝化层123的开口123h对应的部分中。当钝化层123的台阶部相对地厚时，覆盖垫124可具有该凹陷。
具体地，覆盖垫124可形成为与钝化层123的形状、开口123h的内壁的形状和开口123h的底表面的形状对应。也就是说，覆盖垫124可按照共形膜的形式形成。因此，覆盖垫124的与钝化层123、开口123h的内壁和开口123h的底表面接触的一个表面的形状可与覆盖垫124的与覆盖垫124的所述一个表面背对的另一表面的形状对应。由于覆盖垫124按照共形膜的形式形成，因此可防止连接垫122的损坏和污染并且可减小封装件的总厚度。另外，可相对地缩短连接结构140和连接垫122之间的信号传输路径，以提高信号传输效率。
其他内容与上面参照图9至图12描述的内容大体上相同，因此，省略了它们的详细描述。
图13是示出半导体封装件的另一示例的示意图。
参照图13，根据另一示例性实施例的半导体封装件100C的框架110可具有与根据上述示例性实施例的半导体封装件100A的形式不同的形式。
具体地，框架110可包括电连接到连接垫122的多个布线层112a、112b和112c。也就是说，除了绝缘层111a和111b之外，框架110还可包括布线层112a、112b和112c以及布线过孔113a和113b，因此框架110可用作连接结构。在这种情况下，布线层112a、112b和112c以及布线过孔113a和113b可用作电连接构件。
更具体地，框架110可包括：第一绝缘层111a，具有与连接结构140接触的一个表面；第一布线层112a，与连接结构140接触并且嵌在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的所述一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的另一表面上并覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b上。第一布线层112a和第二布线层112b可通过贯穿第一绝缘层111a的第一布线过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可通过连接结构140的第一重新分布层142a和第二重新分布层142b电连接连接垫122。
第一绝缘层111a和第二绝缘层111b中的每个的材料不受特别限制。例如，绝缘材料可用作第一绝缘层111a和第二绝缘层111b的材料。在这种情况下，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)可用作绝缘材料。可选地，其中上述树脂与无机填料一起浸在诸如玻璃纤维(玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)也可用作绝缘材料。第一绝缘层111a的一个表面可与半导体芯片120的覆盖垫124的最下表面共面。这是因为覆盖垫124可在芯片状态下形成。
第一布线层112a、第二布线层112b和第三布线层112c可与第一布线过孔113a和第二布线过孔113b一起提供封装件的上/下部电连接路径，并且可用于使连接垫122重新分布。第一布线层112a、第二布线层112b和第三布线层112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一布线层112a、第二布线层112b和第三布线层112c中的每个可根据相应层的设计而执行各种功能。例如，第一布线层112a、第二布线层112b和第三布线层112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。此外，第一布线层112a、第二布线层112b和第三布线层112c可包括过孔垫、布线垫、电连接金属垫等。第一布线层112a、第二布线层112b和第三布线层112c可通过已知的镀覆工艺形成，并且均可包括种子层和镀层。第一布线层112a、第二布线层112b和第三布线层112c中的每个的厚度可大于第一重新分布层142a和第二重新分布层142b中的每个的厚度。第一布线层112a可凹入第一绝缘层111a中。如上所述，当第一布线层112a凹入第一绝缘层111a中并且第一绝缘层111a的下表面和第一布线层112a的下表面之间具有台阶时，可防止包封剂130的材料渗出而污染第一布线层112a的现象。
第一布线过孔113a和第二布线过孔113b可将形成在不同层上的第一布线层112a、第二布线层112b和第三布线层112c彼此电连接，从而在框架110中形成电路径。第一布线过孔113a和第二布线过孔113b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。第一布线过孔113a和第二布线过孔113b中的每个可以是利用金属材料填充的填充型过孔，还可以是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，第一布线过孔113a和第二布线过孔113b中的每个可具有锥形形状。第一布线过孔113a和第二布线过孔113b也可通过镀覆工艺形成，并且均可包括种子层和镀层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的垫中的一些可用作阻挡件，因此在工艺中可以有利的是第一布线过孔113a具有其上表面的宽度大于下表面的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的垫图案一体化。此外，当形成用于第二布线过孔113b的孔时，第二布线层112b的垫中的一些可用作阻挡件，因此在工艺中可以有利的是第二布线过孔113b具有其上表面的宽度大于下表面的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的垫图案一体化。
包封剂130可具有使框架110的第三布线层112c的至少一部分暴露的第四开口130h，并且表面处理层可形成在第三布线层112c的通过第四开口130h暴露的表面上。表面处理层可包含镍(Ni)/金(Au)等，或者可包含有机材料。当表面处理层包含镍(Ni)/金(Au)等时，表面处理层可以是例如化学镍金(ENIG)层，或者可以是化学镀镍钯浸金(ENEPIG)层。当表面处理层包含有机材料时，表面处理层可以是有机保焊膜(OSP)层。
其他内容与上面参照图9至图13描述的内容大体上相同，因此，省略了它们的详细描述。
图14是示出半导体封装件的另一示例的示意图。
参照图14，根据另一示例性实施例的半导体封装件100D的框架110也可具有与根据上述示例性实施例的半导体封装件100A的形式不同的形式。
具体地，框架110可包括电连接到连接垫122的多个布线层112a、112b、112c和112d。也就是说，除了绝缘层111a、111b和111c之外，框架110还可包括布线层112a、112b、112c和112d以及布线过孔113a、113b和113c，因此框架110可用作连接结构。在这种情况下，布线层112a、112b、112c和112d以及布线过孔113a、113b和113c可用作电连接构件。
更具体地，框架110可包括：第一绝缘层111a；第一布线层112a，设置在第一绝缘层111a的下表面上；第二布线层112b，设置在第一绝缘层111a的上表面上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并覆盖第一布线层112a的至少一部分；第三布线层112c，设置在第二绝缘层111b的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并覆盖第二布线层112b的至少一部分；第四布线层112d，设置在第三绝缘层111c的上表面上；第一布线过孔113a，贯穿第一绝缘层111a并使第一布线层112a和第二布线层112b彼此电连接；第二布线过孔113b，贯穿第二绝缘层111b并使第一布线层112a和第三布线层112c彼此电连接；以及第三布线过孔113c，贯穿第三绝缘层111c并使第二布线层112b和第四布线层112d彼此电连接。由于框架110可包括大量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。
第一绝缘层111a的厚度可比第二绝缘层111b和第三绝缘层111c中的每个的厚度大。第一绝缘层111a可基本上相对地厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。类似地，贯穿第一绝缘层111a的第一布线过孔113a的直径(例如，平均直径)可比贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三过孔113c的直径(例如，平均直径)大。另外，第一布线过孔113a可具有沙漏形状或圆柱形状，而第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d中的每个的厚度可大于第一重新分布层142a和第二重新分布层142b中的每个的厚度。第三布线层112c的下表面可与半导体芯片120的覆盖垫124的最下表面共面。这是因为覆盖垫124可在芯片状态下形成。包括第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d以及第一布线过孔113a、第二布线过孔113b和第三布线过孔113c以及第四开口130h中的每个的材料或作用的其他内容与上面参照图9至图14描述的内容大体上相同，因此，省略了对其的详细描述。
在本公开中，与附图的截面相关的术语“下侧”、“下部”、“下表面”等已用于指向下的方向，术语“上侧”、“上部”、“上表面”等已用于指与由术语“下侧”、“下部”、“下表面”等所指的方向相反的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的特别限制，并且上部和下部的概念可随时改变。
在说明书中的一个组件“连接”到另一组件的含义包括两个组件之间通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开的概念。可理解的是，当使用“第一”和“第二”提及元件时，元件不由此受限。它们可仅用于将所述元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一组件可被命名为第二组件，第二组件也可类似地被命名为第一组件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，并且被提供用于强调与另一示例性实施例的特定的特征或特性不同的特定的特征或特性。然而，这里提供的示例性实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供了相反或矛盾的描述，否则即使在具体示例性实施例中描述的一个元件未在另一示例性实施例中描述，也其可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例而不限制本公开。在这种情况下，除非在上下文中另有说明，否则单数形式包括复数形式。
如上所述，根据本公开中的示例性实施例，可提供一种新的半导体封装结构，该半导体封装结构可显著降低半导体芯片的连接垫的腐蚀和损坏，并且能够改善连接过孔的可靠性且减小电阻分布。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离由所附权利要求限定的本发明的范围的情况下做出修改和改变。

Claims (18)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片，包括设置在所述半导体芯片的有效表面上的连接垫、设置在所述连接垫和所述有效表面上并且具有使所述连接垫的至少一部分暴露的开口的钝化层以及覆盖暴露于所述开口的所述连接垫的覆盖垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，设置在所述半导体芯片的所述有效表面上并且包括连接到所述覆盖垫的连接过孔以及连接到所述连接过孔的重新分布层，
其中，所述覆盖垫包括：
中央部，设置在所述开口中；以及
周边部，从所述中央部延伸到所述钝化层上，并且所述周边部的晶粒的尺寸小于所述中央部的晶粒的尺寸。
2.如权利要求1所述的半导体封装件，其中，所述周边部的表面粗糙度大于所述中央部的表面粗糙度。
3.如权利要求1所述的半导体封装件，其中，所述中央部填充所述开口。
4.如权利要求1所述的半导体封装件，其中，所述覆盖垫以与所述钝化层的形状、所述开口的内壁的形状以及所述开口的底表面的形状共形的形式形成。
5.如权利要求1所述的半导体封装件，其中，所述周边部的厚度大于或等于1.5μm且小于或等于6μm。
6.如权利要求1所述的半导体封装件，其中，所述包封剂的至少一部分布置在所述钝化层和所述连接结构之间。
7.如权利要求6所述的半导体封装件，其中，所述覆盖垫具有与所述连接垫接触的一个表面以及与所述一个表面背对的另一表面，并且
所述包封剂覆盖所述覆盖垫的至少一部分并且使所述覆盖垫的所述另一表面暴露。
8.如权利要求1所述的半导体封装件，其中，所述连接结构还包括绝缘层，所述绝缘层设置在所述半导体芯片的所述有效表面上并且其至少一部分与所述覆盖垫接触，
所述重新分布层设置在所述绝缘层上，并且
所述连接过孔贯穿所述绝缘层并且使所述覆盖垫与所述重新分布层彼此连接。
9.如权利要求8所述的半导体封装件，其中，所述包封剂的至少一部分布置在所述钝化层和所述绝缘层之间。
10.如权利要求1所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，
其中，所述半导体芯片设置在所述通孔中，并且
所述包封剂的至少一部分设置在所述通孔中。
11.如权利要求10所述的半导体封装件，其中，所述框架包括：
第一绝缘层，具有与所述连接结构接触的一个表面；
第一布线层，嵌在所述第一绝缘层中并且与所述连接结构接触；
第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的所述一个表面背对的另一表面上；
第二绝缘层，设置在所述第一绝缘层的所述另一表面上并且覆盖所述第二布线层；以及
第三布线层，设置在所述第二绝缘层上，
其中，所述第一布线层至所述第三布线层电连接到所述连接垫。
12.如权利要求10所述的半导体封装件，其中，所述框架包括：
第一绝缘层；
第一布线层，设置在所述第一绝缘层的下表面上；
第二布线层，设置在所述第一绝缘层的上表面上；
第二绝缘层，设置在所述第一绝缘层的所述下表面上并且覆盖所述第一布线层；
第三布线层，设置在所述第二绝缘层的下表面上；
第三绝缘层，设置在所述第一绝缘层的所述上表面上并且覆盖所述第二布线层；以及
第四布线层，设置在所述第三绝缘层的上表面上，
其中，所述第一布线层至所述第四布线层电连接到所述连接垫。
13.如权利要求1所述的半导体封装件，其中，所述覆盖垫在所述覆盖垫的连接到所述连接过孔的表面上具有凹陷，并且所述凹陷布置在与所述钝化层的所述开口对应的部分中。
14.一种半导体封装件，所述半导体封装件包括：
半导体芯片，包括设置在所述半导体芯片的有效表面上的连接垫、设置在所述连接垫和所述有效表面上的钝化层以及覆盖所述连接垫的第一部分的覆盖垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
连接结构，设置在所述半导体芯片的所述有效表面上并且包括连接到所述覆盖垫的连接过孔以及连接到所述连接过孔的重新分布层，
其中，所述钝化层具有覆盖所述连接垫的第二部分的台阶部，
所述钝化层的所述台阶部在堆叠方向上设置在所述连接垫的所述第二部分与所述覆盖垫之间，并且
所述覆盖垫的与所述连接垫接触的第一部分的晶粒的尺寸大于所述覆盖垫的在所述堆叠方向上设置在所述钝化层的所述台阶部的正下方的第二部分的晶粒的尺寸。
15.如权利要求14所述的半导体封装件，其中，所述覆盖垫的所述第二部分的表面粗糙度大于所述覆盖垫的所述第一部分的表面粗糙度。
16.如权利要求14所述的半导体封装件，其中，所述连接结构还包括绝缘层，所述绝缘层设置在所述半导体芯片的所述有效表面上并且其至少一部分与所述覆盖垫接触，
所述重新分布层设置在所述绝缘层上，并且
所述连接过孔贯穿所述绝缘层并且使所述覆盖垫与所述重新分布层彼此连接。
17.如权利要求16所述的半导体封装件，其中，所述包封剂的至少一部分布置在所述钝化层和所述绝缘层之间。
18.如权利要求14所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，
其中，所述半导体芯片设置在所述通孔中，
所述包封剂的至少一部分设置在所述通孔中，并且
所述框架包括：
第一绝缘层，具有与所述连接结构接触的一个表面；
第一布线层，嵌在所述第一绝缘层中并且与所述连接结构接触；
第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的所述一个表面背对的另一表面上；
第二绝缘层，设置在所述第一绝缘层的所述另一表面上并且覆盖所述第二布线层；以及
第三布线层，设置在所述第二绝缘层上，
其中，所述第一布线层至所述第三布线层电连接到所述连接垫。
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