CN1700460A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1700460A
CN1700460A CNA200510072745XA CN200510072745A CN1700460A CN 1700460 A CN1700460 A CN 1700460A CN A200510072745X A CNA200510072745X A CN A200510072745XA CN 200510072745 A CN200510072745 A CN 200510072745A CN 1700460 A CN1700460 A CN 1700460A
Authority
CN
China
Prior art keywords
film
semiconductor device
soldered ball
conductive film
articulamentum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510072745XA
Other languages
English (en)
Other versions
CN100438003C (zh
Inventor
民田浩靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1700460A publication Critical patent/CN1700460A/zh
Application granted granted Critical
Publication of CN100438003C publication Critical patent/CN100438003C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了一种半导体器件，所述设备能够抑制焊球和导电薄膜之间的界面断裂。本发明的半导体器件，当“a”表示与绝缘树脂层105接触的表面中的焊球108的终端部分和通路104的上部周边之间的距离，“b”表示UBM薄膜107的终端部分和通路104的上部周边之间的距离时，半导体器件满足0＜a/b≤2。

Description

半导体器件
相关申请的交叉引用
本申请基于申请号为2004-150726的日本专利申请，该专利申请的内容在这中通过引用被合并。
技术领域
本发明涉及设有用于倒装芯片组装(flip-chip mounting)的凸起(bump)结构的半导体器件。
背景技术
近年来，在倒装芯片组装的焊接设计方面积极推广的是实现无铅化，同时考虑环境问题。
至于无铅焊料，表示含有锡、银和铜的无铅焊料；相反，当使用这种焊料在焊盘上形成焊球时，在一些情况下，在焊盘和焊球之间出现界面断裂(interfacial breakdown)。
公开号为2001-93928的日本公开专利文件提出了抑制这种界面断裂的技术。根据日本公开专利出文件2001-93928介绍的技术，认为金属间化合物是主要原因，金属间化合物引起焊球界面断裂的出现。从这个观点出发，防止铜扩散的薄膜如镍、铬等在铜焊盘上形成，以防止铜扩散到达焊球的表面。以上述方式，提高了半导体器件的可靠性，同时抑制了铜焊盘和焊球之间界面处的界面断裂的出现。
然而，即使使用日本专利公开文件2001-93928介绍的技术，在焊料凸起粘结等方面仍然存在改进空间。另外，在同一文献介绍的技术中，需要在铜扩散防止薄膜和焊球之间形成金属薄膜如钯薄膜以保证焊料粘结。然而，在一些情况下，不能充分获得焊盘部分的长期可靠性。
近年来，产品用于严格环境下的情况增加了；对于焊盘部分的可靠性水平的要求也更高了。
在这种情况下，迫切需要抑制界面断裂以提高产品的可靠性的新技术。
发明内容
本发明的发明人已经发现：通过适当地设计凸起部分的形状因子，有效地抑制界面断裂是可能的。并给出积极的讨论。
根据本发明，提供了一种半导体器件，包括：连接层；设置在所述连接层上方的绝缘薄膜，所述绝缘薄膜上设置有到达所述连接层的孔；在所述孔的底部与所述连接层接触的导电薄膜，所述导电薄膜从所述孔的底部延伸到所述孔的外部；和焊球，该焊球与所述导电薄膜和所述绝缘薄膜接触；其中，当“a”表示与所述绝缘薄膜接触的表面中的焊球的终端部分和所述孔的上部周边之间的距离，“b”表示所述孔的深度时，a/b的值不超过2。
另外，根据本发明，提出了一种半导体器件，包括：连接层；绝缘层，该绝缘层包括设置在所述连接层上方的保护层和以层状结构顺序设置在该保护层上方的应力缓冲树脂层；所述绝缘层上设置有到达所述连接层的孔；导电薄膜，该导电薄膜与所述连接层接触，延伸到所述绝缘层上的所述孔的外面；和焊球，该焊球与所述导电薄膜和所述缓冲树脂层接触；其中，所述导电薄膜包括：与所述焊球接触的球下金属薄膜(ball underlyingmetal film)；和阻挡金属薄膜，该阻挡金属薄膜设置在所述连接层和所述球下金属薄膜之间；当“c”表示所述球下金属薄膜的终端部分和所述孔的上部周边之间的距离，“b”表示所述孔的深度时，c/b的值不超过1.3。
根据本发明，适当设计凸起部分的形状因子。因此，提供了具有高可靠性的半导体器件，同时抑制了焊球和导电薄膜之间的界面断裂。
根据本发明，提供了具有高可靠性的半导体器件，同时抑制了凸起结构中焊球和导电薄膜之间的界面断裂。
附图说明
通过下面的参考附图进行的详细描述，本发明的上述和其它的目的、优点和特点，将更加显而易见。在附图中，
图1是根据实施例的半导体器件的主要部分的视图；
图2是根据实施例的半导体器件的制备过程的一个例子的过程截面图；
图3是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图4是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图5是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图6是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图7是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图8是根据实施例的半导体器件结构的截面图；
图9是半导体器件的焊球的终端附近的部分的视图，在该半导体器件中，合金层暴露于半导体器件的外面；
图10是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图11是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图12是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图13是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图14是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图15是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图16是根据实施例的半导体器件制备过程的一个例子的过程截面图；
图17是在一个例子中使用的UBM和焊料印刷掩模(printing mask)的形状的视图；
图18是解释关于合金层形成的视图；
图19是表示热循环测试结果的曲线图；
图20是表示热循环测试结果的曲线图；和
图21是根据实施例的半导体器件的结构的截面图；
具体实施方式
此后，将参考示例实施例描述本发明。本领域的技术人员将会理解，使用本发明的教导，能够完成许多替换实施例，本发明不限于为了说明而示出的例子。
此后，将参考附图详细描述根据本发明的半导体器件。应该注意的是，在附图的描述中，相同的标号用于表明相同的元件以省略重复的说明。
(第一个实施例)
图1是根据第一个实施例的半导体器件的主要部分的视图。
在图1中，半导体器件包括：最上层连接层101，该连接层101是和内部电路导电地连接的连接层；钝化薄膜103和绝缘树脂层105，它们位于最上层连接层101上方，形成绝缘薄膜，在该绝缘薄膜上形成有通路104，该通路104是到达该最上层连接层101的孔；阻挡金属薄膜106；Cu薄膜111和UBM薄膜107(在球金属下面或在凸起金属下面)，它们与最上层连接层101在通路104的底部连接，形成导电薄膜，该导电薄膜由通路104的底部延伸到通路104的外面；焊球108与导电薄膜和绝缘薄膜接触；合金层110，该合金层110在焊球108和UBM薄膜107之间的界面上形成，并在焊球108和Cu薄膜111之间的界面上形成。合金层110的构成中包含焊球108中含有的金属元素和导电薄膜中含有的金属元素。
绝缘树脂层105被提供，它和焊球108接触，作为缓冲层进行工作，以释放在焊球108形成过程中和焊球形成过程之后的制备过程中出现的应力。至于绝缘树脂层105的材料，可以使用聚酰亚胺或聚苯并噁唑等。尽管绝缘树脂层105的优选的薄膜厚度(在后面将要描述的烘烤之后的最后尺寸)是1～10μm，在这个实施例中，薄膜厚度是7μm。绝缘树脂层105的弹性模量优选设定为不小于1GPa，更优选设定为不小于2GPa。另外，绝缘树脂层的弹性模量优选设定为不大于5GPa，更优选设定为不大于3.5GPa。以上述的这种方式，获得了足够的应力松弛效果。
最上层连接层101由导电材料如铜、铝或者它们的合金形成，并且嵌入在绝缘薄模100中。盖层(cap layer)102位于最上层连接层101和通路104的开口之间。该最上层连接层101和构成半导体器件的元件如晶体管等等连接。另外，最上层连接层101可以具有层状结构。
盖层102由TiN、SiCN等形成，当铜被用于最上层连接层101时，盖层102起到防止铜扩散的作用。钝化薄膜103以覆盖盖层102的方式形成，其由SiON等形成，和最上层连接层101的驻留下层一起，有效地防止潮气进入到最上层连接层101和电路元件。
阻挡金属薄膜106起到防止锡从焊球108扩散的作用。另外，阻挡金属薄膜106形成这样的形状，即阻挡金属薄膜比后面描述的UBM薄膜107更多地暴露于终端外面。
UBM薄膜107是形成焊球108的基底薄膜，UBM薄膜107的最外表面含有对焊料具有极好的润湿性的物质，在镀镍的情况下，该物质能够保证导电性，例如铜。这里，关于在UBN薄膜107的最外层表面中含有的金属，铜(Cu)、金(Au)、铬(Cr)等被指出；焊料对这些元素显示极好的润湿性。用UBM薄膜107中含有的金属元素、Cu薄膜111中含有的金属元素和焊球108中含有的金属元素形成的合金层110，在UBM薄膜107和Cu薄膜111与焊球108之间的界面处形成。
焊球108由例如无铅焊料形成；焊球108覆盖合金层110。
本发明通过实验确定合金层110在焊球108和UBM薄膜之间的界面处，以及焊球108和Cu薄膜111之间的界面处形成。图18是曲线图，在该图中，确定形成了具有上面的结构的合金层。合金层的形成已经被SEM(扫描电子显微镜)确定。
如图18所示，在焊接装配(mounting solder)之前合金层没有被检测到。相反，在焊接装配之后(在回流处理之后)，观察到大约2.3μm的合金层，而且，在观察中，根据倒装芯片形式，考虑到与装配过程之后的状态相对应的热滞后现象，确定合金层的厚度为5μm。
图8是焊球108的终端附近的部分的放大视图。
这里将描述图8中所示的凸起结构的形状因子。图中的符号“a”至“d”表示下面的尺寸：
a：与绝缘树脂层105接触的表面中的焊球108的终端和通路104的上部周边之间的距离；
b：通路104的深度(盖层102的上表面和绝缘树脂层105的上表面的距离)
c：UBM薄膜107的终端和通路104的上部周边之间的距离；
d：绝缘树脂层105的厚度；
根据本实施例的凸起结构满足下面的关系式：
0＜a/b≤2
0＜c/b≤1.3
符号d表示大约7μm。
根据本实施例的凸起结构满足上述关系式。因此，焊球108和UBM薄膜107之间的粘接被改善；由UBM薄膜107、Cu薄膜111和阻挡金属薄膜106组成的焊盘提高了可靠性。这个原因不一定是明显的，然而，绝缘树脂层105在满足上面关系时式，充分行使作为缓冲层的作用是可以设想的。
另外，在形成合金层110的结构中，象在本实施例中，满足上述关系时，在合金层110中的裂纹的扩展被抑制，也是从这一点出发，粘接性改善是可能的。
根据本发明人的研究，界面断裂根据下面的机理产生。即：在衬底和芯片之间连接的焊球中，由于衬底和芯片的热膨涨系数不同而引起的残余热应力在焊球中产生。当这种残余热应力超过极限时，在合金层110中出现断裂部分，接着以这一点作为起源点裂纹扩展到合金层110中，导致界面断裂。这样，界面断裂的出现通常是基于热应力引起的裂纹在合金层110中产生的这一事实。
这里，在满足上面关系式的结构中，可以设想，合金层110的形状成为适宜的形状以抑制焊球108和UBM薄膜107之间出现的裂纹的扩展。也就是说，当满足上面的关系式时，合金层110以沿着通路104的形状在深度方向上最大程度地弯曲的形式形成。因此，在通路104的上部周边附近的部分的邻近区域中的弯曲点中，抑制了裂纹由UBM薄膜107的终端侧的扩展；因此，可以设想粘接性被改善。
应该注意到：图8所示的凸起结构采用了这种结构，其中合金层110由焊球108所覆盖。在焊球108的形成过程中，即使合金层110渐渐生长而形成，仍会导致合金层110不暴露于外部的状态。也就是说，与图9中所示结构不同，采用了合金层110不比焊球108暴露于更外面的结构。因此，能够防止焊接裂纹的出现。也就是说，在连接在衬底和芯片之间的焊球中，由于衬底和芯片的热膨涨系数不同而引起的残余热应力出现在焊球中。当残余热应力超过极限后，合金层110中出现断裂部分，紧接着以这一点为起源点，裂纹扩展到合金层110中，导致界面断裂。当采用这样一种结构，其中，焊球108覆盖合金层110时，能够有效地抑制由这种机理引起的界面断裂。
此后，将描述图1中所示的凸起结构的制备过程的一个例子。
最初，制备图2中所示的结构。首先，在硅衬底(图中未示出)上形成元件(elements)；此后，使用镶嵌工艺，在上述的硅衬底上形成多层铜连接层。图2示出多层铜连接层的最上面部分。最上层连接层101被嵌入到绝缘薄膜100中。然后，在绝缘薄膜100和最上层连接层101的上表面上形成由TiN或SiCN组成的膜。随后，盖层102在最上层连接层101上方形成，同时实施选择性蚀刻。应该注意到：当使用将作为绝缘薄膜的SiCN作为盖层102的材料时，提供到最上层连接层的接触孔。接着，钝化薄膜103通过化学蒸镀法(CVD法)形成。钝化薄膜103的薄膜厚度的优选值为大约0.3～1μm。然而，在这个实施例中，钝化薄膜103的厚度是0.5μm。因而，得到图2所示的结构。
接着，在盖层102上提供开口，同时选择性地实施干蚀刻钝化薄膜103。此后，在盖层102和钝化薄膜103的整个表面上，形成绝缘树脂层105。关于绝缘树脂层105的材料，可以使用聚酰亚胺或聚苯并噁唑等等感光性材料。绝缘树脂层105的薄膜厚度优选设置为，例如，1～10μm。在本实施例中，它被设置为7μm。接下来，形成焊盘通路104，盖层102暴露于通路104的底部，同时使用掩模(其在图中(图3)未示出)实施曝光。通路104的深度是7.5μm。在设置了开口后，实施温度为350℃的、时间为20～30分钟的烘烤。
使用溅镀方法(图4)在图3中所示的设置有通路104的结构上形成TiW薄膜113和Ti薄膜112的同时，得到阻挡金属薄膜106。各层薄膜的厚度能够被设置为，例如，下面的值：
TiW薄膜113：100～500nm
Ti薄膜112：10～200nm
在本实施例中，TiW薄膜113被设置为200nm，Ti薄膜被设置为30nm。
此后，在上面的阻挡金属薄膜106上形成Cu薄膜111。Cu薄膜111的厚度能够被设置为100～500nm。这里，它被设置为300nm。此后，在Cu薄膜111上形成抗蚀薄膜，其被形成图案(patterning)。然后使用电镀方法生长Ni薄膜115(薄膜厚度3μm)和Cu薄膜114(薄膜厚度400nm)。接着，通过剥去抗蚀薄膜，得到UBM薄膜107(图5)。
接下来，形成抗蚀剂109，以覆盖UBM薄膜107。此后，使用抗蚀剂109为掩模，Cu薄膜111和阻挡金属薄膜106有选择地剥蚀。关于蚀刻，使用湿法蚀刻。也可以使用干法蚀刻。图6是过程截面图，示出蚀刻后的状态。各层薄膜，包括Cu薄膜111和阻挡金属薄膜106对蚀刻剂具有互不相同的蚀刻速度；因此，如图中所示，在端面上形成了台阶。
此后，在剥去抗蚀剂109之后，形成焊球108，同时与UBM薄膜107的上表面接触(图7)。使用各种各样的材料作为焊球108是可能的。现在，在本实施例中，焊球108由含有锡、银和铜的无铅焊料构成。首先，提供具有开口的焊料印刷掩模，带有焊盘部分，包括暴露的阻挡金属薄膜106、Cu薄膜111和UBM薄膜107。然后，使用丝网印刷方法印制焊料材料。在剥去掩模之后，在实施回流的同时形成球形的焊球108，例如，在220～265℃下。在回流(reflow)过程中，合金层110以这种方式形成，即焊球108中含有的金属元素、Cu薄膜111中含有的金属元素和UBM薄膜107中含有的金属元素在UBM薄膜107和焊球108之间的界面以及焊球108和Cu薄膜111之间的界面被相互扩散。在本实施例中，形成了含有焊球108中的锡、UBM薄膜107中的铜和镍以及铜薄膜111中的铜的合金层110。如图中所示，合金层110由UBM薄膜107的上表面沿着侧表面107a形成，并由铜薄膜111的上表面到它的侧表面形成。
在上面过程的基础上，形成了设置有焊球108的凸起结构。在上面的制备过程中，在图8中，通过使绝缘树脂薄层105的厚度比通常情况下的厚，实现了满足0＜a/b≤2，0＜c/b≤1.3的结构。
另外，如图7所示，焊球108这样形成，使得它覆盖包括UBM薄膜107的整个焊盘。据此，阻挡金属薄膜106、Cu薄膜111和UBM薄膜107的端面，被涂敷焊球108。在上述过程中，通过将焊料印刷掩模的开口设置得比焊盘宽而实现这种结构。
此后，将描述上面的凸起结构的制备方法的变更例子。
在上述过程中，在图5所示的步骤之后，形成抗蚀剂109以覆盖UBM薄膜107。此后，用抗蚀剂109作为掩模，Cu薄膜111和阻挡金属薄膜106通过蚀刻被有选择地剥掉。这时，使用湿法蚀刻剥蚀Cu薄膜111和阻挡金属薄膜106。然而，在湿法蚀刻Cu薄膜111之后，可以使用干蚀刻法剥蚀Ti薄膜112和TiW薄膜113。图10是过程截面图，示意蚀刻之后的状态。如图10所示，在干蚀刻之后，构成Cu薄膜111和阻挡金属薄膜106的各个薄膜的端面沿着抗蚀剂109的端面布置。
另外，在上面的实施例中，在图3所示的过程中，开口被设置在钝化薄膜103上。此后，形成绝缘树脂层105。接着，采用一个过程，以使得绝缘树脂层105的开口大于所述开口，以在通路104中提供台阶。通路104也可以以另一过程所示的方式形成。例如，如图11所示，形成钝化薄膜103，接着涂敷包括绝缘树脂的涂层液体，接着，使用图中未示出的掩模实施曝光，以形成具有开口的绝缘树脂层105。接着，在形成开口后，以绝缘树脂层105作为掩模，对钝化薄膜103实施干法蚀刻，可以形成通路104。此后，如图12所示，相继形成TiW薄膜113和Ti薄膜112，以这种方式形成阻挡金属薄膜106。用上面这种方式，能够实现在通道104中不形成台阶的状态。
(第二个实施例)
本实施例示出依靠与第一个实施例不同的过程形成凸起结构的一个例子。
通过实施上面的图2～图4所示的过程，TiW薄膜113、Ti薄膜112和Cu薄膜111相继形成。另外，使用电镀方法(图13)，Ni薄膜115和Cu薄膜114在上面的Cu薄膜111上相继形成。各层薄膜的厚度，可以设置为，例如，如下的值：
TiW薄膜113：100～500nm
Ti薄膜112：10～200nm
Cu薄膜111：100～500nm
Ni薄膜115：2～5μm
Cu薄膜114：200～500nm
应该注意到，在本实施例中，TiW薄膜113的薄膜厚度是200nm，Ti薄膜112的薄膜厚度是30nm，Cu薄膜111的薄膜厚度是300nm，Ni薄膜115的薄膜厚度是3μm，Cu薄膜114的薄膜厚度是400nm。
接着，形成抗蚀剂109，其被形成图案，以在Cu薄膜114上覆盖一部分，以变成UBM薄膜107(图14)。然后，用抗蚀剂109作为掩模，Cu薄膜114、Ni薄膜115、Cu薄膜111、Ti薄膜112和TiW薄膜113被使用蚀刻法有选择地剥蚀以形成阻挡金属薄膜106、Cu薄膜111和UBM薄膜107(图15)。
此外，如上所述，在剥蚀抗蚀剂109后，以这样一种方式形成焊球108，以使其与UBM薄膜107的上表面接触(图16)。至于用于焊球108的材料，焊球108的形成条件等，上面描述的内容已经给出。在这种情况下，合金层110以这种方式形成，使得在回流过程中，焊球108中含有的金属元素、产生自Cu薄膜114和Ni薄膜115的Cu和Ni、产生自Cu薄膜111的Cu，在UBM薄膜107和焊球108之间的界面处和在Cu薄膜111和焊球108之间的界面处，互相扩散。在本实施例中，形成包含来自焊球108的Sn和来自UBM薄膜107的Cu、Ni的合金层。如图所示，该合金层110从UBM薄膜107的上表面沿着侧表面107a形成，而且，沿Cu薄膜111和阻挡金属薄膜106的侧面形成。
如上所述，这里参考附图描述了本发明的实施例，然而，这些只是本发明的范例，因此，可以采用除上面所述的结构以外的各种结构。
例如，对应构成UBM薄膜107的Ni薄膜115被换成镍钒合金(Ni-V)以取代镍作为原料是适宜的。在这种情况下，这种镍钒合金(Ni-V)薄膜能够通过溅镀法形成，薄膜的厚度是3000～4000埃(300～400nm)。
另外，在上面的实施例中，尽管采用了焊球108覆盖合金层110的结构，如图21所示，也可以采用合金层110不被焊球108覆盖而暴露于外面的结构。
[实施实例1]
此后，将使用一个实施实例描述本发明。不用说明，本发明不限于这个实施实例。
在本实施实例中，基于在第一个实施例中描述的过程，形成半导体器件。这里，在参考图7所述焊球的形成过程中，使用图17中所示的掩模。图17是这样的视图，其中，UBM薄膜107和焊料印刷掩模的开口116是从上表面观察的。如图中所示，从上表面观察，UBM薄膜107的形状是八角形的。相对侧面的距离是100μm。具有大致圆形形状的焊料印刷掩模的开口116的直径被设置为150μm。
焊球108在使用该掩模用丝网印制方法印制焊料材料之后经由回流过程形成。焊球108的形成条件正如下面所述：
焊料材料：含有锡、银和铜的无铅烛料；
回流条件：峰值温度260℃，峰值温度保持时间1min；从焊料材料被引入到熔炉的状态到焊料材料被拉出熔炉的状态的时间是15min。
应该注意到：峰值温度可适当地在220～260℃之间选择，从焊料材料被引入到熔炉的状态到焊料材料被拉出熔炉的状态的时间可在10～15min的范围内适当选择。
如上所述，如图7所示的用于倒装芯片的凸起结构形成了。
图8示出制备的焊球108的终端附近的放大部分。图中的符号“a”～“d”表明下面的尺寸：
a：与绝缘树脂层105接触的表面上的焊球108的终端和通路104的上部周边之间的距离；
b：通路104的深度(盖层102的上表面和绝缘树脂层105的上表面的距离)
c：UBM薄膜107的终端和通路104的上部周边之间的距离；
d：绝缘树脂层105的厚度；
在本实施实例中，符号d的值分别被设置为1、2、5、7和10μm。改变a/b和c/b的值，制备凸起结构。对各个凸起结构在-55℃～+125℃下实施热循环测试，以获得良好产品的比率。在热循环测试中，在1000个循环后电特性没有破坏的凸起结构被定义为优良产品。有缺陷的产品是具有由焊接裂纹引起的“开放条件”结果的产品。结果如图19和图20所示。由图中所示的结果可知，当满足0＜a/b≤2和0＜c/b≤1.3时，获得好的结果是明显可以看出的。
显而易见，在不偏离本发明的范围和实质的情况下，本发明并不限制于上述实施例，可以进行各种变形和改造。

Claims (16)

1.一种半导体器件，包括：
连接层；
设置在所述连接层上方的绝缘薄膜，所述绝缘薄膜上设置有到达所述连接层的孔；
在所述孔的底部与所述连接层接触的导电薄膜，所述导电薄膜从所述孔的底部延伸到所述孔的外部；和
焊球，该焊球与所述导电薄膜和所述绝缘薄膜接触；
其中，当“a”表示与所述绝缘薄膜接触的表面中的焊球的终端部分和所述孔的上部周边之间的距离，“b”表示所述孔的深度时，a/b的值不超过2。
2.一种半导体器件，包括：
连接层；
绝缘层，该绝缘层包括设置在所述连接层上方的保护层和设置在该保护层上方的应力缓冲树脂层；所述绝缘层上设置有到达所述连接层的孔；
导电薄膜，该导电薄膜与所述连接层接触，延伸到所述绝缘层上的所述孔的外面；和
焊球，该焊球与所述导电薄膜和所述缓冲树脂层接触；
其中，所述导电薄膜包括：与所述焊球接触的球下金属薄膜；和阻挡金属薄膜，该阻挡金属薄膜设置在所述连接层和所述球下金属薄膜之间；当“c”表示所述球下金属薄膜的终端部分和所述孔的上部周边之间的距离，“b”表示所述孔的深度时，c/b的值不超过1.3。
3.如权利要求1所述的半导体器件，进一步包括：合金层，所述合金层包含：包含在所述焊球中的第一金属元素；和包含在所述导电薄膜中的第二金属元素，该合金层位于所述焊球和所述导电薄膜之间。
4.如权利要求2所述的半导体器件，进一步包括：合金层，所述合金层包含：包含在所述焊球中的第一金属元素；和包含在所述导电薄膜中的第二金属元素，该合金层位于所述焊球和所述导电薄膜之间。
5.如权利要求1所述的半导体器件，其特征在于：所述绝缘薄膜包括：设置在所述连接层上方的保护薄膜；和设置在所述保护薄膜上方的应力缓冲树脂层；所述应力缓冲树脂层的弹性模量不小于1GPa，且不大于5GPa。
6.如权利要求2所述的半导体器件，其特征在于：所述绝缘薄膜包括：设置在所述连接层上方的保护薄膜；和设置在所述保护薄膜上方的应力缓冲树脂层；所述应力缓冲树脂层的弹性模量不小于1GPa，且不大于5GPa。
7.如权利要求5所述的半导体器件，其特征在于：所述应力缓冲树脂层由聚酰亚胺或聚苯并噁唑组成。
8.如权利要求6所述的半导体器件，其特征在于：所述应力缓冲树脂层由聚酰亚胺或聚苯并噁唑组成。
9.如权利要求5所述的半导体器件，所述应力缓冲树脂层的厚度不小于1μm，且不大于10μm。
10.如权利要求6所述的半导体器件，所述应力缓冲树脂层的厚度不小于1μm，且不大于10μm。
11.如权利要求1所述的半导体器件，其特征在于：所述焊球由含锡的无铅焊料组成。
12.如权利要求2所述的半导体器件，其特征在于：所述焊球由含锡的无铅焊料组成。
13.如权利要求1所述的半导体器件，其特征在于：所述导电薄膜的表面部分包含铜或镍。
14.如权利要求2所述的半导体器件，其特征在于：所述导电薄膜的表面部分包含铜或镍。
15.如权利要求1所述的半导体器件，其特征在于：所述焊球被形成以覆盖所述导电薄膜。
16.如权利要求2所述的半导体器件，其特征在于：所述焊球被形成以覆盖所述导电薄膜。
CNB200510072745XA 2004-05-20 2005-05-19 半导体器件 Expired - Fee Related CN100438003C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004150726A JP4327657B2 (ja) 2004-05-20 2004-05-20 半導体装置
JP2004150726 2004-05-20

Publications (2)

Publication Number Publication Date
CN1700460A true CN1700460A (zh) 2005-11-23
CN100438003C CN100438003C (zh) 2008-11-26

Family

ID=35374431

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510072745XA Expired - Fee Related CN100438003C (zh) 2004-05-20 2005-05-19 半导体器件

Country Status (5)

Country Link
US (1) US7221054B2 (zh)
JP (1) JP4327657B2 (zh)
KR (1) KR100687274B1 (zh)
CN (1) CN100438003C (zh)
TW (1) TWI278901B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101359606B (zh) * 2007-07-31 2010-06-16 俞宛伶 在半导体连接垫上的金属凸块形成方法
CN102142413A (zh) * 2010-02-01 2011-08-03 台湾积体电路制造股份有限公司 半导体元件及其制法
CN101047156B (zh) * 2006-03-31 2011-11-02 富士通半导体股份有限公司 半导体器件及其制造方法
CN105789162A (zh) * 2015-01-14 2016-07-20 英飞凌科技股份有限公司 半导体芯片和处理半导体芯片的方法
CN111180409A (zh) * 2018-11-13 2020-05-19 三星电子株式会社 半导体封装件

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375021B2 (en) * 2006-04-04 2008-05-20 International Business Machines Corporation Method and structure for eliminating aluminum terminal pad material in semiconductor devices
JP4611943B2 (ja) * 2006-07-13 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置
GB2444775B (en) 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US8039960B2 (en) 2007-09-21 2011-10-18 Stats Chippac, Ltd. Solder bump with inner core pillar in semiconductor package
TW200917386A (en) * 2007-10-03 2009-04-16 Advanced Semiconductor Eng Wafer structure with a buffer layer
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US7439170B1 (en) * 2008-03-07 2008-10-21 International Business Machines Corporation Design structure for final via designs for chip stress reduction
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
JP5126002B2 (ja) * 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
WO2011033393A1 (en) * 2009-09-17 2011-03-24 Koninklijke Philips Electronics N.V. Geometry of contact sites at brittle inorganic layers in electronic devices
TWI412107B (zh) * 2009-10-02 2013-10-11 Ind Tech Res Inst 凸塊結構、晶片封裝結構及該凸塊結構之製備方法
KR101936232B1 (ko) * 2012-05-24 2019-01-08 삼성전자주식회사 전기적 연결 구조 및 그 제조방법
US20150097268A1 (en) * 2013-10-07 2015-04-09 Xintec Inc. Inductor structure and manufacturing method thereof
TWI551199B (zh) * 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
TWI620290B (zh) * 2014-05-27 2018-04-01 聯華電子股份有限公司 導電墊結構及其製作方法
US10037957B2 (en) 2016-11-14 2018-07-31 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
IT201700087309A1 (it) * 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici
IT201700087318A1 (it) 2017-07-28 2019-01-28 St Microelectronics Srl Dispositivo elettronico integrato con regione di redistribuzione e elevata resistenza agli stress meccanici e suo metodo di preparazione
JP6552660B1 (ja) 2018-02-28 2019-07-31 キヤノン株式会社 液体吐出ヘッド用基板の製造方法
JP2020047775A (ja) * 2018-09-19 2020-03-26 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
US11276632B2 (en) 2018-12-24 2022-03-15 Nepes Co., Ltd. Semiconductor package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999050907A1 (en) * 1998-03-27 1999-10-07 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, circuit board and electronic apparatus
JP3667184B2 (ja) * 1999-02-26 2005-07-06 住友ベークライト株式会社 半導体装置
JP3859403B2 (ja) 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
TWI291210B (en) * 2002-09-10 2007-12-11 Advanced Semiconductor Eng Under-bump-metallurgy layer
US7064446B2 (en) * 2004-03-29 2006-06-20 Intel Corporation Under bump metallization layer to enable use of high tin content solder bumps

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101047156B (zh) * 2006-03-31 2011-11-02 富士通半导体股份有限公司 半导体器件及其制造方法
CN101359606B (zh) * 2007-07-31 2010-06-16 俞宛伶 在半导体连接垫上的金属凸块形成方法
CN102142413A (zh) * 2010-02-01 2011-08-03 台湾积体电路制造股份有限公司 半导体元件及其制法
CN102142413B (zh) * 2010-02-01 2013-06-12 台湾积体电路制造股份有限公司 半导体元件及其制法
CN105789162A (zh) * 2015-01-14 2016-07-20 英飞凌科技股份有限公司 半导体芯片和处理半导体芯片的方法
US10134697B2 (en) 2015-01-14 2018-11-20 Infineon Technologies Ag Semiconductor chip and method of processing a semiconductor chip
US11164830B2 (en) 2015-01-14 2021-11-02 Infineon Technologies Ag Semiconductor chip and method of processing a semiconductor chip
CN111180409A (zh) * 2018-11-13 2020-05-19 三星电子株式会社 半导体封装件
CN111180409B (zh) * 2018-11-13 2024-04-26 三星电子株式会社 半导体封装件

Also Published As

Publication number Publication date
JP2005333009A (ja) 2005-12-02
TW200540946A (en) 2005-12-16
KR100687274B1 (ko) 2007-02-27
CN100438003C (zh) 2008-11-26
KR20060046089A (ko) 2006-05-17
US7221054B2 (en) 2007-05-22
JP4327657B2 (ja) 2009-09-09
US20050258539A1 (en) 2005-11-24
TWI278901B (en) 2007-04-11

Similar Documents

Publication Publication Date Title
CN1700460A (zh) 半导体器件
CN1700435A (zh) 半导体器件
CN1311547C (zh) 半导体器件及其制造方法、电路基板和电子装置
TWI333252B (en) Semiconductor device, bump structure on a semiconductor substrate, flip chip package structure, method and a product of manufacturing a semiconductor device the same
CN101047156A (zh) 半导体器件及其制造方法
CN1606156A (zh) 半导体器件及其制造方法
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1242471C (zh) 半导体装置及其制造方法
CN1885532A (zh) 线路组件结构制造方法及其结构
CN1503359A (zh) 电子元件封装结构及制造该电子元件封装结构的方法
CN102709263A (zh) 半导体器件及其制造方法
CN101064294A (zh) 电路装置及电路装置的制造方法
CN1453865A (zh) 半导体装置及其制造方法
CN1841689A (zh) 半导体器件及半导体器件制造方法
CN1283002C (zh) 连接端子及其制造方法以及半导体装置及其制造方法
CN1333570A (zh) 光元件及其制造方法和电子装置
CN1604293A (zh) 半导体装置的制造方法及半导体装置
CN1606155A (zh) 柱形结构
JPWO2009031522A1 (ja) 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
US20120086124A1 (en) Semiconductor device and method of manufacturing the same
CN1211835C (zh) 缓冲垫的形成方法及半导体器件的制造方法
CN1628379A (zh) 半导体装置及其制造方法
CN1881573A (zh) 半导体装置及其制造方法
CN1881572A (zh) 半导体装置及其制造方法
CN1897268A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20140519