CN1967800A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体集成电路器件的制造方法，防止具有空气隙(Air－Gap)结构的多层镶嵌布线中的、偏移通孔的金属形成不良。在连接孔的形成区域，使用可有选择地除去的绝缘膜形成牺牲膜柱(42)之后，在相邻的镶嵌布线间形成具有空气隙(Air－Gap)(45)的层间绝缘膜(44)，由此完全分离通孔和空气隙(45)。根据本发明，能够形成具有可靠性高的通孔连接、能减小因空气隙引起的寄生电容的多层嵌入布线。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及半导体集成电路器件的制造方法，尤其涉及具有多层嵌入布线的半导体集成电路器件的制造方法。
背景技术
嵌入布线结构，是通过在绝缘膜上形成的布线沟或连接孔等这样的布线开口部内，利用称为镶嵌(Damascene)技术(单镶嵌(Single-Damascene)技术以及双镶嵌(Dual-Damascene)技术)的布线形成技术嵌入布线材料而形成的。
近年来，这样的嵌入布线的间隔随着半导体集成电路器件的高度集成化而日益减小。由此，布线间的寄生电容增大而产生信号延迟。因此，期望降低布线间的寄生电容。
专利文献1中，公开了在嵌入布线间形成空气隙的技术。该文献的图1A～1E，按工序示出了1层嵌入布线的制造方法。图示的技术的特征在于，由于介于相邻的嵌入布线间的绝缘膜含有空气隙，所以能够降低相邻的嵌入布线间的寄生电容。
专利文献1：美国专利第6,159,845号说明书
发明内容
在专利文献1中，没有载明关于具有空气隙结构的多层嵌入布线的制造方法。经本申请的发明人等的研究，明确了使用专利文献1的技术形成多层嵌入布线时，产生由通孔(Via)部的金属嵌入不良引起通孔部的高电阻化的问题以及金属在空气隙中成膜而不能降低相邻的嵌入布线间的寄生电容的问题。如图2所示，其原因在于，由于在通常的光刻工序中的下层嵌入布线(单镶嵌布线)65与上层嵌入布线(双镶嵌布线)68的通孔部66之间的对合偏移，通孔部66接触下层嵌入布线65间的空气隙67，因此在包含通孔部66的上层嵌入布线68的金属成膜时，产生金属向空气隙的侵入69或通孔部的金属嵌入不良70。
简单地说明本发明公开的技术方案的具有代表性的概要如下。
本发明的半导体集成电路器件的制造方法具有以下步骤：
(a)在半导体衬底的上方形成第1绝缘膜；
(b)在上述第1绝缘膜上形成多个布线沟；
(c)在包含上述多个布线沟的每一个的内部的上述第1绝缘膜上形成第1导体膜；
(d)通过除去上述多个布线沟的外部的上述第1导体膜，在上述多个布线沟的每一个的内部形成由上述第1导体膜构成的布线；
(e)在上述第1绝缘膜以及上述布线上形成由与上述第1绝缘膜不同的材料构成的第2绝缘膜；
(f)使用覆盖要在后续步骤中形成的用于露出上述布线的上表面的连接孔的形成区域的掩膜，蚀刻上述第2绝缘膜，由此在上述连接孔的形成区域形成由上述第2绝缘膜构成的牺牲膜柱；
(g)有选择地除去未被上述牺牲膜柱覆盖的区域的上述第1绝缘膜，在上述牺牲膜柱的下部保留上述第1绝缘膜；
(h)在除去了上述第1绝缘膜的上述布线间的间隔区域保留空气隙，并且在上述布线以及上述牺牲膜柱上形成由与上述第2绝缘膜不同的材料构成的第3绝缘膜；
(i)除去上述牺牲膜柱上的上述第3绝缘膜，露出上述牺牲膜柱的上表面；
(j)除去上述牺牲膜柱，形成露出上述布线上表面的连接孔；
(k)在上述连接孔的内部形成第2导体膜。
本发明的半导体集成电路器件的制造方法具有以下工序：
(a)在半导体衬底的上方形成第1绝缘膜；
(b)通过除去上述第1绝缘膜的一部分，形成在后续步骤中的第1镶嵌布线用的多个第1布线沟；
(c)在包含上述多个第1布线沟的每一个的内部的上述第1绝缘膜上形成第1导体膜；
(d)通过除去上述多个第1布线沟的外部的上述第1导体膜，在上述多个第1布线沟的每一个的内部形成由上述第1导体膜构成的上述第1镶嵌布线；
(e)在上述第1绝缘膜以及上述第1镶嵌布线上形成由与上述第1绝缘膜不同的材料构成的第2绝缘膜；
(f)使用覆盖要在后续步骤中形成的第2镶嵌布线上的通孔部用的多个连接孔的形成区域的掩膜，蚀刻上述第2绝缘膜，由此在上述多个连接孔的形成区域形成由上述第2绝缘膜构成多个牺牲膜柱；
(g)有选择地除去未被上述牺牲膜柱覆盖的区域的上述第1绝缘膜，在上述牺牲膜柱的下部保留上述第1绝缘膜；
(h)在除去了上述第1绝缘膜的上述布线间的间隔区域保留空气隙，并且在上述布线以及上述牺牲膜柱上形成由与上述第2绝缘膜不同的材料构成的第3绝缘膜；
(i)除去上述牺牲膜柱上的上述第3绝缘膜，露出上述多个牺牲膜柱的上表面；
(j)通过除去上述第3绝缘膜的一部分以及上述多个牺牲膜柱的上部，形成后续步骤中形成的上述第2镶嵌布线的布线部用的多个第2布线沟；
(k)通过除去上述多个牺牲膜柱的下部，形成多个连接孔；
(l)在包含上述多个第2布线沟以及上述多个连接孔的每一个的内部的上述第3绝缘膜上，形成第2导体膜；
(m)通过除去上述多个第2布线沟以及上述多个连接孔的外部的上述第2导体膜，在上述多个第2布线沟以及上述多个连接孔的每一个的内部，形成由上述第2导体膜构成的上述第2镶嵌布线。
简单地说明本申请所公开的发明中具有代表性的发明取得的效果如下。
根据本发明，具有可靠性高的通孔连接，能够形成降低了因空气隙引起的寄生电容的多层嵌入布线。
附图说明
图1是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图2是表示现有的具有空气隙结构的多层嵌入布线的问题点的纵剖视图。
图3是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图4是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图5是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图6是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图7是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图8是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图9是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图10是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图11是按工序表示本发明的实施例1的半导体器件的布线层形成的纵剖视图。
图12A是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图12B是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图13A是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图13B是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图13C是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图14A是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图14B是表示本发明的实施例1的半导体器件的主要部分的纵剖视图。
图15是表示本发明的实施例2的半导体器件的主要部分的纵剖视图。
图16是按工序表示本发明的实施例2的半导体器件的布线层形成的纵剖视图。
图17是按工序表示本发明的实施例2的半导体器件的布线层形成的纵剖视图。
图18是按工序表示本发明的实施例2的半导体器件的布线层形成的纵剖视图。
图19是表示本发明的实施例2的半导体器件的主要部分的纵剖视图。
图20是表示本发明的实施例3的半导体器件的主要部分的纵剖视图。
图21是按工序表示本发明的实施例3的半导体器件的布线层形成的纵剖视图。
图22是按工序表示本发明的实施例3的半导体器件的布线层形成的纵剖视图。
图23是按工序表示本发明的实施例3的半导体器件的布线层形成的纵剖视图。
具体实施方式
以下，根据附图详细说明本发明的实施例。在用于说明实施例的全部附图中，具有同一功能的部件采用同一标记，省略其反复的说明。另外，在以下的实施例中，除特别必要时以外，作为原则不重复说明相同或同样的部分。
[实施例1]
图1是表示本发明的实施例1的半导体器件的主要部分的剖视图。
用场绝缘膜2将半导体衬底1的主面分离成各元件区域，在各元件区域形成源极区域、漏极区域等的扩散层3，在源极区域、漏极区域3之间的半导体衬底1的主面上间隔栅极绝缘膜(未图示)形成多结晶硅构成的栅极电极4，栅极电极4的侧面被侧壁绝缘膜5覆盖。
形成于半导体衬底1的主面上的扩散层3或栅极电极4连接到贯通层间绝缘膜6的插塞7的一端，插塞7的另一端连接到隔着层间绝缘膜6层叠的单镶嵌布线10上。层间绝缘膜6，在顺次淀积了P-SiN膜(50nm)、HDP-SiO膜(400nm)、P-SiO膜(400nm)之后，使用CMP技术研磨500nm左右(大面积布线上的研磨量)，使由栅极电极4等产生的元件台阶平坦化。
插塞7是在顺次淀积了由溅射形成的钛膜(10nm)、氮化钛膜(50nm)、用CVD形成的钨膜之后，用CMP加工而成的。
单镶嵌布线10，在顺次淀积了由溅射形成的氮化钽膜(15nm)、钽膜(15nm)、铜膜(80nm)、用电镀法形成的铜膜(500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP技术形成。
贯通在单镶嵌布线10的相邻间隔小的部分具有空气隙(Air-Gap)17的层间绝缘膜16，双镶嵌布线23连接到单镶嵌布线10上。此时，在处于与单镶嵌布线10错开的位置的双镶嵌布线23的通孔部下方残存有形成单镶嵌布线10时所使用的绝缘膜的一部分的膜15。
双镶嵌布线23、27、30与单镶嵌布线10相同地，在顺次淀积溅射形成的氮化钽膜(15nm)、钽膜(15nm)、铜膜(80nm)、用电镀法形成的铜膜(500nm)之后，在氢氛围下进行400℃、2分钟的热处理，由CMP技术形成。
贯通在双镶嵌布线23的相邻间隔小的部分具有空气隙25的层间绝缘膜26，双镶嵌布线27连接到双镶嵌布线23。此时，在处于与双镶嵌布线23错开的位置的双镶嵌布线27的通孔部下方残存有层间绝缘膜16的一部分的膜24。
贯通在双镶嵌布线27的相邻间隔小的部分具有空气隙28的层间绝缘膜29，双镶嵌布线30连接到双镶嵌布线27上。此时，在处于与双镶嵌布线27错开的位置的双镶嵌布线30的通孔部下方残存有层间绝缘膜26的一部分的膜31。
在本实施例中，由于通孔部和空气隙没有接连，所以能够防止由通孔部的金属嵌入不良引起的高电阻化和由金属向空气隙侵入引起的寄生电容增大的问题。
然后，关于本实施例1的半导体器件的制造方法，使用图3～11按工序进行说明。
首先，用场绝缘膜2将半导体衬底1的主面分离成各元件区域之后，在各元件区域形成源极区域、漏极区域等的扩散层3，在源极区域、漏极区域3之间的半导体衬底1的主面上隔着栅极绝缘膜(未图示)形成了由多结晶硅构成的栅极电极4之后，用侧壁绝缘膜5覆盖栅极电极4的侧面。
然后，在顺次淀积了P-SiN膜(50nm)、HDP-SiO膜(400nm)、P-SiO膜(400nm)之后，用CMP技术研磨500nm左右(大面积栅极上的研磨量)，使由栅极电极4等产生的元件台阶平坦而形成层间绝缘膜6。
然后，用通常的光刻以及干蚀刻技术开口连接孔之后，用Ar等离子体除去连接孔底部的自然氧化膜，然后，顺次淀积由溅射形成的Ti/TiN膜7a(10/50nm)、用CVD法形成的W膜7b(300nm)之后，用CMP技术除去连接孔以外的Ti/TiN膜以及用CVD法形成的W膜，形成插塞7。
然后，在淀积SiCN/SiC膜8(25/25nm)、作为无机类绝缘膜的FSG膜(第1绝缘膜)9(300nm)之后，用通常的光刻以及干蚀刻技术形成用于形成布线10的沟。
然后，用Ar等离子体除去在沟底部露出的插塞7表面的自然氧化膜之后，顺次淀积作为阻挡金属膜的由溅射形成的氮化钽/钽膜10a(15/15nm)、作为主导体膜的由溅射形成的铜膜/用电镀法形成的铜膜(第1导体膜)10b(80/500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP技术除去沟以外的氮化钽/钽/铜膜，形成单镶嵌布线10。该状态如图3所示。
然后，淀积作为有机类绝缘膜的SiLK膜(第2绝缘膜)11(700nm)、P-TEOS膜12(100nm)之后，形成凸状的抗蚀剂13。抗蚀剂13为柱状，覆盖在后续工序中形成的连接孔的形成区域，该连接孔用于露出单镶嵌布线10的上表面。该状态如图4所示。
然后，以抗蚀剂13为掩膜蚀刻加工P-TEOS膜12，接着以抗蚀剂13以及P-TEOS12为掩膜蚀刻加工SiLK膜11，形成由SiLK膜构成的牺牲膜柱14。在该阶段残存有SiLK膜表面的P-TEOS膜12。
然后，各向异性蚀刻加工单镶嵌布线10间的FSG膜9，除去未被牺牲膜柱覆盖的区域的FSG膜9。此时，位于牺牲膜柱14下方的FSG膜9的一部分保留下来，形成FSG膜15。该状态如图5所示。
然后，形成作为无机类绝缘膜的FSG膜(第3绝缘膜)16(1200nm)。此时，使用CVD法在覆盖度(coverage)低的成膜条件下淀积FSG膜16，使得能够在单镶嵌布线10的相邻间隔小的部分形成空气隙17。另外，也可以是，对FSG膜16的形成使用CVD法，形成初期在覆盖度低的成膜条件下进行以形成空气隙，在形成空气隙17之后，在覆盖度高的成膜条件下进行而嵌入牺牲膜柱14。并且，FSG膜16必须淀积到其表面比牺牲膜柱14的上表面高那样的膜厚。该状态如图6所示。
然后，用CMP使FSG膜16的表面平坦化，并且使牺牲膜柱14的表面露出，形成由FSG膜构成的、用于形成双镶嵌布线的层间绝缘膜18。在该阶段，牺牲膜柱14的表面没有保留P-TEOS膜12。该状态如图7所示。
然后，形成用于形成双镶嵌布线的抗蚀剂图案20。该状态如图8所示。
然后，以抗蚀剂图案20为掩膜在蚀刻速率大致相同的条件下蚀刻加工牺牲膜柱14和层间绝缘膜18，由此形成双镶嵌布线的布线部用的沟21。该状态如图9所示。
然后，用NH3等离子体有选择地除去牺牲膜柱14，由此形成双镶嵌布线的通孔部用的连接孔22。该状态如图10所示。
然后，除去蚀刻聚合物并清洗后，与单镶嵌布线10的形成相同地，用Ar等离子体除去在连接孔22的底部露出的单镶嵌布线10表面的自然氧化膜之后，顺次淀积作为阻挡金属膜的由溅射形成的氮化钽/钽膜23a(15/15nm)、作为主导体膜的由溅射形成的铜膜/用电镀法形成的铜膜(第2导体膜)23b(80/500nm)，然后，在氢氛围下进行400℃、2分钟的热处理，用CMP除去连接孔22和沟21以外的氮化钽/钽/铜膜，形成双镶嵌布线23。该状态如图11所示。
图1所示的状态表示多层的镶嵌布线，通过重复上述工序，在相邻的双镶嵌布线23之间以及双镶嵌布线27之间的间隔狭窄的部分形成有空气隙25、28。
在上述实施例中，表示了作为单镶嵌布线10和双镶嵌布线23的主导体膜使用Cu的例子，但不限于此，也可以使用Al、W、Ag、Au中的至少任意一种金属作为主导体膜。
在本实施例中，通过制作牺牲膜柱，使形成在相邻的镶嵌布线间的空气隙离开通孔部地形成，所以即使发生对合偏移，空气隙和通孔部也不接触，因此能够稳定地向具有空气隙结构的下层镶嵌布线上进行通孔连接。
在上述实施例中，形成镶嵌布线10、23等之后，在镶嵌布线表面有选择地形成作为金属覆层(metal cap)膜的CoWB合金32、33，由此能够提高镶嵌布线10、23等的可靠性。此外，作为金属覆层膜不限于上述CoWB合金，也能够使用Co、W、Ni、Cr、Au中的至少任意一种金属或金属化合物。该状态如图12(a)、(b)所示。
另外，在上述实施例中，在图9中，以蚀刻速率大致相同的条件蚀刻加工牺牲膜柱14和层间绝缘膜18，形成双镶嵌布线23的布线部用沟21，但也能够如图13(a)～(c)所示，仅将牺牲膜柱14的上部蚀刻到沟深度的程度，然后在层间绝缘膜18上形成沟35。然后，有选择地除去牺牲膜柱的下部34，形成连接孔36。在难以使牺牲膜柱14和层间绝缘膜18的蚀刻速率相等的情况下，该方法是有效的。
进一步，在图9或图13(b)所示的沟加工中，存在抗蚀剂20不足的情况，但此时能够如图14所示，增加P-SiN膜37，形成SiN硬掩膜38，将其作为掩膜对沟进行加工。
[实施例2]
图15是表示本发明的实施例2的半导体器件的主要部分的剖视图。
用场绝缘膜2将半导体衬底1的主面分离成各元件区域，在各元件区域形成源极区域、漏极区域的扩散层3，在源极区域、漏极区域3之间的半导体衬底1的主面上间隔栅极绝缘膜(未图示)形成由多结晶硅构成的栅极电极4，栅极电极4的侧面被侧壁绝缘膜5覆盖。
形成于半导体衬底1主面的扩散层3或栅极电极4，连接到贯通层间绝缘膜6的插塞7的一端，插塞7的另一端连接到隔着层间绝缘膜6层叠的单镶嵌布线10。层间绝缘膜6，在顺次淀积了P-SiN膜(50nm)、HDP-SiO膜(400nm)、P-SiO膜(400nm)之后，使用CMP技术研磨500nm左右(大面积布线上的研磨量)，使由栅极电极4等产生的元件台阶平坦化。
插塞7是在顺次淀积由溅射形成的钛膜(10nm)、氮化钛膜(50nm)、用CVD形成的钨膜之后，用CMP技术加工而成的。
单镶嵌布线10，在顺次淀积由溅射形成的氮化钽膜(15nm)、钽膜(15nm)、铜膜(80nm)、用电镀法形成的铜膜(500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP技术形成。
双镶嵌布线49通过通孔46连接到单镶嵌布线10，该通孔46贯通在单镶嵌布线10的相邻间隔小的部分具有空气隙(Air-Gap)45的层间绝缘膜50。此时，在处于与单镶嵌布线10错开的位置的通孔46下部残存有形成单镶嵌布线10时所使用的绝缘膜的一部分的膜43。
在本实施例中，由于通孔和空气隙不接触，所以能够防止由通孔的金属嵌入不良引起的高电阻化和由金属向空气隙侵入引起的寄生电容增大的问题。
接下来，关于本实施例2的半导体器件的制造方法，使用图16～18按工序进行说明。
在实施例1的图3所示的工序之后，淀积作为有机类绝缘膜的SiLK膜(第2绝缘膜)39(400nm)、P-TEOS膜40(100nm)，然后，形成凸状的抗蚀剂41。抗蚀剂41为柱状，覆盖在后续工序中形成的连接孔的形成区域，该连接孔用于露出单镶嵌布线10的上表面。该状态如图16所示。
然后，以抗蚀剂41为掩膜蚀刻加工P-TEOS膜40，接着以抗蚀剂41以及P-TEOS膜40为掩膜蚀刻加工SiLK膜39，形成由SiLK膜构成的牺牲膜柱42。在该阶段残存有SiLK膜表面的P-TEOS膜40。
然后，各向异性蚀刻加工单镶嵌布线10之间的FSG膜9，除去未被牺牲膜柱覆盖的区域的FSG膜9。此时，位于牺牲膜柱42下方的FSG膜9的一部分保留下来，形成FSG膜43。
然后，形成作为无机类绝缘膜的FSG膜(第3绝缘膜)(800nm)。此时，使用CVD法在覆盖度低的成膜条件下淀积FSG膜，使得在单镶嵌布线10的相邻间隔小的部分具有空气隙45。另外，也可以是，对于FSG膜的形成使用CVD法，形成初期在覆盖度低的成膜条件下进行以形成空气隙45，在形成空气隙45之后，在覆盖度高的成膜条件下进行以嵌入牺牲膜柱42。此外，FSG膜必须淀积到其表面比牺牲膜柱42的上表面高那样的膜厚。
然后，用CMP使FSG膜的表面平坦化，并且使牺牲膜柱42的表面露出，形成由FSG膜构成的、用于形成通孔的层间绝缘膜44。该状态如图17所示。
然后，用NH3等离子体有选择地除去牺牲膜柱42，由此开出到达单镶嵌布线10的连接孔。
然后，除去蚀刻聚合物并清洗后，用Ar等离子体除去在连接孔的底部露出的单镶嵌布线10表面的自然氧化膜，然后，顺次淀积作为阻挡金属膜的由溅射形成的氮化钽/钽膜(15/15nm)、作为主导体膜的由溅射形成的铜膜/用电镀法形成的铜膜(第2导体膜)(80/500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP除去连接孔以外的氮化钽/钽/铜膜，形成通孔46。该状态如图18所示。
然后，使用与形成单镶嵌布线10相同的方法，在淀积了SiCN/SiC膜47、作为无机类绝缘膜的FSG膜48之后形成沟，在该沟内形成单镶嵌布线49，以上如上述图15所示。
并且，虽未图示，但通过重复上述工序，也能够形成3层以上的多层镶嵌布线。
在上述实施例中，表示了作为单镶嵌布线10、49和通孔46的主导体膜使用了Cu的例子，但不限于此，也可以使用Al、W、Ag、Au中的至少任意一种金属作为主导体膜。
在本实施例中，通过制作牺牲膜柱，能够形成在相邻的镶嵌布线间的空气隙离开通孔部地形成，因此，即使发生对合偏移，空气隙和通孔部也不接触，因而能够稳定地向具有空气隙结构的下层镶嵌布线上进行通孔连接。
此外，在上述实施例中，形成镶嵌布线10、49等之后，在镶嵌布线表面有选择地形成作为金属覆层膜的CoWB合金51、52，由此能够提高镶嵌布线10、49等的可靠性。并且，作为金属覆层膜不限于上述CoWB合金，也能够使用Co、W、Ni、Cr、Au中的任意一种金属或金属化合物。该状态如图19所示。
另外，虽未图示，但也可以在通孔46的表面上形成CoWB合金。
另外，如图14所示，也能应用使用了P-SiN膜的硬掩膜加工。
[实施例3]
图20是表示本发明的实施例3的半导体器件的主要部分的剖视图。
用场绝缘膜2将半导体衬底1的主面分离成各元件区域，在各元件区域形成源极区域、漏极区域的扩散层3，在源极区域、漏极区域3之间的半导体衬底1的主面上隔着栅极绝缘膜(未图示)形成由多结晶硅构成的栅极电极4，栅极电极4的侧面被侧壁绝缘膜5覆盖。
形成于半导体衬底1的主面上的扩散层3或栅极电极4，连接到贯通层间绝缘膜6的插塞7的一端，插塞7的另一端连接到隔着层间绝缘膜6层叠的单镶嵌布线10。层间绝缘膜6，在顺次淀积P-SiN膜(50nm)、HDP-SiO膜(400nm)、P-SiO膜(400nm)之后，使用CMP技术研磨500nm左右(大面积布线上的研磨量)，使由栅极电极4等产生的元件台阶平坦化。
插塞7是在顺次淀积溅射形成的钛膜(10nm)、氮化钛膜(50nm)、用CVD形成的钨膜之后，用CMP加工而成的。
单镶嵌布线10，在顺次淀积由溅射形成的氮化钽膜(15nm)、钽膜(15nm)、铜膜(80nm)、用电镀法形成的铜膜(500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP形成。
双镶嵌布线59通过通孔56连接到单镶嵌布线10，该通孔56贯通在单镶嵌布线10的相邻间隔小的部分具有空气隙(Air-Gap)55的层间绝缘膜54。此时，在处于与单镶嵌布线10错开的通孔56的下部残存有形成单镶嵌布线10时所使用的绝缘膜9的一部分的膜43。
另外，在层间绝缘膜54和单镶嵌布线10以及通孔56之间，存在绝缘膜53。
在本实施例中，由于通孔和空气隙不接触，所以能够防止由通孔的金属嵌入不良引起的高电阻化和由金属向空气隙侵入引起的寄生电容增大的问题。
然后，关于本实施例3的半导体器件的制造方法，使用图21～23按工序进行说明。
在实施例2的图16所示的工序之后，以抗蚀剂41为掩膜蚀刻加工P-TEOS膜40，以抗蚀剂41和P-TEOS膜40为掩膜蚀刻加工SiLK膜39，形成由SiLK膜构成的牺牲膜柱60。在该阶段残存有SiLK膜表面的P-TEOS膜40。
然后，各向异性蚀刻加工单镶嵌布线10之间的FSG膜9，除去未被牺牲膜柱覆盖的区域的FSG膜9。此时，位于牺牲膜柱60下方的FSG膜9的一部分残存下来，形成FSG膜43。
然后，淀积SiC膜61(10nm)以及多孔SiOC膜(第3绝缘膜)62(800nm)。该状态如图21所示。此时，多孔SiOC膜的形成初期在覆盖度低的成膜条件下淀积，使得在单镶嵌布线10的相邻间隔小的部分具有空气隙45。另外，多孔SiOC膜62，必须淀积到其表面比牺牲膜柱60的上表面高那样的膜厚。
然后，用CMP使SiOC膜62以及SiC膜61的表面平坦化，并且使牺牲膜柱60的表面露出。该状态如图22所示。牺牲膜柱60表面的SiC膜61的除去可以用CMP进行加工，也可以有选择地进行蚀刻加工。
然后，用NH3等离子体有选择地除去牺牲膜柱60，由此开出到达单镶嵌布线10的连接孔。
然后，除去蚀刻聚合物并清洗后，用Ar等离子体除去在连接孔底部露出的单镶嵌布线10表面的自然氧化膜，然后，顺次淀积作为阻挡金属膜的由溅射形成的氮化钽/钽膜(15/15nm)、作为主导体膜的由溅射形成的铜膜/用电镀法形成的铜膜(第2导体膜)(80/500nm)之后，在氢氛围下进行400℃、2分钟的热处理，用CMP除去连接孔以外的氮化钽/钽/铜膜，形成通孔64。该状态如图23所示。
然后，使用与形成单镶嵌布线10相同的方法，在淀积SiCN/SiC膜57、作为无机类绝缘膜的FSG膜58之后形成沟，在该沟内形成单镶嵌布线59，以上如上述图20所示。
此外，虽未图示，但通过重复上述工序，也能够形成3层以上的多层镶嵌布线。
在本实施例中，通过制作牺牲膜柱，能够使形成在相邻的镶嵌布线间的空气隙离开通孔部地形成，因此，即使发生对合偏移，空气隙和通孔部也不接触，因而能够稳定地向具有空气隙结构的下层镶嵌布线上进行通孔连接。
另外，由于具有通孔64不与多孔SiOC膜62直接接触的结构，所以能够防止由从多孔SiOC膜62的脱气而引起的通孔毒化(viapoisoning)故障。
并且，虽然没有记载在镶嵌布线表面形成金属覆层膜和硬掩膜加工等，但当然可以与实施例1以及实施例2相同地应用。
以上，根据上述实施例对本发明人提出的发明进行了具体的说明，但是，本发明并不限于上述实施例，在不脱离本发明主要技术思想的范围内，当然可以进行各种变更。
例如，栅极电极不限定为结晶硅，使用Ti或Co的硅化物的栅极电极时，本发明也能实施。

Claims (20)

1.一种半导体集成电路器件的制造方法，其特征在于，包括以下步骤：
(a)在半导体衬底的上方形成第1绝缘膜；
(b)在上述第1绝缘膜上形成多个布线沟；
(c)在包含上述多个布线沟的每一个的内部的上述第1绝缘膜上形成第1导体膜；
(d)通过除去上述多个布线沟的外部的上述第1导体膜，在上述多个布线沟的每一个的内部形成由上述第1导体膜构成的布线；
(e)在上述第1绝缘膜以及上述布线上形成由与上述第1绝缘膜不同的材料构成的第2绝缘膜；
(f)使用覆盖要在后续步骤中形成的用于露出上述布线的上表面的连接孔的形成区域的掩膜，蚀刻上述第2绝缘膜，由此在上述连接孔的形成区域形成由上述第2绝缘膜构成的牺牲膜柱；
(g)有选择地除去未被上述牺牲膜柱覆盖的区域的上述第1绝缘膜，在上述牺牲膜柱的下部保留上述第1绝缘膜；
(h)在除去了上述第1绝缘膜的上述布线间的间隔区域保留空气隙，并且在上述布线以及上述牺牲膜柱上形成由与上述第2绝缘膜不同的材料构成的第3绝缘膜；
(i)除去上述牺牲膜柱上的上述第3绝缘膜，露出上述牺牲膜柱的上表面；
(j)除去上述牺牲膜柱，形成露出上述布线上表面的连接孔；
(k)在上述连接孔的内部形成第2导体膜。
2.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜由相同的材料构成。
3.根据权利要求2所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜为无机类绝缘膜，上述第2绝缘膜为有机类绝缘膜。
4.根据权利要求3所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜为FSG膜，上述第2绝缘膜为SiLK膜。
5.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述第3绝缘膜为多孔SiOC膜，在上述(g)步骤和上述(h)步骤之间，还包括在上述布线以及上述牺牲膜柱上形成SiC膜的步骤。
6.根据权利要求5所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜为FSG膜，上述第2绝缘膜为SiLK膜。
7.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述第1导体膜由Al、Cu、W、Ag、Au中的至少一种金属构成。
8.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述第2导体膜由Al、Cu、W、Ag、Au中的至少一种金属构成。
9.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述(d)步骤和上述(e)步骤之间，还包括在上述布线上形成金属覆层膜的步骤，上述金属覆层膜由Co、W、Ni、Cr、Au中的至少一种金属或金属化合物构成。
10.根据权利要求1所述的半导体集成电路器件的制造方法，其特征在于，上述(h)步骤的上述第3绝缘膜的形成，其形成初期在覆盖度低的成膜条件下进行，形成上述空气隙之后在覆盖度高的成膜条件下进行。
11.一种半导体集成电路器件的制造方法，其特征在于，包括以下步骤：
(a)在半导体衬底的上方形成第1绝缘膜；
(b)通过除去上述第1绝缘膜的一部分，形成在后续步骤中的第1镶嵌布线用的多个第1布线沟；
(c)在包含上述多个第1布线沟的每一个的内部的上述第1绝缘膜上形成第1导体膜；
(d)通过除去上述多个第1布线沟的外部的上述第1导体膜，在上述多个第1布线沟的每一个的内部形成由上述第1导体膜构成的上述第1镶嵌布线；
(e)在上述第1绝缘膜以及上述第1镶嵌布线上形成由与上述第1绝缘膜不同的材料构成的第2绝缘膜；
(f)使用覆盖要在后续步骤中形成的第2镶嵌布线上的通孔部用的多个连接孔的形成区域的掩膜，蚀刻上述第2绝缘膜，由此在上述多个连接孔的形成区域形成由上述第2绝缘膜构成多个牺牲膜柱；
(g)有选择地除去未被上述牺牲膜柱覆盖的区域的上述第1绝缘膜，在上述牺牲膜柱的下部保留上述第1绝缘膜；
(h)在除去了上述第1绝缘膜的上述布线间的间隔区域保留空气隙，并且在上述布线以及上述牺牲膜柱上形成由与上述第2绝缘膜不同的材料构成的第3绝缘膜；
(i)除去上述牺牲膜柱上的上述第3绝缘膜，露出上述多个牺牲膜柱的上表面；
(j)通过除去上述第3绝缘膜的一部分以及上述多个牺牲膜柱的上部，形成后续步骤中形成的上述第2镶嵌布线的布线部用的多个第2布线沟；
(k)通过除去上述多个牺牲膜柱的下部，形成多个连接孔；
(l)在包含上述多个第2布线沟以及上述多个连接孔的每一个的内部的上述第3绝缘膜上，形成第2导体膜；
(m)通过除去上述多个第2布线沟以及上述多个连接孔的外部的上述第2导体膜，在上述多个第2布线沟以及上述多个连接孔的每一个的内部，形成由上述第2导体膜构成的上述第2镶嵌布线。
12.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜由相同的材料构成。
13.根据权利要求12所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜为无机类绝缘膜，上述第2绝缘膜为有机类绝缘膜。
14.根据权利要求13所述的半导体集成电路器件的制造方法，其特征在于，上述第1绝缘膜和上述第3绝缘膜为FSG膜，上述第2绝缘膜为SiLK膜。
15.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，上述第1导体膜以及上述第2导体膜为由Al、Cu、W、Ag、Au中的至少任意一种金属构成。
16.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，上述(d)步骤和上述(e)步骤之间以及上述(m)步骤之后，还具有在上述第1镶嵌布线和上述第2镶嵌布线上形成金属覆层膜的步骤，上述金属覆层膜由Co、W、Ni、Cr、Au中的至少任意一种金属或金属化合物构成。
17.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，对上述(h)步骤中的上述第3绝缘膜的形成，其形成初期在覆盖度低的成膜条件下进行，形成上述空气隙之后在覆盖度高的成膜条件下进行。
18.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，上述(i)步骤的上述多个第2布线沟的形成，在除去上述多个牺牲膜柱的上部之后除去上述第3绝缘膜的一部分。
19.根据权利要求11所述的半导体集成电路器件的制造方法，其特征在于，使用第4绝缘膜构成的硬掩膜进行上述(i)步骤的上述多个第2布线沟的形成。
20.根据权利要求19所述的半导体集成电路器件的制造方法，其特征在于，上述第4绝缘膜为SiN膜。
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