CN1738002A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法，其具有贯通电极，能够使工序简化，将制造成本抑制得极低，同时，谋求有效利用率的提高。在半导体衬底(10)的表面形成第一绝缘膜(11)，蚀刻其一部分，形成露出半导体衬底(10)的一部分的开口部(11a)。其次，形成从开口部(11a)内延伸到第一绝缘膜(11)上的焊盘电极(12)。在半导体衬底(10)的背面上形成第二绝缘膜(15)。然后，形成具有比开口部(11a)大的口径的通路孔(16)。形成从通路孔(16)内延伸到第二绝缘膜(15)上的第三绝缘膜(17)，蚀刻通路孔(16)底部的第三绝缘膜(17)，露出焊盘电极(12)。然后，在通路孔(16)内形成贯通电极(19)及配线层(20)。最后，将半导体衬底(10)切断分离成多个半导体芯片(10A)。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，特别是涉及具有贯通电极的半导体装置的制造方法。
背景技术
近年来，作为三维安装技术，还有作为新的封装技术，CSP(Chip SizePackage：芯片尺寸封装)正在受到关注。所谓CSP是指具有与半导体芯片的外形尺寸大致相同尺寸的小型封装件。
目前，作为CSP之一种，公知具有贯通电极的BGA型半导体装置。该BGA型半导体装置具有贯通半导体衬底而与焊盘电极连接的贯通电极。另外，该半导体装置在其背面上格子状地排列有多个由焊锡等金属部件构成的球状导电端子。
而且，在将该半导体装置装入电子设备内时，将各导电端子与电路衬底(例如印刷线路板)上的配线图案连接。
这种BGA型半导体装置与具有向侧部突出的引脚的SOP(Small OutlinePackage：小轮廓封装)或QFP(Quad Flat Packagae：四方平板封装)等其它CSP型的半导体装置相比，具有可设置多个导电端子并可使其小型化的优点。
其次，参照附图说明现有例的具有贯通电极的BGA型半导体装置的制造方法。图24～图27是说明现有例的半导体装置的制造方法的剖面图。
如图24所示，首先在半导体衬底50的表面经由第一绝缘膜51形成焊盘电极52。然后，根据需要，经由树脂层53将支承体54粘接于半导体衬底50的表面。
其次，在半导体衬底50的背面上形成第二绝缘膜55，进而在该第二绝缘膜55上选择地形成抗蚀层80。抗蚀层80对应于焊盘电极52的位置开口。以该抗蚀层80为掩膜，蚀刻第二绝缘膜55及半导体衬底50，形成贯通该第二绝缘膜55及半导体衬底50而露出第一绝缘膜51的通路孔56。
如图25所示，以抗蚀层80为掩模，蚀刻除去在通路孔56的底部露出的第一绝缘膜51。
其次，如图26所示，从通路孔56内到第二绝缘膜55上形成第三绝缘膜57。
然后，如图27所示，从半导体衬底50的背面蚀刻除去通路孔56底部的第三绝缘膜57，露出焊盘电极52。
另外，图中未图示，但在通路孔56内形成与焊盘电极52电连接的未图示的贯通电极。另外，在半导体衬底50的背面上形成与上述贯通电极电连接的未图示的配线层，进而在含有上述配线层的半导体衬底50的背面上形成未图示的保护层。然后，将上述保护层的一部分开口，露出上述配线层的一部分，在该配线层上形成未图示的导电端子。然后，通过进行切割，将半导体衬底50切割分离成多个半导体芯片。
另外，相关的技术文献列举例如以下的专利文献。
专利文献1：特开2003-309221号公报
但是，在上述的现有例的半导体装置的制造方法中，如图25所示，蚀刻通路孔56底部的第一绝缘膜51而露出焊盘电极52，然后，形成第三绝缘膜57，另外，如图27所示，蚀刻该底部的第三绝缘膜57，再次露出焊盘电极52。即，为在通路孔56的侧壁保留第三绝缘膜57，同时，在该底部露出焊盘电极52，而需要进行二次蚀刻。
进一步说，在蚀刻并除去通路孔56底部的第一绝缘膜51和第三绝缘膜57时，产生了由于向被蚀刻区域角部的电场集中和过量蚀刻而使通路孔56底部的半导体衬底50的角部露出的问题。由此，在之后形成于通路孔56内的未图示的贯通电极和半导体衬底50之间产生绝缘不良。
为避免上述未图示的贯通电极和半导体衬底50之间的绝缘不良，需要将第一绝缘膜51和第三绝缘膜57的过量蚀刻的量限于极少的量，同时，需要慎重控制该蚀刻，以可靠地露出焊盘电极52。因此，产生了半导体装置制造方法的制造工序复杂，制造成本增加这样的问题。
另外，在第一绝缘膜51的蚀刻不充分时，产生了之后形成于通路孔56内的未图示的贯通电极和焊盘电极52电连接不良的问题。因此，半导体装置的成品率低。
因此，本发明在具有贯通电极的半导体装置的制造方法中，能够简化工序，将制造成本抑制得极低，同时谋求成品率的提高。
发明内容
本发明半导体装置的制造方法是鉴于上述问题而开发的，其具有以下特征。即，本发明半导体装置的制造方法包括：在半导体衬底表面形成第一绝缘膜的工序；蚀刻第一绝缘膜的一部分，形成使半导体衬底表面的一部分露出的开口部的工序；形成从开口部内延伸到第一绝缘膜上的焊盘电极的工序；在半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与该开口部对应位置的第二绝缘膜及半导体衬底，露出焊盘电极的通路孔的工序；形成从通路孔内延伸到第二绝缘膜上的第三绝缘膜的工序；蚀刻通路孔底部的第三绝缘膜，露出焊盘电极的工序；在通路孔内形成与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。
本发明半导体装置的制造方法的特征在于，包括：在半导体衬底表面形成第一绝缘膜的工序；蚀刻第一绝缘膜的一部分，形成使半导体衬底表面的一部分露出的开口部的工序；形成从开口部内延伸到第一绝缘膜上的势垒金属层的工序；在势垒金属层上形成焊盘电极的工序；在半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与该开口部对应位置的第二绝缘膜及半导体衬底，露出势垒金属层的通路孔的工序；形成从通路孔内延伸到第二绝缘膜上的第三绝缘膜的工序；蚀刻通路孔底部的第三绝缘膜，露出势垒金属层的工序；在通路孔内形成经由势垒金属层与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。
本发明半导体装置的制造方法的特征在于，包括：在半导体衬底表面形成第一绝缘膜的工序；通过蚀刻将第一绝缘膜的一部分薄膜化而形成凹部的工序；形成从凹部内延伸到第一绝缘膜上的焊盘电极的工序；在半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述凹部大的口径，且贯通与该凹部对应位置的第二绝缘膜及半导体衬底，露出第一绝缘膜的通路孔的工序；形成从通路孔内延伸到第二绝缘膜上的第三绝缘膜的工序；蚀刻通路孔底部的第三绝缘膜及第一绝缘膜，露出焊盘电极的工序；在通路孔内形成与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。
本发明半导体装置的制造方法的特征在于，包括：在半导体衬底表面的一部分上形成栅极氧化膜、栅极电极、或元件分离层中任一个的工序；在半导体衬底表面形成第一绝缘膜的工序；除去与栅极氧化膜、栅极电极、或元件分离层中任一个接触的第一绝缘膜的一部分，形成将该栅极氧化膜、栅极电极、或元件分离层中任一个的表面的一部分露出的开口部的工序；形成从开口部内延伸到第一绝缘膜上的焊盘电极的工序；在半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与该开口部对应位置的第二绝缘膜及半导体衬底，露出栅极氧化膜、栅极电极、或元件分离层中任一个的通路孔的工序；形成从通路孔内延伸到第二绝缘膜上的第三绝缘膜的工序；蚀刻通路孔底部的第三绝缘膜、及所述栅极氧化膜、栅极电极、或元件分离层中任一个，露出焊盘电极的工序；在通路孔内形成与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。
另外，本发明半导体装置的制造方法在所述工序的基础上，具有在半导体衬底背面上形成与贯通电极连接的配线层的工序，和在配线层上形成导电端子的工序。
根据本发明，在通路孔底部露出焊盘电极时，可一次完成该底部的绝缘膜的蚀刻。另外，在蚀刻通路孔底部的绝缘膜时，为了可靠地露出焊盘电极，可将必须的蚀刻量抑制在极少量，同时，可简单地进行该蚀刻的控制。
根据本发明，半导体衬底和焊盘电极由于在两者之间存在势垒金属层，故不接触。因此，可抑制焊盘电极接触半导体衬底而产生的不良，例如硅粒(シリコンノジュ一ル)的产生。
根据本发明，在形成通路孔之前，在半导体衬底与焊盘电极之间形成薄膜化的绝缘膜、栅极绝缘膜、栅极电极、或元件分离层中的任一个，将半导体衬底表面与焊盘电极绝缘。因此，可在形成通路孔之前进行形成于半导体衬底表面的未图示的电子器件的电路测试。
因此，在具有贯通电极的半导体装置的制造方法中，可将该工序简化，将制造成本抑制得极低，同时，提高成品率。
附图说明
图1是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图2是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图3是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图4是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图5是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图6是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图7是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图8是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图9是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图10是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图11是说明本发明第一实施例的半导体装置的制造方法的剖面图；
图12是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图13是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图14是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图15是说明本发明第二实施例的半导体装置的制造方法的剖面图；
图16是说明本发明第三实施例的半导体装置的制造方法的剖面图；
图17是说明本发明第三实施例的半导体装置的制造方法的剖面图；
图18是说明本发明第三实施例的半导体装置的制造方法的剖面图；
图19是说明本发明第三实施例的半导体装置的制造方法的剖面图；
图20是说明本发明第四实施例的半导体装置的制造方法的剖面图；
图21是说明本发明第四实施例的半导体装置的制造方法的剖面图；
图22是说明本发明第四实施例的半导体装置的制造方法的剖面图；
图23是说明本发明第四实施例的半导体装置的制造方法的剖面图；
图24是说明现有例的半导体装置的制造方法的剖面图；
图25是说明现有例的半导体装置的制造方法的剖面图；
图26是说明现有例的半导体装置的制造方法的剖面图；
图27是说明现有例的半导体装置的制造方法的剖面图。
具体实施方式
参照附图说明本发明第一实施例的半导体装置的制造方法。图1～图11是说明本实施例的半导体装置的制造方法的剖面图。另外，图1～图11表示半导体衬底中的未图示的切割线附近。
首先，如图1所示，准备在表面形成有未图示的电子器件的半导体衬底10。在此，未图示的电子器件例如为CCD(Charge Coupled Device：电荷藕合器件)和红外线传感器等光接收元件、或发光元件。或者，未图示的电子器件也可以为除上述光接收元件或发光元件以外的电子器件。另外，半导体衬底10例如由硅衬底构成，但也可以为其它材质的衬底。半导体衬底10优选具有约130μm的膜厚。
其次，在含有未图示的电子器件的半导体衬底10的表面上形成第一绝缘膜11作为层间绝缘膜。第一绝缘膜11例如由P-TEOS和BPSG膜等构成。另外，第一绝缘膜11优选具有约0.8μm的膜厚。
其次，如图2所示，选择地蚀刻除去与半导体衬底10的表面接触的第一绝缘膜11的局部位置。上述局部位置是与之后形成通路孔的半导体衬底10的位置相对应的位置。通过该蚀刻，形成露出半导体衬底10表面的一部分的开口部11a。
其次，如图3所示，在含有开口部11a内的第一绝缘膜11上形成与未图示的电子器件连接的外部连接用电极即焊盘电极12。焊盘电极12优选为由通过溅射法形成的铝(Al)构成的电极，但也可以为由其它金属构成的电极。在此，焊盘电极12在开口部11a的底部与半导体衬底10接触，且从该开口部11a内延伸到第一绝缘膜11上。另外，焊盘电极12优选具有约1μm的膜厚形成。
然后，如图4所示，在焊盘电极12上经由树脂层13形成支承体14。在此，在未图示的电子器件为光接收元件或发光元件时，支承体14通过例如具有玻璃这样的透明或半透明性的材料形成。在未图示的电子器件不是光接收元件或发光元件时，支承体14也可以通过不具有透明性或半透膜性的材料形成。另外，支承体14也可以为带状。该支承体14也可以在后工序中除去。或者支承体14还可以不除去而保留。另外，支承体14也可以不必形成而省略。
然后，在半导体衬底10的背面上形成第二绝缘膜15作为背面绝缘膜。第二绝缘膜15例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)构成，例如通过等离子CVD法形成。另外，第二绝缘膜15优选具有约1μm～2um的膜厚。
其次，如图5所示，使用未图示的抗蚀层，蚀刻对应第一绝缘膜11的开口部11a的位置的第二绝缘膜15及半导体衬底10，使其开口比该开口部11a大。通过该蚀刻，形成具有比第一绝缘膜11的开口部11a大的口径，且贯通第二绝缘膜15及半导体衬底10的通路孔16。在此，在通路孔16的底部露出第一绝缘膜11的一部分及焊盘电极12的一部分。
其次，如图6所示，在通路孔16内及第二绝缘膜15上形成第三绝缘膜17。第三绝缘膜17例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)构成，例如通过等离子CVD法形成。
其次，如图7所示，从半导体衬底10的背面侧，优选通过各向异性干式蚀刻进行第三绝缘膜17的蚀刻。通过进行该蚀刻，除去形成于第二绝缘膜15上的第三绝缘膜17、及形成于通路孔16底部的第三绝缘膜17。即，将形成于通路孔16侧壁的第三绝缘膜17残留，在通路孔16的底部露出焊盘电极12的一部分。另外，在该底部露出的焊盘电极12的周围露出第一绝缘膜11的一部分。
另外，在上述蚀刻时，为可靠地露出焊盘电极12，需要进行若干的过量蚀刻。但是，在通路孔16的底部，由于焊盘电极12不能被第一绝缘膜11覆盖，故可将上述蚀刻量抑制为极少量。
其次，如图8所示，在通路孔16内及半导体衬底10背面的第二绝缘膜15上形成势垒籽晶层(バリアシ一ド )18。势垒籽晶层18具有由未图示的势垒金属层和籽晶层构成的层积结构。在此，上述势垒金属层例如由钛钨(TiW)层、氮化钛(TiN)层、或氮化钽(TaN)层等金属层构成。上述籽晶层是作为用于镀敷形成后述的配线层20的电极的层，例如由铜(Cu)等金属构成。
势垒籽晶层18例如通过溅射法、CVD法、无电解镀敷法、或其它成膜方法形成。
另外，在通路孔16侧壁的第三绝缘膜17由氮化硅膜(SiN膜)形成时，由于该氮化硅膜(SiN膜)成为抵抗铜扩散的势垒层，故势垒籽晶层18也可以具有仅通过由铜(Cu)构成的籽晶层构成的单层结构。
其次，在含有通路孔16内的势垒籽晶层18上通过例如电解镀敷法形成由例如铜(Cu)构成的贯通电极19、及与该贯通电极19连续的配线层20。镀敷膜厚调整为完全或不完全埋入通路孔16内这样的厚度。在此，贯通电极19及配线层20经由势垒籽晶层18与在通路孔16底部露出的焊盘电极12电连接。
其次，在半导体衬底10背面的配线层20上选择地形成用于将配线层20构图成规定图案的未图示的抗蚀层。未图示的抗蚀层在对应规定图案残存的配线层20的区域上形成。残存的配线层20的区域至少含有通路孔16的形成位置。
其次，如图9所示，以未图示的抗蚀层为掩模，蚀刻除去配线层20及势垒籽晶层18的不需要的部分。或至少蚀刻除去配线层20的不需要的部分。通过该蚀刻，配线层20构图成规定的配线图案。
然后，如图10所示，在除去上述未图示的抗蚀层后，在半导体衬底10的背面上形成例如由抗蚀材料等构成的保护层21，使其覆盖半导体衬底10的背面。在保护层21中的对应配线层20的位置设置开口部。然后，在该开口部露出的配线层20上形成例如由焊锡等金属构成的球状导电端子22。
其次，如图11所示，沿半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积于其上的各层。由此，完成由多个半导体芯片10A及层积于其上的各层构成的半导体装置。
如上所述，根据本实施例的制造方法，在蚀刻半导体衬底10，形成通路孔16后，不需要如现有例那样在通路孔56的底部蚀刻覆盖焊盘电极52的第一绝缘膜51。因此，可一次完成在通路孔16露出焊盘电极12时的绝缘膜的蚀刻。另外，可将用于在通路孔16底部准确地露出焊盘电极12的蚀刻的量抑制为极少量。即，与现有例相比，可简单地进行蚀刻的控制。
其结果是在具有贯通电极的半导体装置的制造方法中，可将该工序简化，将制造成本抑制得极低，同时，可提高成品率。
其次，参照附图说明本发明第二实施例的半导体装置的制造方法。图12～图15是说明本实施例的半导体装置的制造方法的剖面图。另外，图12～图15表示半导体衬底中的未图示的切割线附近。在图12～图15中，与第一实施例的图1～图11所示的结构相同的构成要素使用同一符号进行说明。
首先，如图12所示，准备与第一实施例相同的形成有未图示的电子器件的半导体衬底10，与第一实施例同样，形成第一绝缘膜11及其开口部11a。
其次，在含有开口部11a内的第一绝缘膜11上形成势垒金属层12b。上述势垒金属层12b优选例如由钛钨(TiW)层、氮化钛(TiN)层、或氮化钽(TaN)层等金属层构成。或势垒金属层12b也可以由上述以外的金属层构成。在此，势垒金属层12b如下形成，即在开口部11a底部与半导体衬底10接触，从该开口部11a内延伸到第一绝缘膜11上。
然后，在含有开口部11a内的势垒金属层12b上形成由通过溅射法形成的铝(Al)构成的焊盘电极12。在此，由于势垒金属层12b的存在，焊盘电极12与半导体衬底10不相互接触。因此，当半导体衬底10由硅衬底构成，且焊盘电极12由铝(Al)构成时，可抑制硅粒(シリコンノジュ一ル)等的产生。另外，在焊盘电极12由铜(Cu)构成时，可抑制所谓的铜扩散。
其次，根据需要，和第一实施例相同，在焊盘电极12上经由树脂层13形成支承体14。该支承体14也可以在之后的工序中除去。或者，支承体14也可以不除去而残留。另外，支承体14的形成也可以不需要而省略。另外，在半导体衬底10的背面和第一实施例相同，形成第二绝缘膜15。
其次，如图13所示，使用未图示的抗蚀层，蚀刻对应第一绝缘膜11的开口部11a的位置的第二绝缘膜15及半导体衬底10，使其开口比该开口部11a大。通过该蚀刻，形成具有比第一绝缘膜11的开口部11a大的口径，且贯通第二绝缘膜15及半导体衬底10的通路孔16。在此，在通路孔16的底部露出第一绝缘膜11的一部分及势垒金属层12b的一部分。
其次，如图14所示，在通路孔16内及第二绝缘膜15上与第一实施例相同，形成第三绝缘膜17。
其次，如图15所示，与第一实施例相同，从半导体衬底10的背面侧，优选通过各向异性干式蚀刻进行第三绝缘膜17的蚀刻。通过进行该蚀刻，除去形成于第二绝缘膜15上的第三绝缘膜17、及形成于通路孔16底部的第三绝缘膜。即，残留形成于通路孔16侧壁的第三绝缘膜17，在通路孔16的底部露出势垒金属层12b的一部分。另外，在该底部露出的势垒金属层12b的周围露出第一绝缘膜11的一部分。
另外，在上述蚀刻时，为可靠地露出势垒金属层12b，需要进行若干的过量蚀刻。但是，在通路孔16的底部，由于势垒金属层12b未被第一绝缘膜11覆盖，故可将上述蚀刻的量抑制在极少量。
其次，图中未图示，但与第一实施例相同，在通路孔16内及半导体衬底10背面的第二绝缘膜15上形成未图示的势垒籽晶层。进而在未图示的势垒籽晶层上形成未图示的贯通电极及与该贯通电极连续的配线层，将该配线层构图为规定的图案。这些未图示的势垒籽晶层、贯通电极、配线层及导电端子由与第一实施例相同的材料构成，通过同样的形成方法形成。
最后，沿半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积于其上的各层。由此，完成由多个半导体芯片10A及层积于其上的各层构成的半导体装置。
如上所述，根据本实施例的制造方法，由于势垒金属层12b的存在，焊盘电极12与半导体衬底10不相互接触。因此，可抑制硅粒等的产生。
另外，与第一实施例相同，蚀刻半导体衬底10形成通路孔16后，不需要如现有例那样在通路孔56的底部蚀刻覆盖焊盘电极52的第一绝缘膜51。因此，可一次完成在通路孔16露出势垒金属层12b时的绝缘膜的蚀刻。另外，可将用于在通路孔16底部可靠地露出势垒金属层12b的蚀刻的量抑制为极少量。即，与现有例相比，可简单地进行蚀刻的控制。
其结果是在具有贯通电极的半导体装置的制造方法中，可将该工序简化，将制造成本抑制得极低，同时，可提高成品率。
接下来，参照附图说明本发明第三实施例的半导体装置的制造方法。图16～图19是说明本实施例的半导体装置的制造方法的剖面图。另外，图16～图19表示半导体衬底中的未图示的切割线附近。在图16～图19中，和第一实施例的图1～图11所示的结构相同的构成要素使用同一符号进行说明。
首先，如图16所示，与第一实施例相同，准备与第一实施例相同的形成有未图示的电子器件的半导体衬底10。然后，在含有上述未图示的电子器件的半导体衬底10的表面上形成与第一实施例的第一绝缘膜11相同的第一绝缘膜21。
其次，从半导体衬底10的表面侧选择地将第一绝缘膜21的局部位置蚀刻到其膜厚的途中，将其薄膜化。上述局部位置是与之后形成通路孔的半导体衬底10的位置相对应的部位。通过进行该蚀刻，形成将第一绝缘膜21薄膜化构成的具有底部的凹部21a。凹部21a底部的被薄膜化的第一绝缘膜21与半导体衬底10的表面接触。
其次，在含有凹部21a内的第一绝缘膜21上形成与未图示的电子器件连接的外部连接用电极即焊盘电极22。焊盘电极22与第一实施例的焊盘电极12相同，例如由通过溅射法形成的铝(Al)构成，从凹部21a的底部延伸到第一绝缘膜21上。
在此，在本实施例中，与第一实施例不同，由于凹部21a底部的薄膜化的第一绝缘膜21内的存在，焊盘电极22不与半导体衬底10的表面接触。因此，在半导体衬底10由硅衬底构成，且焊盘电极由铝(Al)构成时，可抑制硅粒等的产生。
另外，与半导体衬底10和焊盘电极22的材质无关，将半导体衬底10的表面与焊盘电极22绝缘。因此，可在形成通路孔16的工序之前的工序中进行形成于半导体衬底10表面的未图示的电子器件的电路测试。
其次，根据需要，与第一实施例相同，在焊盘电极22上经由树脂层13形成支承体14。该支承体14也可以在之后的工序中除去。或支承体14也可以不除去而残留。另外，支承体14的形成也可以不需要而省略。在半导体衬底10的背面与第一实施例相同，形成第二绝缘膜15。
其次，如图17所示，与第一实施例相同，使用未图示的抗蚀层，蚀刻第一绝缘膜21的凹部21a对应位置的第二绝缘膜15及半导体衬底10，使其开口比该凹部21a大。通过进行该蚀刻，形成具有比第一绝缘膜21的凹部21a大的口径，且贯通第二绝缘膜15及半导体衬底10的通路孔16。在此，与第一实施例不同，在通路孔16的底部露出第一绝缘膜21。
其次，如图18所示，与第一实施例相同，在通路孔16内及第二绝缘膜15上与第一实施例相同地形成第三绝缘膜17。
其次，如图19所示，与第一实施例相同，从半导体衬底10的背面侧，优选通过各向异性干式蚀刻进行第三绝缘膜17的蚀刻。通过进行该蚀刻，除去形成于第二绝缘膜15上的第三绝缘膜17、形成于通路孔16底部的第三绝缘膜17、及该底部的薄膜化的第一绝缘膜21。即，形成于通路孔16侧壁的第三绝缘膜17残留，在通路孔16的底部露出焊盘电极22的一部分。另外，在该底部露出的焊盘电极22的周围露出第一绝缘膜21的一部分。
另外，在本实施例中，在通过上述蚀刻除去通路孔16底部的第三绝缘膜17时，由于也蚀刻除去薄膜化的第一绝缘膜21，故与第一实施例相比，稍稍增大上述蚀刻工序的蚀刻量和蚀刻时间。但是，由于不需要如现有例那样通过进行二次蚀刻除去第一绝缘膜51及第三绝缘膜57，故与现有例相比，可将蚀刻的量抑制在少量。
其次，图中未图示，但与第一实施例相同，在通路孔16内及半导体衬底10背面的第二绝缘膜15上形成未图示的势垒籽晶层。进而在未图示的势垒籽晶层上形成未图示的贯通电极及与该贯通电极连续的配线层，将该配线层构图为规定的图案。这些未图示的势垒籽晶层、贯通电极、配线层及导电端子由与第一实施例相同的材料构成，通过同样的形成方法形成。
最后，沿半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积于其上的各层。由此，完成由多个半导体芯片10A及层积于其上的各层构成的半导体装置。
如上所述，根据本实施例的制造方法，焊盘电极22不与半导体衬底10的表面接触。因此，可抑制与半导体衬底接触的焊盘电极22合金化而产生的不良，即硅粒的产生。
另外，为将半导体衬底10的表面与焊盘电极22绝缘，在形成通路孔16的工序之前的工序中进行形成于半导体衬底10表面的未图示的电子器件的电路测试。
另外，可一次完成在通路孔16的底部露出焊盘电极22时的绝缘膜的蚀刻。因此，与现有例相比，可将蚀刻的量抑制为极少量，同时，可容易地进行蚀刻的控制。
其结果，在具有贯通电极的半导体装置的制造方法中，可将该工序简化，将制造成本抑制得极低，同时，可提高有效利用率。
接下来，参照附图说明本发明第四实施例的半导体装置的制造方法。图20～图23是说明本实施例的半导体装置的制造方法的剖面图。另外，图20～图23中使用同一符号说明与第一实施例的图1～图11所示的结构相同的同一构成要素。
首先，如图20所示，与第一实施例相同，准备与第一实施例相同的形成有未图示的电子器件的半导体衬底10。然后，在半导体衬底10中，在形成后述的通路孔16的规定位置形成栅极氧化膜10a。栅极氧化膜10a例如由热氧化得到的氧化硅膜(SiO2膜)或其它氧化膜构成。
另外，图中未图示，但在半导体衬底10中，也可以在形成后述的通路孔16的上述规定位置形成例如由多晶硅构成的栅极电极层来代替栅极氧化膜10a。或者，也可以在上述规定的位置形成例如由热氧化得到的氧化硅膜(SiO2膜)、P-TEOS膜、或BPSG膜构成的元件分离层来代替栅极氧化膜10a。
其次，在含有上述未图示的电子器件及栅极绝缘膜10a的半导体衬底10的表面上形成与第一实施例的第一绝缘膜11同样的第一绝缘膜31。然后，选择地蚀刻并除去与半导体衬底10表面接触的第一绝缘膜31的局部位置。上述局部位置是与之后形成通路孔的半导体衬底10的位置相对应的部位。通过进行该蚀刻，形成使形成于半导体衬底10表面上的栅极绝缘膜10a露出的开口部31a。
其次，在含有开口部31a的第一绝缘膜31上形成与未图示的电子器件连接的作为外部连接用电极的焊盘电极32。焊盘电极32与第一实施例的焊盘电极12相同，由例如通过溅射法形成的铝(Al)构成，从开口部31a的底部延伸到第一绝缘膜31上。
在此，在本实施例中，与第一实施例不同，由存在于开口部31a内的焊盘电极32和半导体衬底10表面之间的栅极氧化膜10a，而使得焊盘电极32不与半导体衬底10的表面接触。因此，半导体衬底10由硅衬底构成，且在焊盘电极由铝(Al)构成时，可抑制硅粒等的产生。
另外，与半导体衬底10和焊盘电极32的材质无关，由于将半导体衬底10的表面与焊盘电极22绝缘，故可在形成通路孔16的工序之前的工序中进行形成于半导体衬底10表面的未图示的电子器件的电路测试。
其次，根据需要，与第一实施例相同，在焊盘电极32上经由树脂层13形成支承体14。该支承体14也可以在之后的工序中除去。或者支承体14也可以不除去而残留。另外，支承体14的形成也可以不需要而省略。在半导体衬底10的背面与第一实施例相同地形成第二绝缘膜15。
其次，如图21所示，与第一实施例相同，使用未图示的抗蚀层，蚀刻第一绝缘膜31的开口部31a对应位置的第二绝缘膜15及半导体衬底10，使其开口比该开口部31a大。通过进行该蚀刻，形成具有比第一绝缘膜31的开口部31a大的口径，且贯通第二绝缘膜15及半导体衬底10的通路孔16。在此，与第一实施例不同，在通路孔16的底部露出栅极氧化膜10a。
其次，如图22所示，与第一实施例相同，在通路孔16内及第二绝缘膜15上与第一实施例相同地形成第三绝缘膜17。
其次，如图23所示，与第一实施例相同，从半导体衬底10的背面侧，优选通过各向异性干式蚀刻进行第三绝缘膜17的蚀刻。通过进行该蚀刻，除去形成于第二绝缘膜15上的第三绝缘膜17、形成于通路孔16底部的第三绝缘膜17以及该底部的栅极氧化膜10a。即，形成于通路孔16侧壁的第三绝缘膜17残留，在通路孔16的底部露出焊盘电极12的一部分。另外，在该底部露出的焊盘电极12的周围露出第一绝缘膜31的一部分。
另外，在本实施例中，在利用上述蚀刻除去通路孔10底部的第三绝缘膜17时，由于也蚀刻除去栅极氧化膜10a，故与第一实施例相比，稍稍增大上述蚀刻工序的蚀刻量和蚀刻时间。但是，由于不必如现有例那样通过进行二次蚀刻除去第一绝缘膜51及第三绝缘膜57，故与现有例相比，可将蚀刻的量抑制在少量。
其次，图中未图示，但与第一实施例相同，在通路孔16内及半导体衬底10背面的第二绝缘膜15上形成未图示的势垒籽晶层。进而在未图示的势垒籽晶层上形成未图示的贯通电极及与该贯通电极连续的配线层，将该配线层构图为规定的图案。这些未图示的势垒籽晶层、贯通电极、配线层以及导电端子由与第一实施例相同的材料构成，通过同样的形成方法形成。
最后，沿半导体衬底10的未图示的切割线进行切割，切断分离该半导体衬底10及层积于其上的各层。由此，完成由多个半导体芯片10A及层积于其上的各层构成的半导体装置。
如上所述，根据本实施例的制造方法，焊盘电极32不与半导体衬底10的表面接触。因此，可抑制硅粒等的产生。另外，与半导体衬底10和焊盘电极32的材质无关，由于将半导体衬底10的表面与焊盘电极32绝缘，故可在形成通路孔16的工序之前的工序中进行形成于半导体衬底10表面的未图示的电子器件的电路测试。
另外，可一次完成在通路孔16的底部露出焊盘电极11时的绝缘膜的蚀刻。因此，与现有例相比，可将蚀刻的量抑制为极少量，同时，可容易地进行蚀刻的控制。
其结果是在具有贯通电极的半导体装置的制造方法中，可将该工序简化，将制造成本抑制地极低，同时，可提高成品率。
在上述的第一、第二、第三及第四实施例中，形成贯通电极19及配线层20的工序不限于上述工序，也可以利用其它工序形成。例如形成贯通电极19及配线层20的工序也可以在势垒籽晶层18上的未形成贯通电极19及配线层20的区域形成用于构图贯通电极19及配线层20的未图示的抗蚀层，通过将该抗蚀层作为掩模的镀敷法进行。
另外，贯通电极19及配线层20由铜(Cu)以外的金属构成，也可以利用镀敷法以外的方法形成。例如，贯通电极19及配线层20也可以利用CVD法形成。或贯通电极19及配线层20也可以通过在镀敷形成锡(Sn)后进行铜(Cu)的镀敷形成而形成。或者，贯通电极19及配线层20也可以由铝(Al)或铝合金等构成，例如通过溅射法形成。另外，贯通电极19和配线层20还可以分别利用其它工序形成。
上述的第一、第二、第三及第四实施例在配线层20、或导电端子22的形成上不受限制。即，只要可将在通路孔16的开口部露出的贯通电极19与未图示的电路衬底电连接即可，不需要必须形成配线层20或导电端子22。例如，在通路孔16的开口部露出的贯通电极19也可以不经由配线层20及导电端子22而与未图示的电路衬底连接。或还可以不经由配线层20在通路孔16的开口部露出的贯通电极19上形成导电端子22，并将该导电端子22与未图示的电路衬底连接。

Claims (6)

1、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底表面形成第一绝缘膜的工序；蚀刻所述第一绝缘膜的一部分，形成使半导体衬底表面的一部分露出的开口部的工序；形成从所述开口部内延伸到所述第一绝缘膜上的焊盘电极的工序；在所述半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与所述开口部对应位置的所述第二绝缘膜及所述半导体衬底，露出所述焊盘电极的通路孔的工序；形成从所述通路孔内延伸到所述第二绝缘膜上的第三绝缘膜的工序；蚀刻所述通路孔底部的第三绝缘膜，露出所述焊盘电极的工序；在所述通路孔内形成与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
2、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底表面形成第一绝缘膜的工序；蚀刻所述第一绝缘膜的一部分，形成使半导体衬底表面的一部分露出的开口部的工序；形成从所述开口部内延伸到所述第一绝缘膜上的势垒金属层的工序；在所述势垒金属层上形成焊盘电极的工序；在所述半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与所述开口部对应位置的所述第二绝缘膜及所述半导体衬底，露出所述势垒金属层的通路孔的工序；形成从所述通路孔内延伸到所述第二绝缘膜上的第三绝缘膜的工序；蚀刻所述通路孔底部的第三绝缘膜，露出所述势垒金属层的工序；在所述通路孔内形成经由所述势垒金属层与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
3、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底表面形成第一绝缘膜的工序；通过蚀刻将所述第一绝缘膜的一部分薄膜化而形成凹部的工序；形成从所述凹部内延伸到所述第一绝缘膜上的焊盘电极的工序；在所述半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述凹部大的口径，且贯通与所述凹部对应位置的所述第二绝缘膜及所述半导体衬底，露出所述第一绝缘膜的通路孔的工序；形成从所述通路孔内延伸到所述第二绝缘膜上的第三绝缘膜的工序；蚀刻所述通路孔底部的第三绝缘膜及所述第一绝缘膜，露出所述焊盘电极的工序；在所述通路孔内形成与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
4、一种半导体装置的制造方法，其特征在于，包括：在半导体衬底表面的一部分上形成栅极氧化膜、栅极电极、或元件分离层中任一个的工序；在所述半导体衬底表面形成第一绝缘膜的工序；除去与所述栅极氧化膜、栅极电极、或元件分离层中任一个接触的所述第一绝缘膜的一部分，形成将该栅极氧化膜、栅极电极、或元件分离层中任一个的表面的一部分露出的开口部的工序；形成从所述开口部内延伸到所述第一绝缘膜上的焊盘电极的工序；在所述半导体衬底背面上形成第二绝缘膜的工序；形成具有比所述开口部大的口径，且贯通与所述开口部对应位置的所述第二绝缘膜及所述半导体衬底，露出所述栅极氧化膜、栅极电极、或元件分离层中任一个的通路孔的工序；形成从所述通路孔内延伸到所述第二绝缘膜上的第三绝缘膜的工序；蚀刻所述通路孔底部的第三绝缘膜、及所述栅极氧化膜、栅极电极、或元件分离层中任一个，露出所述焊盘电极的工序；在所述通路孔内形成与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
5、如权利要求1、2、3、4中任一项所述的半导体装置的制造方法，其特征在于，具有在所述半导体衬底的背面上形成与所述贯通电极连接的配线层的工序。
6、如权利要求5所述的半导体装置的制造方法，其特征在于，具有在所述配线层上形成导电端子的工序。
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