JP5266650B2 - 半導体装置とその製造方法および電子機器 - Google Patents

Description

本発明は、半導体装置とその製造方法および電子機器に関するものである。

近年、携帯電話機、ノート型パーソナルコンピュータおよびＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｃｅ）などの携帯性を有する電子機器は、小型・軽量化が要求されており、この要求に伴って内部に設けられる半導体チップなどの各種の電子部品の小型化が図られている。例えば、半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）といわれる超小型のパッケージング方法が提案されている。このＣＳＰ技術を用いて製造された半導体チップの実装面積は、一般的な半導体チップの実装面積と略同等であるため、高密度実装が可能となっている。

また、上述の高密度化の要請に対応する一つの手段として、基体に貫通電極を有する半導体装置とその製造方法が知られている。例えば、貫通電極に接続する電極パッドをプローブピンに接続する電極パッドとは別に設け、これらをプラグにより接続することで半導体装置の信頼性および歩留まりの向上を図るものが知られている（例えば、特許文献１参照）。さらに、貫通電極を小径のプラグと大径のプラグとによって形成することで、電極としての性能および製造安定性を向上できるものが知られている（例えば、特許文献２参照）。
特開２００６−１２８３５２号公報 特開２００５−２９４５７７号公報

しかしながら、半導体装置の基体に貫通電極を形成するための孔を、エッチングにより形成する際に、孔の状態にばらつきが生じることがある。例えば、エッチングの条件によっては、基体の中央部のエッチング速度が基体の周縁部のエッチング速度よりも速くなることがある。このような場合、図２０に示すように、基体２の裏面から能動面３に設けられた電極パッド５，６に向かってエッチングを行うと、基体２の中央部近傍の孔１０が基体２を貫通しても、周縁部の孔１１は基体２を貫通しない状態になる。

このような場合、基体２を貫通していない孔１１が絶縁膜４に到達するまでエッチングを行うと、既に基体２を貫通し、電極パッド５の裏面の絶縁膜４に到達した孔（基体の中央部）１０では、図２１に示すように、絶縁膜４に沿う方向にサイドエッチングが進行し、孔１０の側壁にいわゆるノッチＮが発生する。ノッチＮが形成されると、後の絶縁膜形成工程、スパッタ工程などでその部分を覆うことができなくなったり、貫通電極の構成材料の充填時に気泡が発生し導通不良を生じたりする。これにより、貫通電極の接続信頼性が低下するという問題があった。
また、エッチング速度を低下させることで孔の状態のばらつきを抑制し、ノッチＮの発生を防止しようとした場合、生産効率を低下させてしまうという問題があった。

そこで、本発明は、上述の事情を鑑みてなされたものであり、生産効率を低下させることなく、接続信頼性の高い貫通電極を備えた半導体装置とその製造方法および電子機器を提供することを目的とする。

上記の課題を解決するために、本発明の半導体装置は、 集積回路が形成された形成面である第1面及び前記第１面とは反対面である第２面を有するシリコン基板と、前記シリコン基板の前記集積回路を含む前記第1面上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に設けられた電極パッドと、前記第1面側からの平面視した時に前記電極パッドの領域内に位置し、前記電極パッドと電気的に接続するプラグと、前記シリコン基板と前記プラグとの間に位置し、前記シリコン基板と前記プラグとを絶縁するための絶縁膜と、前記第1面側からの平面視した時に前記プラグの領域内に位置し、前記シリコン基板を貫通し前記プラグと電気的に接続する貫通電極と、前記シリコン基板と前記貫通電極との間に位置する第２の絶縁膜と、を有することを特徴とする

このように構成することで、シリコン基板の裏面から貫通電極を形成するための孔を形成する際に、電極パッドに立設されたプラグの一部を露出させ、プラグを介して貫通電極と電極パッドとを電気的に接続することができる。これにより、貫通電極を電極パッドまで到達させる必要がなくなるため、シリコン基板の過剰なエッチングによるノッチの発生を防止することができ、接続信頼性の高い貫通電極を備えた半導体装置を提供することができる効果がある。
また、孔の状態にばらつきが生じた場合、すなわち貫通電極から電極パッドまでの距離にばらつきが生じた場合であっても、プラグによりこのばらつきを吸収することができるため、貫通電極と電極パッドとを確実に電気的接続することができる。また、これにより、エッチング速度を上昇させることも可能であるため、生産性を向上することができる効果がある。
さらに、プラグおよび貫通電極とシリコン基板との間に形成された絶縁膜により、互いに直接接触してしまうことがなくなるため、プラグおよび貫通電極とシリコン基板との間の電流リークの発生、および酸素や水分などによる浸食などを防止することができる効果がある。

また、本発明の半導体装置は、前記電極パッドおよび前記貫通電極は、前記シリコン基板に複数形成されていることを特徴とする。
このように構成することで、複数の貫通電極の間で、電極パッドから貫通電極までの距離にばらつきが生じた場合であっても、プラグによりこの距離のばらつきを吸収することができ、全ての貫通電極において電極パッドと電気的に接続することができる効果がある。

また、本発明の半導体装置は、前記リング状のプラグの中心軸を含む断面において、前記プラグの形状が、三角形で、かつ、前記能動面から前記裏面に向かって先細形状になるように形成されていることを特徴とする。
このように構成することで、プラグの表面に形成されている絶縁膜がエッチング方向に対して傾斜しているため、エッチングの際に絶縁膜を容易に除去することができ、貫通電極とプラグとの接続面積を容易に確保することができる効果がある。

平面視におけるプラグの内径をａ、プラグの先端径をｂ、プラグの外径をｃ、前記貫通電極の先端径をｒとし、断面におけるプラグの高さをｈ、前記電極パッドの裏面と前記貫通電極の先端との距離をｄとしたときに、
ａ＜ｒ＜ｃ かつ ｒ＜ｂ の場合 ｄ＜ｈ＊（ｒ−ａ）／（ｂ−ａ）
ａ＜ｒ＜ｃ かつ ｒ＞ｂ の場合
ｄ＜ｈ−ｈ＊（ｒ−ｂ）／（ｃ−ｂ）＝ｈ＊（ｃ−ｒ）／（ｃ−ｂ）
の関係式が成り立つように各寸法ａ，ｂ，ｃ，ｈ，ｒが定められていることを特徴とする。
このように構成することで、貫通電極の先端とプラグとが断面視において確実にラップさせることができ、貫通電極とプラグとを確実に電気的接続させることができる効果がある。

また、本発明の半導体装置は、前記プラグおよび前記貫通電極の形状は、前記シリコン基板の薄型化加工後の厚さ寸法誤差、および前記貫通電極を形成するため前記シリコン基板に形成される孔の深さ寸法誤差の少なくともいずれか一方を考慮して決定されることを特徴とする。
このように構成することで、同時に形成する複数の孔の全てにおいてプラグを露出させることができるため、貫通電極とプラグとを全ての箇所において確実に電気的に接続させることができる効果がある。

また、本発明の半導体装置は、平面視において前記プラグの内側に第二のプラグが立設されていることを特徴とする。
このように構成することで、貫通電極とプラグとの接続面積を大きくすることができるため、導通抵抗を低減することができる効果がある。

また、本発明の半導体装置は、前記プラグが、電気絶縁材料からなるコアの周囲に導電体層を配置して形成されていることを特徴とする。
このように構成することで、導電体のみで形成されたプラグと略同等の機能を果たし、かつプラグを形成するための導電体材料を減少させることができるため、材料コストを削減することができる効果がある。また、導電体材料を減少させることができるため、プラグの形成に要する時間を短縮することができ、生産性を向上することができる効果がある。

また、本発明の半導体装置の製造方法は、集積回路が形成された形成面である第１面と、前記第１面とは反対面である第２面と、を有するシリコン基板の、前記シリコン基板の第1面とは反対面である第2面から電極パッドに向けて形成された貫通電極とを備える半導体装置の製造方法であって、 前記シリコン基板の前記第1面の前記電極パッド形成領域から、前記第2面に向けて平面視リング状の凹部を形成する工程と、前記凹部範囲に絶縁膜を配置する工程と、前記絶縁膜上に導電材料を充填し平面視リング状のプラグを形成する工程と、前記プラグを覆う前記電極パッドを形成する工程と、前記第2面から前記電極パッドに向けて前記絶縁膜に到達する孔を形成する工程と、少なくとも前記プラグの一部を露出させる工程と、前記シリコン基板の前記第2面と前記プラグの露出範囲と前記孔の側面に第2絶縁膜を形成する工程と、前記プラグの露出範囲の第2絶縁膜を除去する工程と、前記孔に導電材料を充填し前記電極パッドと導通する貫通電極を形成する工程と、を有することを特徴とする。

このように構成することで、孔形成時のエッチング速度の違いによって電極パッドから貫通電極までの距離にばらつきを生じた場合であっても、プラグによってこのばらつきを吸収し、プラグを介して貫通電極と電極パッドとを電気的に接続することができるため、接続信頼性の高い貫通電極を備えた半導体装置を提供することができる効果がある。
また、電極パッドに貫通電極を直接接触させなくてもよいため、孔形成時のエッチング速度の違いによるノッチの発生を防止することができ、歩留まりを向上することができる効果がある。
また、プラグを形成することによって電極パッドから貫通電極までの距離のばらつきを吸収できるため、エッチング速度を上昇させることができ、生産性を向上することができる効果がある。
さらに、プラグおよび貫通電極とシリコン基板との間に絶縁膜を形成したため、プラグおよび貫通電極とシリコン基板とが直接接触してしまうことがなくなり、プラグおよび貫通電極とシリコン基板との間の電流リークの発生、および酸素や水分などによる浸食などを防止することができる効果がある。

また、本発明の半導体装置の製造方法は、前記シリコン基板の裏面を研磨して、前記シリコン基板を薄型化する工程を有することを特徴とする。
このように構成することで、シリコン基板の薄型化加工によりシリコン基板の厚さ寸法に寸法誤差を生じ、これにより電極パッドと貫通電極との距離にばらつきを生じた場合であっても、プラグによってこのばらつきを吸収し、プラグを介して貫通電極と電極パッドとを電気的に接続することができるため、シリコン基板の薄型化加工にも確実に対応することができる効果がある。

また、本発明の半導体装置の製造方法は、前記孔を形成する工程では、前記シリコン基板をエッチング処理することにより、複数の前記電極パッドに向けて複数の前記孔を同時に形成し、前記エッチング処理は、いずれかの前記孔が前記シリコン基板を貫通したとき、またはそれ以前に停止することを特徴とする。
このように構成することで、最短時間でシリコン基板を貫通した孔が過剰にエッチングされることを防止することができる。つまり、孔の側壁にノッチが発生することを防止できるため、歩留まりを向上することができる効果がある。

また、本発明の電子機器は、上述に記載の半導体装置を備えていることを特徴とする。
このように構成することで、電気的接続信頼性の高い半導体装置を備えることができ、電気的接続信頼性の高い電子機器を提供することができる効果がある。

（第一実施形態）
（半導体装置）
次に、本発明の第一実施形態について図１〜図１５に基づいて説明する。
図１は、半導体装置１の要部断面図である。図１に示すように、半導体装置１の基体２の能動面３には第一絶縁膜４および後述するプラグ絶縁膜４ａが形成されている。基体２は、例えばシリコンなどにより形成され、第一絶縁膜４は、例えばＳｉＯ_２などにより形成されている。能動面３の第一絶縁膜４上には、複数の電極パッド５，６が設けられている。電極パッド５，６は、例えばＡｌなどの導電体材料により形成され、平面視において、例えば四角形となっている。これらの電極パッド５，６には、能動面３に設けられたトランジスタやメモリ素子、その他の電子素子からなる図示しない集積回路が接続されている。

基体２の裏面７から電極パッド５，６に向けて貫通電極８，９を構成するための孔１０，１１が形成され、孔１０，１１の内部には貫通電極８，９が構成されている。貫通電極８，９は、例えばＣｕなどの導電体材料により形成され、例えば円柱状で構成されている。また、貫通電極８，９は基体２の裏面７において、裏面７に設けられた第二絶縁膜１４に沿って拡径され、ランド２１，２２が形成されている。なお、ランド２１，２２の表面には、基体２を三次元実装するため、Ｓｎ―ＡｇやＳｎなどのメッキが施されていてもよい。

また、貫通電極８，９のうち、電極パッド５に対応して形成された貫通電極８の孔１０は、基体２の裏面７から電極パッド５の裏面１２に達している。また、電極パッド６に対応して形成された貫通電極９の孔１１は、電極パッド６との間に距離ｄを残した状態で形成されている。

第二絶縁膜１４は、例えばＳｉＮ、ＳｉＯ_２などにより形成され、貫通電極８，９と孔１０，１１の側壁との間にも形成されている。また、第二絶縁膜１４と貫通電極８，９との間には、図示しない下地膜が設けられている。

下地膜は、第二絶縁膜１４の表面に形成されたバリア層（バリアメタル）と、バリア層の表面に形成されたシード層とで構成されている。バリア層は、貫通電極８，９を構成する導電材料が基体２に拡散するのを防止するためのもので、ＴｉＷ（チタンタングステン）やＴｉＮ（窒化チタン）などによって形成されたものである。一方、シード層は、貫通電極８，９をメッキ処理によって形成する際の電極として機能するもので、ＣｕやＡｕ、Ａｇなどによって形成されたものである。

ここで、電極パッド５，６の裏面１２，１３には、垂直断面（基体２の能動面３から裏面７に沿う方向の断面）の形状が逆三角形、つまり基体２の能動面３から裏面７に向かって先細形状で、かつ平面視（電極パッド５，６が形成されている面を介して基体２を見る方向）でリング状に形成されたプラグ１５，１６が設けられており、プラグ１５，１６の底面と電極パッド５，６の裏面１２，１３とが電気的に接続されている。プラグ１５，１６は電極パッド５，６と同様に、例えばＡｌなどの導電体材料により形成されている。
また、プラグ１５，１６と基体２との間には、プラグ絶縁膜４ａが形成されている。プラグ絶縁膜４ａは、第一絶縁膜４と同様に、例えばＳｉＯ_２などにより形成されている。

ここで、電極パッド５，６、プラグ１５，１６および貫通電極８，９との関係を図２、図３に基づいて説明する。
図２に示すように、プラグ１５，１６の内径をａ、プラグ１５，１６の先端径をｂ、プラグ１５，１６の外径をｃとして、プラグ１５，１６の高さをｈ、電極パッド５，６の裏面１２，１３と貫通電極８，９の先端との距離をｄとする。そして、プラグ１５，１６の内径ａなどに沿う方向をｘ軸として、プラグ１５，１６の高さｈなどに沿う方向をｙ軸とすると、プラグ１５，１６の内側斜面の位置関係を表す式としては、
ｙ＝ｈ＊（ｘ−ａ）／（ｂ−ａ） ａ＜ｘ＜ｂ （１）
となり、プラグ１５，１６の外側斜面の位置関係を表す式としては、
ｙ＝ｈ−ｈ＊（ｘ−ｂ）／（ｃ−ｂ） ｂ＜ｘ＜ｃ （２）
となる。

貫通電極８，９の先端と電極パッド５，６の裏面１２，１３との距離ｄは、その貫通電極８，９の先端径ｒに対応した位置におけるプラグ１５，１６の斜面と電極パッド５，６との距離Ｄより小さくならなければいけない。距離ｄが距離Ｄより小さくならなければ、断面視において貫通電極８，９とプラグ１５，１６とがラップできない、つまり、貫通電極８，９とプラグ１５，１６とが電気的に接続することができないためである。したがって、上記（１）、（２）式を用いて、下記の関係式が成り立つ。
ａ＜ｒ＜ｃ かつ ｒ＜ｂ の場合 ｄ＜ｈ＊（ｒ−ａ）／（ｂ−ａ） （３）
ａ＜ｒ＜ｃ かつ ｒ＞ｂ の場合
ｄ＜ｈ−ｈ＊（ｒ−ｂ）／（ｃ−ｂ）＝ｈ＊（ｃ−ｒ）／（ｃ−ｂ） （４）

ここで、関係式（４）を規定するのは、単に貫通電極８，９とプラグ１５，１６との電気的接続を確保するためだけではなく、貫通電極８，９の先端面と基体２との直接接触を防止するためでもある。例えば、貫通電極８，９の先端径ｒが、プラグ１５，１６の外径ｃよりも大きい場合には、図３に示すように、貫通電極８，９の先端部分が、電極パッド５，６に沿う方向にプラグ１５，１６からはみ出す部分ｐが形成される。この部分ｐでは、貫通電極８，９と基体２とが直接接触することとなり、貫通電極８，９と基体２との間の電流リークの発生、および酸素や水分などによる浸食などが発生する虞があるが、それを防止するために関係式（４）を規定している。また、貫通電極８，９の先端径ｒが、プラグ１５，１６の外径ｃより小さくても、上記関係式（４）を満たさない場合には、同様に貫通電極８，９と基体２とが直接接触する部分ｐが形成される。

したがって、エッチング速度や薄型化加工のばらつきにより距離ｄが最大になる場合においても、上述の関係式（３）、（４）が成り立つように各寸法ａ，ｂ，ｃ，ｒ，ｈを定めることで、確実に貫通電極８，９とプラグ１５，１６とが電気的に接続されることとなる。

（半導体装置の製造方法）
次に、本実施形態の半導体装置の製造方法について図４〜図１５に基づいて説明する。
図４に示すように、基体２の能動面３にエッチングによりプラグ１５，１６を形成するための凹部１７，１８を形成する。基体２のエッチングには、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライエッチングまたはウェットエッチングを用いることができる。凹部１７，１８は基端側の径が大きく、凹部１７，１８の深さが深くなるにつれて径が小さくなる漏斗状の先細形状を成している。また、凹部１７，１８は、平面視でリング状に形成されている（図５参照）。さらに、凹部１７，１８は、基体２の能動面３における電極パッド５，６の形成領域から基体２の裏面７に向かって形成する。ここで、平面視リング状の凹部１７，１８の外径寸法と電極パッド５，６の外径寸法とは略同等で、凹部１７，１８の外形寸法が若干小さくなるように形成するとよい。

図６に示すように、熱酸化炉を用いた方法、あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、凹部１７，１８の表面に、例えばＳｉＯ_２などのプラグ絶縁膜（酸化膜）４ａを形成する。

図７に示すように、スパッタリングなどにより凹部１７，１８内に導電体材料を充填し、断面先細形状のプラグ１５，１６を形成する。

図８に示すように、基板２の能動面３に図示しない回路などを形成した後に、能動面３の全面に、例えばＳｉＯ_２などの第一絶縁膜（酸化膜）４を形成する。その後、能動面３の全面に、例えばＡｌなどの導電体材料からなる導電膜を形成し、必要に応じＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。そして、フォトリソグラフィ、エッチングなどの工程を経てプラグ１５，１６の底面に電気的に接続された電極パッド５，６を形成する。
さらに、電極パッド５，６をトランジスタやメモリ素子、その他の電子素子からなる集積回路などに接続する。このとき、能動面３に図示しない再配置配線などからなるウエハレベルＣＳＰ層を形成してもよい。

図９に示すように、基体２の能動面３に接着剤１９を塗布し、サポート基板２０を貼り合わせる。なお、接着剤１９としては、例えば紫外線などの光の照射により剥離することが可能な樹脂などが用いられる。また、サポート基板２０としては、例えばガラス基板など、接着剤１９を剥離させる光を透過可能な材質のものが用いられる。なお、サポート基板２０は基体２と略同等の大きさのものが好ましい。

サポート基板２０を貼り合わせた後に、基体２の薄型化加工を行う。基体２の裏面７´から研削することにより基体２を薄型化する。その後、スピンエッチング、ドライポリッシュなどにより、基体２の裏面７に残存する破砕層を取り除く。これにより、基体２の厚さ寸法Ｔを、例えば１００μｍ程度まで薄型化する。なお、後述する図１０〜図１５では、サポート基板２０および接着剤１９の図示を省略している。

図１０に示すように、基体２の裏面７から能動面３上に形成された電極パッド５，６に向けて、例えばＲＩＥなどのドライエッチングにより、貫通電極８，９を形成するための孔１０，１１を穿設する。そして、いずれかの孔１０，１１が基体２を貫通したとき、またはそれ以前にエッチングを停止する。本実施形態においては、孔１０が基体２を貫通したときにエッチングを停止している。すなわち、基体２の薄型化加工による厚さ寸法Ｔの寸法誤差と、基体２のエッチング速度分布とを考慮して、最短時間で基体２を貫通し、プラグ絶縁膜４ａに到達する孔１０の加工時間を予め求めておく。そして、エッチング量（時間）を、その求めた加工時間またはそれよりも短い時間に設定する。

図１１に示すように、孔１０，１１に露出したプラグ絶縁膜４ａをエッチングにより除去する。例えば、ＳｉＯ_２により形成されたプラグ絶縁膜４ａは、酸化膜エッチングにより除去することができる。ここで、孔１０では、プラグ１５の表面に形成されたプラグ絶縁膜４ａおよび電極パッド５の裏面１２に形成されたプラグ絶縁膜４ａがエッチングされる。また、孔１１では、プラグ１６の表面に形成されたプラグ絶縁膜４ａのうち孔１１に露出している部分のみエッチングされる。

図１２に示すように、ＣＶＤ法などを用い、孔１０，１１の露出している面全体に第二絶縁膜１４を形成する。第二絶縁膜１４は、例えば、ＳｉＯ_２、ＳｉＮなどにより形成する。第二絶縁膜１４は、基体２の裏面７全面にも形成する。

図１３，１４に示すように、酸化膜エッチングなどにより、プラグ１５，１６の表面に形成された第二絶縁膜１４を除去する。また、孔１０においては、電極パッド５の裏面１２に形成されている第二絶縁膜１４を併せて除去する。さらに、孔１１においては、電極パッド６の裏面１３側に残存している基体２の表面に形成された第二絶縁膜１４を併せて除去する。なお、基体２の裏面７の第二絶縁膜１４を保護するため、基体２の裏面７の孔１０，１１を除く全面を図示しないレジストによりコーティングしておくとよい。

図１５に示すように、孔１０，１１の内部に導電体材料を充填する。まず、逆スパッタリングにより電極パッド５の裏面１２およびプラグ１５，１６の表面の自然酸化膜を除去する。その後、孔１０，１１の内表面に下地膜を形成する。下地膜は、ＴｉＷやＴｉＮ、Ｃｒなどからなるバリア層をスパッタリングにより形成する。さらに、Ｃｕなどからなるシード層をスパッタリングにより形成する。

さらに、シード層を電極として、電解メッキ法により孔１０，１１の内部に導電体材料を充填し、貫通電極８，９を形成する。また、同時に基体２の裏面７にランド２１，２２を形成する。このとき、基体２の裏面７には、ランド２１，２２と共に配線を形成しても良い。その後、サポート基板２０と基体２とを剥離させる。そして、シリコンウエハにおける複数の半導体装置の形成領域をダイシングにより個片化する。
上述の方法により、半導体装置１を得ることができる。

次に、本実施形態の作用について説明する。
基体２の裏面７´を研磨して基体２を薄型化する際に、基体２には厚さ寸法Ｔの寸法誤差を生じる。また、サポート基板２０を貼り合わせる際に、基体２には反りが生じる。また、複数の孔１０，１１を基体２の裏面７からエッチングにより形成する際に、基体２の全面においてエッチング条件を均一に保つことは困難であるため、面内のエッチング速度に分布（誤差）が生じる。

このような厚さ寸法Ｔ、基体２の反り、およびエッチング速度のばらつきなどの影響により、基体２の裏面７から形成する孔１０，１１が、基体２の能動面３の電極パッド５，６の裏面１２，１３のプラグ絶縁膜４ａに到達するまでの時間にもばらつきを生じる。このため、従来は、図２０に示すように、先に第一絶縁膜４に到達した孔１０は、他の孔１１が第一絶縁膜４に到達するまでの間、過剰にエッチングされていた。これにより、図２１に示すように、第一絶縁膜４近傍の孔１０の側壁が、第一絶縁膜４に沿う方向に侵食され、孔１０の側壁にノッチＮが発生する原因となっていた。

しかしながら、本実施形態において、基体２の裏面７から貫通電極８，９を形成するための孔１０，１１を形成する際に、最短時間で電極パッド５の裏面１２に形成されたプラグ絶縁膜４ａに到達する孔１０の加工時間を求め、エッチング量（時間）をその求めた加工時間に設定してエッチングを行う。このように構成することで、孔１０が基体２を貫通したとき、すなわち電極パッド５の裏面１２に形成されたプラグ絶縁膜４ａが露出したときにエッチングを停止することにより、孔１０が過剰にエッチングされることで形成されるノッチＮの発生を防止することができる。

また、孔１１は基体２を貫通せず、貫通電極９は電極パッド６に到達していない。しかしながら、貫通電極９の先端と電極パッド６の裏面１３との間の距離ｄが、プラグ１６の形状および貫通電極９の形状を設定するための上述の関係式（３）、（４）を満たすように各寸法ａ，ｂ，ｃ，ｒ，ｈを設定することで、貫通電極９とプラグ１６とを確実に電気的に接続することができる。また、プラグ１６と電極パッド６とは電気的に接続されているため、貫通電極９と電極パッド６との間も電気的に接続することができる。なお、貫通電極８は、電極パッド５およびプラグ１５と電気的に接続することができる。

また、プラグ１５，１６の中心軸を含む断面において、プラグ１５，１６の形状を三角形の先細形状に形成したため、半導体装置１の製造時にプラグ１５，１６の表面にプラグ絶縁膜４ａが形成されても、プラグ１５，１６の表面が傾斜しているため、エッチング方向に対して交差させることができる。したがって、プラグ１５，１６の表面に形成されたプラグ絶縁膜４ａを異方性エッチングなどによって容易に除去することができる。

本実施形態によれば、基体２の能動面３上に形成された複数の電極パッド５，６と、基体２の裏面７から電極パッド５，６に向けて形成された貫通電極８，９とを、電極パッド５，６から貫通電極８，９に向けて立設された平面視リング状のプラグ１５，１６を介して電気的に接続するようにしたため、基体２の裏面７から貫通電極８，９を形成するための孔１０，１１を形成する際に、電極パッド５，６に立設されたプラグ１５，１６の一部を露出させることで、プラグ１５，１６を介して貫通電極８，９と電極パッド５，６とを電気的に接続することができる。これにより、貫通電極８，９を両方とも電極パッド５，６まで到達させる必要がなくなるため、基体２の過剰なエッチングによるノッチＮの発生を防止することができ、接続信頼性の高い貫通電極８，９を備えた半導体装置１を提供することができる。

また、プラグ１５，１６と基体２との間に、プラグ絶縁膜４ａを形成し、貫通電極８，９と基体２との間に、第二絶縁膜１４を形成するようにしたため、プラグ１５，１６および貫通電極８，９と基体２とが直接接触することをなくすことができ、プラグ１５，１６および貫通電極８，９と基体２との間の電流リークの発生、および酸素や水分などによる浸食などを防止することができる。

また、孔１０，１１の状態にばらつきが生じた場合、すなわち貫通電極８，９から電極パッド５，６までの距離にばらつきが生じた場合であっても、プラグ１５，１６によりこのばらつきを吸収することができるので、貫通電極８，９と電極パッド５，６とを確実に電気的接続することができる。また、これにより、エッチング速度を上昇させることも可能であるため、生産性を向上することができる。

また、プラグ１５，１６を、断面三角形の先細形状で形成したため、製造工程中にプラグ１５，１６の表面に形成される絶縁膜がエッチング方向に対して傾斜し、そのため、異方性エッチングなどによって絶縁膜を容易に除去することができ、貫通電極８，９とプラグ１５，１６との接続面積を容易に確保することができる。

また、プラグ１５，１６および貫通電極８，９の形状は、基体２の薄型化加工による基体２の厚さ寸法誤差および貫通電極８，９を形成するために基体２に形成される孔１０，１１の深さ寸法誤差の少なくともいずれか一方を考慮して決定するようにしたため、同時に形成する複数の孔１０，１１の全てにおいてプラグ１５，１６を露出させることができるため、貫通電極８，９とプラグ１５，１６とを全て確実に電気的に接続させることができる。

また、本実施形態の半導体装置１の製造方法において、基体２における電極パッド５，６の形成領域から、基体２の裏面７に向けて断面先細形状で、かつ平面視リング状のプラグ１５，１６を形成すると共に、電極パッド５，６を形成する工程と、裏面７から電極パッド５，６に向けて孔１０，１１を形成し、プラグ１５，１６の一部を露出させる工程と、孔１０，１１の側面に第二絶縁膜１４を形成する工程と、孔１０，１１に導電材料を充填して貫通電極８，９を形成する工程とを有するようにしたため、孔１０，１１形成時のエッチング速度の違いによって電極パッド５，６から貫通電極８，９までの距離にばらつきを生じた場合であっても、プラグ１５，１６によってこのばらつきを吸収し、プラグ１５，１６を介して貫通電極８，９と電極パッド５，６とを電気的に接続することができ、接続信頼性の高い貫通電極８，９を備えた半導体装置１を提供することができる。

また、貫通電極８，９と基体２との間に、第二絶縁膜１４を形成するようにしたため、貫通電極８，９と基体２とが直接接触することをなくすことができ、貫通電極８，９と基体２との間の電流リークの発生、および酸素や水分などによる浸食などを防止することができ、より接続信頼性の高い貫通電極８，９を備えた半導体装置１を提供することができる。

また、電極パッド５，６に貫通電極８，９を直接接触させなくてもよいため、孔１０，１１形成時のエッチング速度の違いによるノッチＮの発生を防止することができ、歩留まりを向上することができる。また、プラグ１５，１６によって電極パッド５，６から貫通電極８，９までの距離のばらつきを吸収できるため、エッチング速度を上昇させることができ、生産性を向上することができる。

さらに、基体２の裏面７を研磨して、基体２を薄型化する工程を有するようにしたため、基体２の薄型化加工により基体２の厚さ寸法Ｔに寸法誤差を生じ、これにより電極パッド５，６と貫通電極８，９との距離にばらつきを生じた場合であっても、プラグ１５，１６によってこのばらつきを吸収し、プラグ１５，１６を介して貫通電極８，９と電極パッド５，６とを電気的に接続することができ、基体２の薄型化加工にも確実に対応することができる。

そして、孔１０，１１を形成する工程では、基体２をエッチング処理することにより、複数の電極パッド５，６に向けて複数の孔１０，１１を同時に形成し、エッチング処理は、孔１０が基体２を貫通したとき、またはそれ以前に停止するようにしたため、最短時間で基体２を貫通した孔１０が過剰にエッチングされることを防止することができる。つまり、孔１０の側壁にノッチＮが発生することを防止できるため、歩留まりを向上することができる。

（第二実施形態）
次に、本発明の第二実施形態について、図１６を用いて説明する。なお、本実施形態ではプラグの構成が第一実施形態と異なるのみで、その他は第一実施形態と同様であるため、同一部分に同一符号を付して詳細な説明は省略する。

図１６に示すように、半導体装置１０１は、電極パッド５，６の裏面１２，１３に、垂直断面形状が長方形をなし、かつ平面視でリング状に形成されたプラグ１１５，１１６が形成されており、プラグ１１５，１１６の底面と電極パッド５，６の裏面１２，１３とが電気的に接続されている。プラグ１１５，１１６は電極パッド５，６と同様に、例えばＡｌなどの導電体材料により形成されている。

上述のプラグ１１５，１１６の製造方法としては、第一実施形態における凹部１７，１８の形状を断面四角形状に変更するだけで、その他は第一実施形態と同様の工程を経て、半導体装置１０１を得ることができる。

本実施形態の半導体装置１０１によれば、プラグ１１５，１１６を断面四角形で形成したため、同じ高さｈの断面三角形のプラグよりもその先端部分の面積が大きいため、孔１０，１１の先端がプラグ先端付近でエッチングが停止するような場合にプラグ１１５，１１６と貫通電極８，９との接続面積を確保しやすくすることができる。

（第三実施形態）
次に、本発明の第三実施形態について、図１７を用いて説明する。なお、本実施形態ではプラグの構成が第一実施形態と異なるのみで、その他は第一実施形態と同様であるため、同一部分に同一符号を付して詳細な説明は省略する。

図１７に示すように、半導体装置１５１は、電極パッド５，６の裏面１２，１３に、垂直断面形状が逆三角形をなし、かつ平面視でリング状に形成されたプラグ１５，１６が形成されており、プラグ１５，１６の底面と電極パッド５，６の裏面１２，１３とが電気的に接続されている。さらに、プラグ１５，１６の内周より内側に第二プラグ３１，３２が形成されている。第二プラグ３１，３２は、垂直断面形状がプラグ１５，１６と同様に逆三角形をなした円錐形状で形成されている。プラグ１５，１６および第二プラグ３１，３２は、電極パッド５，６と同様に、例えばＡｌなどの導電体材料により形成されている。

上述の第二プラグ３１，３２の製造方法としては、第一実施形態における凹部１７，１８を形成する際に、第二プラグ３１，３２に対応した凹部を併せて形成するだけで、その他は第一実施形態と同様の工程を経て、半導体装置１５１を得ることができる。

本実施形態の半導体装置１５１において、プラグ１５，１６の平面視内側に第二プラグ３１，３２を立設するようにしたため、貫通電極８，９とプラグ１５，１６および第二プラグ３１，３２との接続面積を大きくすることができ、したがって、導通抵抗を低減することができる。なお、第二プラグ３１，３２は、一つの貫通電極に対して複数形成してもよい。

（第四実施形態）
次に、本発明の第四実施形態について、図１８を用いて説明する。なお、本実施形態ではプラグの構成が第一実施形態と異なるのみで、その他は第一実施形態と同様であるため、同一部分に同一符号を付して詳細な説明は省略する。

図１８に示すように、半導体装置２０１は、電極パッド５，６の裏面１２，１３に、内部に電気絶縁材料からなるコア２３，２４を備え、垂直断面形状が逆三角形をなし、かつ平面視でリング状に形成されたプラグ２１５，２１６が形成されている。コア２３，２４の周囲の導電体層２５，２６は電極パッド５，６と同様に、例えばＡｌなどの導電体材料により形成され、プラグ２１５，２１６の底面において電極パッド５，６に電気的に接続している。

上述のプラグ２１５，２１６の製造方法としては、第一実施形態と同様の工程を経て、基体２の凹部１７，１８にプラグ絶縁膜４ａを形成した後、スパッタリングなどにより凹部１７，１８の内側に導電体層２５，２６を形成し、さらに、導電体層２５，２６の内側に電気絶縁材料を充填することでコア２３，２４を形成し、先細形状のプラグ２１５，２１６を形成する。

したがって、本実施形態の半導体装置２０１によれば、プラグ２１５，２１６のコア２３，２４の周囲の導電体層２５，２６が電極パッド５，６と電気的に接続され、プラグ２１５，２１６の外径形状は第一実施形態と略同等であるため、第一実施形態と同様の効果を得ることができる。加えて、プラグ２１５，２１６を形成するための導電体材料を減少させることができるため、導電体材料にかかる費用を削減することができると共に、プラグ２１５，２１６の形成に要する時間を短縮することができ、生産性を向上することができる。

（電子機器）
次に、上述の実施形態における半導体装置を備えた電子機器について図１９を用いて説明する。
図１９に示すように、携帯電話（電子機器）３００は上述の半導体装置をその筐体内部に配設したものである。このような構成の携帯電話３００にあっては、接続信頼性の高い半導体装置を備えていることから、配線接続の信頼性の高いものとなる。

電子機器としては、上述の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータおよびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することができる。

なお、本発明の技術範囲は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。

また、電極パッドの構成材料については、電極パッドに必要とされる電気的特性、物理的特性および化学的特性に応じて適宜変更が可能である。例えば、電気抵抗の低い銅のみを用いて電極パッドを形成してもよい。また、電極パッドは、例えば、Ｔｉなどからなる第一層、ＴｉＮなどからなる第二層、ＡｌＣｕ（アルミニウム／銅）などからなる第三層、ＴｉＮなどからなる第四層（キャップ層）がこの順に積層されたような積層構造であってもよい。

また、電極パッドの平面視における形状は四角形に限定されず、円形あるいは四角形以外の多角形であってもよい。また、貫通電極は円柱形状に限られず、断面形状が多角形の多角柱形状であってもよい。

また、基体に貫通電極を形成するための孔を穿設した後、プラグの表面に形成された第一絶縁膜を除去する工程を省略し、孔の内表面を第二絶縁膜で覆う工程の後のプラグ表面の第一絶縁膜および第二絶縁膜を除去する工程によって代用してもよい。この場合、製造工程を単純にし、生産性を向上することができる。

さらに、各半導体装置の複数の貫通電極間で電極パッドと貫通電極との距離がばらつく場合だけでなく、異なるロット間で電極パッドと貫通電極との距離がばらつく場合などにも本発明を適用することができる。

本発明の第一実施形態における半導体装置の断面図である。 第一実施形態における貫通電極とプラグとの関係を示す概略構成図である。 図２の別の態様を示す貫通電極とプラグとの関係を示す概略構成図である。 本発明の第一実施形態における半導体装置の製造方法を示す説明図である。 図４の半導体装置の平面図である。 図４の半導体装置の製造方法の続きを示す説明図である。 図６の半導体装置の製造方法の続きを示す説明図である。 図７の半導体装置の製造方法の続きを示す説明図である。 図８の半導体装置の製造方法の続きを示す説明図である。 図９の半導体装置の製造方法の続きを示す説明図である。 図１０の半導体装置の製造方法の続きを示す説明図である。 図１１の半導体装置の製造方法の続きを示す説明図である。 図１２の半導体装置の製造方法の続きを示す説明図である。 図１３のＡ部の拡大図である。 図１３の半導体装置の製造方法の続きを示す説明図である。 本発明の第二実施形態における半導体装置の断面図である。 本発明の第三実施形態における半導体装置の断面図である。 本発明の第四実施形態における半導体装置の要部断面図である。 本発明の電子機器の一実施形態の斜視図である。 従来の半導体装置の要部拡大断面図である。 図１９のＢ部の拡大図である。

符号の説明

１，１０１，１５１，２０１…半導体装置 ２…基体 ３…能動面 ４…第一絶縁膜（絶縁膜） ４ａ…プラグ絶縁膜（絶縁膜） ５，６…電極パッド ７…裏面 ８，９…貫通電極 １０，１１…孔 １５，１６，１１５，１１６，２１５，２１６…プラグ ２３，２４…コア ２５，２６…導電体層 ３１，３２…第二プラグ（第二のプラグ） ３００…携帯電話（電子機器） ａ…プラグの内径 ｂ…プラグの先端径 ｃ…プラグの外径 ｄ…電極パッドの裏面と貫通電極の先端との距離 ｈ…プラグの高さ ｒ…貫通電極の先端径

Claims (9)

1. 集積回路が形成された形成面である第1面及び前記第１面とは反対面である第２面を有するシリコン基板と、
   前記シリコン基板の前記集積回路を含む前記第1面上に設けられた第1の絶縁膜と、
   前記第1の絶縁膜上に設けられた電極パッドと、
   前記第1面側からの平面視した時に前記電極パッドの領域内に位置し、前記電極パッドと電気的に接続するプラグと、
   前記シリコン基板と前記プラグとの間に位置し、前記シリコン基板と前記プラグとを絶縁するための絶縁膜と、
   前記第1面側からの平面視した時に前記プラグの領域内に位置し、前記シリコン基板を貫通し前記プラグと電気的に接続する貫通電極と、
   前記シリコン基板と前記貫通電極との間に位置する第２の絶縁膜と、を有し、
   平面視におけるプラグの内径をａ、先細形状のプラグの先端径をｂ、プラグの外径をｃ、前記貫通電極の先端径をｒとし、断面におけるプラグの高さをｈ、前記電極パッドの裏面と前記貫通電極の先端との距離をｄとしたときに、
   ａ＜ｒ＜ｃ かつ ｒ＜ｂ の場合 ｄ＜ｈ＊（ｒ−ａ）／（ｂ−ａ）
   ａ＜ｒ＜ｃ かつ ｒ＞ｂ の場合
   ｄ＜ｈ−ｈ＊（ｒ−ｂ）／（ｃ−ｂ）＝ｈ＊（ｃ−ｒ）／（ｃ−ｂ）
   の関係式が成り立つように各寸法ａ，ｂ，ｃ，ｈ，ｒが定められていることを特徴とする半導体装置。
2. 前記プラグは、前記第１面に形成され、前記貫通電極の周囲を囲むリング状であることを特徴とする請求項１記載の半導体装置。
3. 前記リング状のプラグの中心軸を含む断面において、前記プラグの形状が、三角形で、かつ、前記シリコン基板の前記第１面から前記第２面に向かって先細形状であることを特徴とする請求項２記載の半導体装置。
4. 前記プラグの内側に第二のプラグが立設されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記電極パッド及び前記貫通電極は、前記シリコン基板に複数形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 集積回路が形成された形成面である第１面と、前記第１面とは反対面である第２面と、を有するシリコン基板の、
   前記シリコン基板の第1面とは反対面である第２面から電極パッドに向けて形成された貫通電極とを備える半導体装置の製造方法であって、
   前記シリコン基板の前記第1面の前記電極パッド形成領域から、前記第２面に向けて平面視リング状の凹部を形成する工程と、
   前記凹部範囲に絶縁膜を配置する工程と、
   前記絶縁膜上に導電材料を充填し平面視リング状のプラグを形成する工程と、
   前記プラグを覆う前記電極パッドを形成する工程と、
   前記第２面から前記電極パッドに向けて前記絶縁膜に到達する孔を形成する工程と、
   少なくとも前記プラグの一部を露出させる工程と、
   前記シリコン基板の前記第２面と前記プラグの露出範囲と前記孔の側面に第２絶縁膜を形成する工程と、
   前記プラグの露出範囲の第２絶縁膜を除去する工程と、
   前記孔に導電材料を充填し前記電極パッドと導通する貫通電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
7. 前記シリコン基板の裏面を研磨して、前記シリコン基板を薄型化する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記孔を形成する工程は、前記シリコン基板をエッチング処理することにより、複数の前記電極パッドに向けて複数の前記孔を同時に形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 請求項１〜５のいずれかに記載の半導体装置を備えていることを特徴とする電子機器。

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