CN1779962A - 半导体装置及其制造方法 - Google Patents

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龟山工次郎
铃木彰
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Northeast Sanyo Semi-Conductive Co Ltd
Sanyo Electric Co Ltd
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Northeast Sanyo Semi-Conductive Co Ltd
Sanyo Electric Co Ltd
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Abstract

一种具有贯通电极的半导体装置及其制造方法，谋求半导体装置的可靠性及成品率的提高。介由第一绝缘膜(11)形成在半导体衬底(10)上的焊盘电极(12)上形成高熔点金属层(13)。其次，在含焊盘电极(12)及高熔点金属层(13)上的半导体衬底(10)的表面上形成钝化层14，进而介由树脂层(15)形成支承体(16)。其次，蚀刻半导体衬底(10)，形成从半导体衬底(10)的背面到达焊盘电极(12)的通孔(17)。其次，介由第二绝缘膜(18)形成与在通孔17底部露出的焊盘电极(12)电连接的贯通电极(20)及配线层(21)。进而形成抗焊剂层(22)、导电端子(23)。最后，通过进行切割，将半导体衬底(10)切断分离成半导体芯片(10A)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及具有贯通电极的半导体装置及其制造方法。
背景技术
近年来，作为三维安装技术，另外，作为新的封装技术，CSP(芯片尺寸封装Chip Size Package)正在受到人们的关注。所谓CSP是指，具有与半导体芯片的外形尺寸大致相同尺寸的小型封装件。
目前，作为CSP之一种，已知有具有贯通电极的BGA型半导体装置。该BGA型半导体装置具有贯通半导体衬底而与焊盘电极连接的贯通电极。另外，该半导体装置在其背面上格子状地排列有多个由焊锡等金属部件构成的球状导电端子。
而且，在将该半导体装置组装在电子设备内时，将各导电端子与电路衬底(例如印刷线路板)上的配线图案连接。这种BGA型半导体装置与具有向侧部突出的引脚的SOP(Small Outline Package)或QFP(Quad FlatPackagae)等其它CSP型的半导体装置相比，可设置多个导电端子，而且具有可将其小型化的优点。
下面，概略说明现有例的具有贯通电极的BGA型半导体装置的制造方法。首先，在介由第一绝缘膜形成有焊盘电极的半导体衬底表面介由树脂膜粘接支承体。另外，支承体只要根据需要进行粘接即可，并非一定要粘接。
其次，通过蚀刻该半导体衬底，形成从半导体衬底的背面到达焊盘电极的通孔。进而在含通孔内的半导体衬底的背面上形成在该通孔底部露出焊盘电极的第二绝缘膜。
另外，在通孔内的第二绝缘膜上形成与在该底部露出的焊盘电极电连接的贯通电极。同时，在半导体衬底背面的第二绝缘膜上形成与上述贯通电极连接的配线层。而且，在包括上述配线层上的半导体衬底的背面上形成保护层。进而也可以将上述保护层的一部分开口，露出上述配线层的一部分，在该配线层上形成导电端子。然后，通过进行切割，将半导体衬底切断分离成多个半导体芯片。
关联的技术文献可列举以下专利文献。
专利文献1：特开2003-309221号公报
下面，参照附图说明上述现有例的半导体装置的制造方法的一部分工序。图27及图28是表示现有例的半导体装置的制造方法的剖面图。
在现有例的半导体装置中，如图27所示，通过所谓的前工序，在半导体衬底50的表面介由绝缘膜51形成有焊盘电极52。另外，在之后的工序中，在形成有焊盘电极52的半导体衬底50的表面上介由树脂层55粘接有支承体56。在此，对焊盘电极52，发明者考察了蓄积有在其成膜时施加的热应力(残留应力或固有应力)的情况。
但是，如图28所示，当以抗蚀层60为掩模，蚀刻半导体衬底50，形成贯通该半导体衬底50的通孔57时，该底部的焊盘电极52本来应保持水平状态，但被压向通孔57的空间内而弯曲变形。
该焊盘电极52的变形考虑如下引起，在前工序中使焊盘电极52成膜时，蓄积于该焊盘电极52上的上述应力由于热循环测试时等的热负载将失去之前的均衡，并从通孔57底部的焊盘电极52集中释放。另外，焊盘电极52有时在蚀刻绝缘膜51后也会弯曲。
另外，在形成在通孔57内的底部与焊盘电极52连接的例如由铜(Cu)构成的未图示的贯通电极后，焊盘电极52通过该贯通电极被拉向半导体衬底50的背面侧而弯曲变形。此时的变形考虑是由在形成贯通电极时蓄积于该贯通电极上的残留应力和蓄积于焊盘电极12上的应力的关系而引起的。
另外，存在由于上述这样的焊盘电极52的变形而在该焊盘电极52上产生金属疲劳造成的损伤或断线的情况。因此，在包含变形的焊盘电极52上的通孔57内形成例如由铜(Cu)构成的未图示的贯通电极后，存在在该贯通电极和在通孔57内露出的焊盘电极之间产生连接不良的情况。即，存在由于上述焊盘电极52的变形而使具有贯通电极的半导体装置的可靠性降低这样的问题。结果使具有贯通电极的半导体装置的可靠性及成品率降低。因此，本发明提供一种具有贯通电极的半导体装置及其制造方法，谋求该半导体装置的可靠性及成品率的提高。
发明内容
本发明的半导体装置及其制造方法是鉴于上述课题而构成的，其具有以下特征。即，本发明的半导体装置具有：半导体芯片；焊盘电极，其形成于半导体芯片的表面侧；高熔点金属层，其形成于焊盘电极上；第一保护层，其形成于半导体芯片表面上，覆盖在焊盘电极及高熔点金属层上；支承体，其介由树脂层粘接于第一保护层上；通孔，其从半导体芯片的背面到达该焊盘电极上；贯通电极，其形成于通孔内，且与该通孔底部的焊盘电极电连接。在此，高熔点金属层包含钛、铁合金、钽、钽合金、钨、钨合金中的某一种。
另外，本发明的半导体装置在所述结构的基础上，具有：配线层，其与贯通电极电连接，延伸到半导体芯片的背面上；第二保护层，其形成于含配线层的半导体芯片上，使该配线层的一部分上露出。另外，本发明的半导体装置也可以在所述配线层的一部分上具有导电端子。
另外，本发明提供一种半导体装置的制造方法，其特征在于，具有：在形成于半导体衬底表面上的焊盘电极上形成高熔点金属层的工序；在含焊盘电极及高熔点金属层上的半导体衬底的表面上形成第一保护层的工序；在第一保护层上介由树脂层形成支承体的工序；形成从半导体衬底的背面到达该焊盘电极的通孔的工序；在通孔内形成在其底部与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。在此，高熔点金属层包括钛、铁合金、钽、钽合金、钨、钨合金中的任一种。
本发明的半导体装置的制造方法在所述工序的基础上，具有：形成电连接而延伸到半导体衬底背面上的配线层的工序；在含配线层的半导体衬底上该配线层的一部分上露出而形成第二保护层的工序。另外，本发明的半导体装置的制造方法也可以具有在所述配线层的一部分上形成导电端子的工序。
本发明提供一种半导体装置的制造方法，其特征在于，包括：形成从形成有焊盘电极和层积于该焊盘电极表面上的高熔点金属层的半导体衬底的背面到达该焊盘电极的通孔的工序；在通孔内形成在其底部与所述焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。另外，本发明的半导体装置的制造方法在上述工序的基础上，具有在含焊盘电极及高熔点金属层上的半导体衬底的表面上形成第一保护层的工序；
本发明的半导体装置及其制造方法是鉴于上述课题而构成的，其具有以下特征。即，本发明的半导体装置具有：半导体芯片；焊盘电极，其介由第一绝缘膜形成于半导体芯片的表面上；第二绝缘膜，其形成于焊盘电极的一部分上及第一绝缘膜上，且具有露出焊盘电极的开口部；第一配线层，其通过开口部与焊盘电极电连接，并延伸到第二绝缘膜的一部分上；通孔，其从半导体芯片的背面到达该焊盘电极；贯通电极，其形成于通孔内，且通过该通孔与焊盘电极电连接。
另外，本发明的半导体装置在上述结构的基础上，具有：第二配线层，其与贯通电极电连接，延伸到半导体芯片的背面上；保护层，其形成于含第二配线层的半导体芯片上，使该第二配线层的一部分上露出。另外，本发明的半导体装置也可以在第二配线层的一部分上具有导电端子。
本发明提供一种半导体装置的制造方法，其特征在于，具有：在半导体衬底的表面上介由第一绝缘膜形成焊盘电极的工序；覆盖焊盘电极，在该焊盘电极上及该第一绝缘膜上形成第二绝缘膜的工序；蚀刻第二绝缘膜的一部分，形成使焊盘电极露出的开口部的工序；在开口部内及所述第二绝缘膜的一部分上形成通过该开口部与所述焊盘电极电连接的第一配线层的工序；形成从半导体衬底的背面到达该焊盘电极的通孔的工序；形成通过通孔与焊盘电极电连接的贯通电极的工序；将半导体衬底切断分离成多个半导体芯片的工序。
本发明的半导体装置的制造方法在上述工序的基础上，具有：形成与贯通电极电连接、延伸到半导体衬底的背面上的第二配线层的工序；在含第二配线层的半导体衬底上使该第二配线层的一部分露出而形成保护层的工序。另外，本发明的半导体装置的制造方法在上述工序的基础上，也可以具有在第二配线层的一部分上形成导电端子的工序。
另外，本发明提供一种半导体装置的制造方法，其特征在于，具有：在覆盖焊盘电极而形成的第一绝缘膜上形成从具有使该焊盘电极露出的开口部的半导体衬底的背面到达该焊盘电极的通孔的工序；形成通过所述通孔与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
根据本发明，形成于焊盘电极上的高熔点金属层具有将覆盖它们的第一保护层(钝化层)和焊盘电极粘接的功能。因此，焊盘电极由于介有上述金属层，从而不易从第一保护层剥离，同时，与现有例相比，容易以水平状态保持在半导体芯片(半导体衬底)的表面上。即，可最大限度地抑制现有例这样的在通孔底部露出的焊盘电极的变形。
另外，由于可最大限度地抑制在通孔底部露出的焊盘电极的变形，故该焊盘电极和连接的贯通电极的连接不良被抑制，贯通电极和焊盘电极的连接的可靠性提高。结果可提高具有贯通电极的半导体装置的可靠性及成品率。
根据本发明，将从半导体衬底的背面到达焊盘电极的通孔、和使形成于半导体衬底的表面侧的第二绝缘膜开口形成的开口部在焊盘电极的两面对峙。即，不是如现有例那样仅能在焊盘电极的一侧面构成通孔的空间。因此，焊盘电极成膜时蓄积于该焊盘电极上的应力从焊盘电极的两面均等地释放。
因此，焊盘电极容易相对于半导体芯片(半导体衬底)的表面保持水平状态。即，可最大限度地抑制现有例这样的焊盘电极的变形。
另外，由于可最大限度地抑制焊盘电极的变形，故在通孔底部该焊盘电极与连接的贯通电极的连接不良被抑制，贯通电极和焊盘电极的连接的可靠性提高。结果可提高具有贯通电极的半导体装置的可靠性及成品率。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图；
图9是说明本发明实施例的半导体装置的制造方法的剖面图；
图10是说明本发明实施例的半导体装置的制造方法的剖面图；
图11是说明本发明实施例的半导体装置的制造方法的剖面图；
图12是说明本发明实施例的半导体装置的制造方法的剖面图；
图13是说明本发明实施例的半导体装置的制造方法的剖面图；
图14是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图15是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图16是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图17是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图18是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图19是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图20是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图21是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图22是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图23是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图24是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图25是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图26是说明本发明其它实施例的半导体装置的制造方法的剖面图；
图27是表示现有例的半导体装置的制造方法的剖面图；
图28是表示现有例的半导体装置的制造方法的剖面图。
具体实施方式
下面，参照附图说明本发明实施例的半导体装置的制造方法。图1～图13是表示本发明的半导体装置的制造方法的剖面图。另外，图1～图13表示在半导体衬底中未图示的切割线的附近。
首先，如图1所示，准备在表面形成有未图示的电子器件的半导体衬底10。在此，未图示的电子器件例如为CCD(Charge Coupled Device)、红外线传感器等光接收元件、或发光元件。或，未图示的电子器件也可以为除上述光接收元件或发光元件以外的电子器件。另外，半导体衬底10例如由硅衬底构成，但也可以为其它材质的衬底。另外，半导体衬底10优选具有约130μm的膜厚。
其次，在含有未图示的电子器件的半导体衬底10的表面上形成第一绝缘膜11作为层间绝缘膜。第一绝缘膜11例如由P-TEOS膜或BPSG膜等构成。另外，第一绝缘膜11优选利用CVD法形成约具有0.8μm的膜厚。
其次，在半导体衬底10表面的第一绝缘膜11上形成与未图示的电子器件连接的外部连接用电极即焊盘电极12。焊盘电极12例如由铝(Al)构成，优选具有约1μm～2μm的膜厚。此时，焊盘电极12保持水平状态而成膜，但对应其成膜时的条件规定大小的应力被蓄积于焊盘电极12上。
其次，如图2所示，在焊盘电极12上形成高熔点金属层13。该高熔点金属层13具有将后述的第一保护层即钝化层14、和焊盘电极12粘接的功能。
高熔点金属层13由含有钛(Ti)、钛合金、钽(Ta)、钽合金、钨、钨合金中的任一种的金属构成。构成高熔点金属层13的上述钛合金可以为例如氮化钛(TiN)或钨化钛(TiW)等。另外，上述钽合金可以为例如氮化钽(TaN)或钨化钽(TaW)。或，高熔点金属层13由上述金属的层积结构构成。或，高熔点金属层13只要具有粘接后述的钝化层14和焊盘电极12的功能，则也可以由上述以外的金属构成。
在此，在高熔点金属层13由钛(Ti)构成的情况下，其膜厚优选约10nm～15nm。另外，此时的高熔点金属层13的成膜方法优选使用喷溅法。另外，在高熔点金属层13由氮化钛(TiN)构成的情况下，其膜厚优选约140nm～150nm。另外，此时的高熔点金属层13的成膜方法优选使用喷溅法。
其次，如图3所示，在半导体衬底10的表面上，即，在焊盘电极12及高熔点金属层13上及第一绝缘膜11上形成作为第一保护层的钝化层14，使其将它们覆盖。钝化层14例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)构成，使用例如等离子CVD法形成。钝化层14优选形成具有约1μm～2μm的膜厚。
在此，覆盖于钝化层14上的高熔点金属层13粘接钝化层14和焊盘电极12。因此，焊盘电极12难于从钝化层14剥离，同时，与现有例相比，容易以水平的状态将其保持于半导体衬底10的表面。
其次，如图4所示，在半导体衬底10的表面介由树脂层15粘接支承体16。在此，在未图示的电子器件为光接收元件或发光元件的情况下，支承体16通过例如玻璃这样的具有透明或半透明性状的材料粘接。在未图示的电子器件不是光接收元件或发光元件的情况下，支承体16也可以利用不具有透明或半透明性状的材料形成。另外，支承体也可以为锥状。该支承体16也可以在之后的工序中除去。或支承体16也可以不除去而保留。或，也可以省略支承体16的粘接。
其次，如图5所示，在半导体衬底10的背面上选择性地形成第一抗蚀层41。即，第一抗蚀层41在半导体衬底10的背面上，在对应焊盘电极12的位置具有开口部。
其次，以该第一抗蚀层41为掩模，优选通过干式蚀刻法蚀刻半导体衬底10。此时，蚀刻气体例如使用含有SF6、O2、C4F8等的气体。而且，在使用SF6或O2作为蚀刻气体时，其蚀刻条件优选例如，其功率约为1.5KW，气体流量为300/30sccm，压力为25Pa。
这样，通过进行上述蚀刻，形成在焊盘电极12上从半导体衬底10的背面贯通到其表面的通孔17。在通孔17的底部第一绝缘膜11露出。此时，与通孔17底部的第一绝缘膜11相接的焊盘电极12介由高熔点金属层13粘接到钝化层14上，以水平状态保持于半导体衬底10的表面。因此，即使在如现有例那样焊盘电极52介由第一绝缘膜11与通孔1的空间对峙的情况下，也可以最大限度地抑制焊盘电极12被压向通孔17的空间而弯曲变形。因此，可最大限度地抑制在焊盘电极12上产生由于金属疲劳而组成的损伤或断线。
其次，如图6所示，以第一抗蚀层41为掩模，选择性地除去在通孔17底部露出的第一绝缘膜11的一部分。由此，在通孔17的底部露出焊盘电极12的一部分。然后，将第一抗蚀层41除去。
其次，如图7所示，在包括通孔17内的半导体衬底10的背面上形成第二绝缘膜18。第二绝缘膜18例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)构成，通过例如等离子CVD法形成。另外，第二绝缘膜18优选具有约1μm～2μm的膜厚。
其次，如图8所示，从半导体衬底10的背面侧，优选通过各向异性干式蚀刻进行第二绝缘膜18的蚀刻。在此，通孔17底部的第二绝缘膜18对应该通孔17的深度，形成比半导体衬底10背面上的第二绝缘膜18薄。因此，通过进行上述蚀刻，在通孔17的底部，将第二绝缘膜18除去，露出焊盘电极12的一部分，但在半导体衬底10的背面上及通孔17的侧壁残存第二绝缘膜18。
其次，如图9所示，在通孔17内及半导体衬底10背面的第二绝缘膜18上形成势垒金属层19。势垒金属层19例如由钨化钛(TiW)层、氮化钛(TiN)层或氮化钽(TaN)层等金属层构成。
势垒金属层19例如通过喷溅法、CVD法、无电解镀敷法、或其它成膜方法形成。在该势垒金属层19上形成未图示的籽晶层。该籽晶层构成用于镀敷形成后述的配线层21的电极，例如由铜(Cu)等金属构成。
另外，在通孔17侧壁的第二绝缘膜18由氮化硅膜(SiN膜)形成时，由于该氮化硅膜(SiN膜)对铜扩散构成势垒，故也可以省略势垒金属层19。
其次，形成配线形成层20A，使其覆盖形成于半导体衬底10背面上的势垒金属层19及籽晶层。在此，上述配线形成层20A是通过例如电解镀敷法，由例如铜(Cu)构成的金属层。
然后，如图10所示，在上述配线形成层20A上的规定区域形成第二抗蚀层42。而且，以上述第二抗蚀层42为掩模，对上述配线形成层20A进行构图，形成贯通电极20、及与该贯通电极20连续并电连接的配线层21。将镀敷膜厚调整为贯通电极20不完全埋入通孔18内的厚度。或也可以将贯通电极20完全埋入通孔17内。另外，形成上述第二抗蚀层42的上述规定的区域是包括通孔17的形成区域的区域，且是形成具有后述的规定图案的配线层21的半导体衬底10背面上的区域。
在此，贯通电极20介由籽晶层及势垒金属层19与在通孔17底部露出的焊盘电极12电连接。另外，与贯通电极20连续的配线层21介由籽晶层及势垒金属层19在半导体衬底10的背面上以规定的图案形成。然后，在除去上述第二抗蚀层42后，以上述配线层21及籽晶层为掩模，构图除去上述势垒金属层19。
另外，上述的贯通电极20和配线层21也可以分别由不同的工序形成。另外，贯通电极20及配线层21的形成也可以不利用使用上述的铜(Cu)的电解镀敷法，而利用其它的金属及成膜方法形成。例如，贯通电极20及配线层21可由铝(Al)或铝合金等构成，例如使用喷溅法形成。此时，在包括通孔17的半导体衬底10的背面上形成未图示的势垒金属层后，在除通孔17的形成区域的该势垒金属层上的规定区域形成未图示的抗蚀层。然后，只要以该抗蚀层为掩模，通过喷溅法形成由上述金属构成的贯通电极及配线层即可。或，也可以通过CVD法形成贯通电极20及配线层21。
其次，如图11所示，在包括通孔17内的半导体衬底10的背面上，即在势垒籽晶层19上、贯通电极20上及配线层21上将它们覆盖而形成作为第二保护层的抗焊剂层22。抗焊剂层22例如由抗蚀材料等构成。在抗焊剂层22中对应配线层21的位置设置开口部。而且，在在该开口部露出的配线层21上形成由例如焊锡等金属构成的球状的导电端子23。
其次，如图12所示，沿未图示的切割线切割该半导体衬底10。由此，完成由具有贯通电极20的半导体芯片10A构成的多个半导体装置。
如上所述，根据本实施例的半导体装置及其制造方法，通孔17底部的焊盘电极12利用高熔点金属层粘接在钝化层14上，在水平状态下保持于半导体芯片10A的表面。因此，可最大限度地抑制如现有例那样焊盘电极12被压向通孔17的空间而弯曲变形的情况，同时，可最大限度地抑制在焊盘电极12上产生由于金属疲劳而造成的损伤或断线。
另外，由于通孔17底部的焊盘电极12的变形被最大限度地抑制，故该焊盘电极12与连接的贯通电极20的连接不良被抑制，贯通电极20和焊盘电极12的连接的可靠性提高。结果可提高具有贯通电极20的半导体装置的可靠性及成品率。
另外，上述的实施例不受导电端子23的形成限制。即，只要贯通电极20及配线层21可与未图示的电路衬底电连接，则不必一定形成导电端子23。例如，在半导体装置为LGA(Land Grip Array)型半导体装置的情况下，就不必在从抗焊剂层22局部露出的配线层21的一部分上形成导电端子23。
另外，上述的实施例不受配线层21的形成限制。即，在将贯通电极20完全埋入通孔17内而形成的情况下，不必一定形成配线层21。例如，该贯通电极20也可以与未图示的电路衬底直接连接而不介由配线层21及导电端子23。或，贯通电极20也可以在通孔17的开口部露出的该贯通电极20上具有导电端子23，不介由配线层21，而介由该导电端子23与未图示的电路衬底连接。
另外，上述的实施例也适用于使通孔17底部的开口直径形成得比焊盘电极12的剖面宽度大的情况，图13表示该情况下的本实施例的半导体装置。
在这种半导体装置的制造工序中，具有上述形状的通孔17A的形成工序通过以规定的条件超量蚀刻半导体衬底1来进行。通过该工序，在该通孔17A的底部与第一绝缘膜11邻接的焊盘电极12的整个面(与通孔17A对向侧的面)介由第一绝缘膜11与通孔17A的空间对峙。这样，与焊盘电极12对峙的通孔17A的空间面积比图12所示的半导体装置的与焊盘电极12对峙的通孔17的空间面积大。因此，在焊盘电极12成膜时蓄积于该焊盘电极12上的应力在通孔17A的底部被高效地释放。因此，焊盘电极12被压向通孔17A的空间而弯曲变形的情况被更可靠地抑制。
另外，由于通孔17A的开口端部不在焊盘电极12上，故可防止以该开口端部为支点的焊盘电极12的变形。因此，可最大限度地抑制在焊盘电极12上产生由于金属疲劳而造成的损伤或断线。
下面，参照附图说明本发明其它实施例的半导体装置的制造方法。图14～图26是表示本实施例的半导体装置的制造方法的剖面图。另外，图14～图26表示在半导体衬底中未图示的切割线附近。
首先，如图14所示，准备在表面形成有未图示的电子器件的半导体衬底110。在此，未图示的电子器件是例如CCD(Charge Coupled Device)或红外线传感器等光接受元件、或发光元件。或，未图示的电子器件也可以为除上述光接收元件或发光元件以外的电子器件。另外，半导体装置110例如由硅衬底构成，但也可以为其它材质的衬底。另外，半导体衬底110优选具有约130μm的膜厚。
其次，在含未图示的电子器件的半导体衬底110的表面上形成第一绝缘膜111作为层间绝缘膜。第一绝缘膜111例如由P-TEOS膜或BPSG膜等构成。另外，第一绝缘膜111优选利用CVD法形成，具有约0.8μm的膜厚。
其次，在半导体衬底110表面的第一绝缘膜111上形成与未图示的电子器件连接的作为外部连接用电极的焊盘电极112。焊盘电极112例如由铝(Al)构成，优选形成有约1μm～2μm的膜厚。此时，焊盘电极112保持水平状态成膜，但根据其成膜时的条件规定大小的应力(拉伸应力或压缩应力)被蓄积在焊盘电极112上。
其次，如图15所示，在半导体衬底110的表面上，即，在焊盘电极112上及第一绝缘膜111上形成第二绝缘膜113，覆盖该焊盘电极112。第二绝缘膜113例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN)构成，通过例如等离子CVD法形成。另外，第二绝缘膜113优选形成具有约0.2μm～1μm的膜厚。
其次，如图16所示，在第二绝缘膜113上的规定区域选择性地形成第一抗蚀层141。形成第一抗蚀层141的上述第二绝缘膜113上的规定区域是不形成后述的开口部114的区域，即焊盘电极112的一部分上的区域及未形成焊盘电极112的位置上的区域。
其次，以第一抗蚀层141为掩模，优选通过干式蚀刻选择性地蚀刻第二绝缘膜113，形成将第二绝缘膜113的一部分开口的开口部114。在此，在开口部114底部焊盘电极112露出。
然后，如图17所示，在除去第一抗蚀层141后，在半导体衬底110的整个表面上，即在于开口部114底部露出的焊盘电极112上、及含开口部114内的第二绝缘膜113上形成第一配线层115。在此，第一配线层115与在开口部114的底部露出的焊盘电极112电连接。
该第一配线层115例如由铜(Cu)构成，例如通过喷溅法形成。另外，第一配线层115优选形成具有约0.13μm～μ3m的膜厚。
其次，如图18所示，在第一配线层115上的规定区域选择性地形成第二抗蚀层142。形成第二抗蚀层142的上述第一配线层115上的规定区域是至少包含开口部114的形成区域的区域。在本实施例中，第二抗蚀层142形成于开口部114的形成区域上、及与该区域连续的开口部114附近的区域上。
其次，以第二抗蚀层142为掩模，优选通过干式蚀刻选择性地蚀刻第一配线层115。通过进行该蚀刻，对第一配线层115进行构图，以除去除开口部114的形成区域以外的不需要的部分。
该第一配线层115例如也可以作为用于接触进行半导体装置的电路测试时的探针的电极来使用。
另外，上述的第一配线层115也可以通过使用铜(Cu)以外的金属的喷溅法形成。例如，配线层115也可以通过使用了铝(Al)的喷溅法形成。
另外，第一配线层115也可以通过喷溅法以外的成膜方法形成。例如，第一配线层115也可以由铜(Cu)构成，通过镀敷法形成。在该情况下，只要在于包括开口部114内的第二绝缘层113上形成未图示的势垒籽晶层后，使用未图示的掩模选择性地进行铜(Cu)的镀敷形成即可。或，第一配线层115也可以由铜(Cu)构成，通过镶嵌法形成。
其次，如图19所示，在除去第二抗蚀层142后，在半导体衬底110的背面上选择性地形成第三抗蚀层143。即，第三抗蚀层143在半导体衬底110的背面上，在对应焊盘电极112的位置具有开口部。
其次，以该第三抗蚀层143为掩模，优选使用干式蚀刻法蚀刻半导体衬底110。例如使用含有SF6、O2、C4F8等的气体作为蚀刻气体。
而且，在使用SF6及O2作为蚀刻气体时，其蚀刻条件优选例如，其功率约为1.5KW，气体流量为300/30sccm，压力为25Pa。
这样，通过进行上述蚀刻，形成在焊盘电极112上从半导体衬底110的背面贯通到其表面的通孔。在通孔116的底部使第一绝缘膜111露出。
在此，在焊盘电极112的各面上介有第一绝缘膜111或第一配线层115，使通孔116与在第二绝缘膜113开口的开口部114的空间对峙。因此，在焊盘电极112成膜时蓄积于该焊盘电极112上的应力从焊盘电极112的两面均匀地释放。因此，焊盘电极112容易相对于半导体衬底110的表面保持水平状态。
其次，如图20所示，以第三抗蚀层143为掩模，选择性地除去在通孔116底部露出的第一绝缘膜111的一部分。由此，在通孔116的底部露出焊盘电极112的一部分。然后，将第三抗蚀层143除去。
其次，如图21所示，在包括通孔116内的半导体衬底110的背面上形成第三绝缘膜117。第三绝缘膜117例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)构成，通过例如等离子CVD法形成。另外，第三绝缘膜117优选形成具有约1μm～2μm的膜厚。
其次，如图22所示，从半导体衬底110的背面侧，优选通过各向异性干式蚀刻对第三绝缘膜117进行蚀刻。在此，通孔116底部的第三绝缘膜117对应该通孔116的深度，形成得比半导体衬底110背面上的第三绝缘膜117薄。因此，通过进行上述蚀刻，在通孔116的底部，将第三绝缘膜117除去，露出焊盘电极112的一部分，但在半导体衬底110的背面上及通孔116的侧壁残存第三绝缘膜117。
其次，如图23所示，在通孔116内及半导体衬底110背面的第三绝缘膜117上形成势垒金属层118。在此，势垒金属层118例如由钨化钛(TiW)层、氮化钛(TiN)层或氮化钽(TaN)层等金属层构成。
势垒金属层118例如通过喷溅法、CVD法、无电解镀敷法、或其它成膜方法形成。
在该势垒金属层118上形成未图示的籽晶层。该籽晶层构成用于镀敷形成后述的配线形成层120A的电极，例如由铜(Cu)等金属构成。
另外，在利用氮化硅膜(SiN膜)形成通孔116侧壁的第三绝缘膜117时，由于该氮化硅膜(SiN膜)相对于铜扩散构成势垒，故也可以省略势垒金属层118。
其次，形成配线形成层120A，使其覆盖形成于半导体衬底110背面上的势垒金属层118及籽晶层。在此，上述配线形成层120A是例如通过电解镀敷法例如由铜(Cu)构成的金属层。
然后，如图24所示，在上述配线形成层120A的规定区域形成第四抗蚀层144。然后，以上述第四抗蚀层144为掩模，对上述配线形成层120A进行构图，形成贯通电极120、及与该贯通电极120连续的配线层121。将电镀膜的厚度调整为将贯通电极120不完全地埋入通孔116内这样的厚度。或，贯通电极120也可以完全埋入通孔116内而形成。另外，形成上述第四抗蚀层144的上述规定的区域是包括通孔116的形成区域的区域，而且，是形成具有后述的规定图案的配线层121的半导体衬底110背面上的区域。
在此，贯通电极120介由籽晶层及势垒金属层118与在通孔116底部露出的焊盘电极112电连接。另外，与贯通电极120连续并电连接的配线层121介由籽晶层及势垒金属层118在半导体衬底110的背面上以规定的图案形成。然后，在除去上述第四抗蚀层144后，以上述配线层121及籽晶层为掩模，构图除去上述势垒金属层118。
另外，上述的贯通电极120和配线层121也可以分别通过不同的工序形成。另外，贯通电极120及配线层121的形成也可以不通过上述使用铜(Cu)的电解镀敷法，而由其它金属及成膜方法形成。例如，贯通电极120及配线层121也可以由铝(Al)或铝合金等构成，通过例如喷溅法形成。此时，在包括第二通孔116的半导体衬底110的背面上形成未图示的势垒金属层后，利用喷溅法在该势垒金属层上形成由上述金属构成的贯通电极及配线层。而且，只要在除通孔116的形成区域外的该配线层上的规定区域形成未图示的抗蚀层，并以该抗蚀层为掩模，构图配线层即可。或，也可以通过CVD法形成贯通电极120及配线层121。
其次，如图25所示，在包括通孔116内的半导体衬底110的背面上，即在第三绝缘膜117上、贯通电极120上及配线层121上形成将它们覆盖的保护层122。保护层122例如由抗蚀材料等构成。在保护层122中对应配线层121的位置设置开口部。而且，在于该开口部露出的配线层121上形成例如由焊锡等金属构成的球状导电端子123。
其次，如图26所示，沿未图示的切割线切割该半导体衬底110。由此，完成由具有贯通电极120的半导体芯片110A构成的多个半导体装置。
如上所述，根据本实施例的半导体装置及其制造方法，将从半导体衬底110的背面到达焊盘电极112的通孔116、和使形成于半导体衬底110表面侧的第二绝缘膜113开口的开口部114与焊盘电极112的两面对峙。即，焊盘电极112的两面由开口部114及通孔156的空间开放。因此，在焊盘电极112成膜时蓄积于该焊盘电极112上的应力从焊盘电极112的两面均匀地释放。
因此，焊盘电极112相对于半导体芯片110A(半导体衬底110)的表面容易保持水平状态。即，可最大限度地抑制现有例那样的焊盘电极112的变形。
另外，由于可最大限度地抑制焊盘电极112的变形，故在通孔116底部该焊盘电极112与连接的贯通电极120的连接不良被抑制，贯通电极120和焊盘电极112的连接的可靠性提高。结果可提高具有贯通电极的半导体装置的可靠性及成品率。
另外，上述的实施例不受导电端子123的形成限制。即，只要可将贯通电极120及配线层121、和未图示的电路衬底电连接，则未必需要形成导电端子123。例如，在半导体装置是LGA(Land Grip Array)型半导体装置的情况下，就不必在从保护层122局部露出的配线层121的一部分上形成导电端子123。
上述的实施例不受配线层121的形成限制。即，在将贯通电极210完全埋入第二通孔116内形成的情况下，未必需要形成配线层121。例如，该贯通电极120也可以与未图示的电路衬底直接连接而不介由配线层121及导电端子123。或，贯通电极120也可以在于通孔116的开口部露出的该贯通电极120上具有导电端子123，并不介由配线层121，而介由该导电端子123与未图示的电路衬底连接。
另外，在上述的实施例中，开口部114和通孔116的开口直径比焊盘电极112小，但也可以使其比该焊盘电极112大。本发明的特征是在半导体衬底的两面形成大致具有相同开口直径的开口。
另外，在本实施例中，由于是在上下具有配线层115、112的结构，故特别是在层积本发明的半导体装置构成迭层结构的半导体装置方面有效。

Claims (17)

1、一种半导体装置，其特征在于，具有：半导体芯片；焊盘电极，其形成于所述半导体芯片的表面侧；高熔点金属层，其形成于所述焊盘电极上；第一保护层，其形成于所述半导体芯片表面侧，覆盖在所述焊盘电极及所述高熔点金属层上；通孔，其从所述半导体芯片的背面到达该焊盘电极；贯通电极，其形成于所述通孔内，且与该通孔底部的焊盘电极电连接。
2、如权利要求1所述的半导体装置，其特征在于，所述高熔点金属层包含钛、铁合金、钽、钽合金、钨、钨合金中的某一种。
3、如权利要求1所述的半导体装置，其特征在于，具有：配线层，其与所述贯通电极电连接，延伸到所述半导体芯片的背面上；第二保护层，其形成于含所述配线层的半导体芯片上，使该配线层的一部分上露出。
4、如权利要求3所述的半导体装置，在所述配线层的一部分上具有导电端子。
5、一种半导体装置的制造方法，其特征在于，具有：在形成于半导体衬底表面侧的焊盘电极上形成高熔点金属层的工序；在含所述焊盘电极及所述高熔点金属层上的半导体衬底的表面侧形成第一保护层的工序；形成从所述半导体衬底的背面到达该焊盘电极的通孔的工序；在所述通孔内形成在该底部与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
6、如权利要求5所述的半导体装置的制造方法，其特征在于，所述高熔点金属层由钛、铁合金、钽、钽合金、钨、钨合金中的任一种构成。
7、如权利要求5所述的半导体装置的制造方法，其特征在于，具有：形成与所述贯通电极电连接，延伸到所述半导体衬底背面上的配线层的工序；在含所述配线层的半导体衬底上使该配线层的一部分上露出而形成第二保护层的工序。
8、如权利要求7所述的半导体装置的制造方法，其特征在于，具有在所述配线层的一部分上形成导电端子的工序。
9、一种半导体装置的制造方法，其特征在于，包括：形成从形成有焊盘电极和层积于该焊盘电极表面上的高熔点金属层的半导体衬底的背面到达该焊盘电极的通孔的工序；在所述通孔内形成在其底部与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
110、如权利要求9所述的半导体装置的制造方法，其特征在于，具有在含所述焊盘电极及所述高熔点金属层上的半导体衬底的表面侧形成第一保护层的工序。
11、一种半导体装置，其特征在于，具有：半导体芯片；焊盘电极，其介由第一绝缘膜形成于所述半导体芯片的表面侧；第二绝缘膜，其形成于所述焊盘电极的一部分上及所述第一绝缘膜上，且具有露出所述焊盘电极的开口部；第一配线层，其通过所述开口部与所述焊盘电极电连接，延伸到所述第二绝缘膜的一部分上；通孔，其从所述半导体芯片的背面到达该焊盘电极；贯通电极，其形成于所述通孔内，且通过该通孔与所述焊盘电极电连接。
12、如权利要求11所述的半导体装置，其特征在于，具有：第二配线层，其与所述贯通电极电连接，延伸到所述半导体芯片的背面上；保护层，其形成于含所述第二配线层的所述半导体芯片上，使该第二配线层的一部分上露出。
13、如权利要求12所述的半导体装置，其特征在于，在所述第二配线层的一部分上具有导电端子。
14、一种半导体装置的制造方法，其特征在于，具有：在半导体衬底的表面上介由第一绝缘膜形成焊盘电极的工序；覆盖所述焊盘电极，在该焊盘电极上及该第一绝缘膜上形成第二绝缘膜的工序；蚀刻所述第二绝缘膜的一部分，形成使所述焊盘电极露出的开口部的工序；在所述开口部内及所述第二绝缘膜的一部分上形成通过该开口部与所述焊盘电极电连接的第一配线层的工序；形成从所述半导体衬底的背面到达该焊盘电极的通孔的工序；形成通过所述通孔与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
15、如权利要求14所述的半导体装置的制造方法，其特征在于，具有：形成与所述贯通电极电连接并延伸到所述半导体衬底的背面上的第二配线层的工序；在含所述第二配线层的所述半导体衬底上以使该第二配线层的一部分上露出的方式形成保护层的工序。
16、如权利要求15所述的半导体装置的制造方法，其特征在于，具有在所述第二配线层的一部分上形成导电端子的工序。
17、一种半导体装置的制造方法，其特征在于，具有：形成从在覆盖焊盘电极而形成的第一绝缘膜上具有使该焊盘电极露出的开口部的半导体衬底的背面到达该焊盘电极的通孔的工序；形成通过所述通孔与所述焊盘电极电连接的贯通电极的工序；将所述半导体衬底切断分离成多个半导体芯片的工序。
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