JP3724110B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims description 190
- 238000005530 etching Methods 0.000 claims description 73
- 238000007747 plating Methods 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 38
- 229910045601 alloy Inorganic materials 0.000 claims description 28
- 239000000956 alloy Substances 0.000 claims description 28
- 238000007772 electroless plating Methods 0.000 claims description 22
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 18
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- 238000000992 sputter etching Methods 0.000 claims description 5
- ZODDGFAZWTZOSI-UHFFFAOYSA-N nitric acid;sulfuric acid Chemical compound O[N+]([O-])=O.OS(O)(=O)=O ZODDGFAZWTZOSI-UHFFFAOYSA-N 0.000 claims description 3
- 238000009713 electroplating Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 190
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 147
- 229910000679 solder Inorganic materials 0.000 description 27
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000003756 stirring Methods 0.000 description 5
- 229910018104 Ni-P Inorganic materials 0.000 description 4
- 229910018536 Ni—P Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 3
- 239000003054 catalyst Substances 0.000 description 3
- -1 hypophosphite ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003638 chemical reducing agent Substances 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KWSLGOVYXMQPPX-UHFFFAOYSA-N 5-[3-(trifluoromethyl)phenyl]-2h-tetrazole Chemical compound FC(F)(F)C1=CC=CC(C2=NNN=N2)=C1 KWSLGOVYXMQPPX-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 1
- 239000004327 boric acid Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000003411 electrode reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- LFLZOWIFJOBEPN-UHFFFAOYSA-N nitrate, nitrate Chemical compound O[N+]([O-])=O.O[N+]([O-])=O LFLZOWIFJOBEPN-UHFFFAOYSA-N 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229940085991 phosphate ion Drugs 0.000 description 1
- 229910001379 sodium hypophosphite Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003658 tungsten compounds Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10158—Shape being other than a cuboid at the passive surface
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
Description
【０００１】
【発明の属する技術分野】
この発明は、化合物半導体を用いた半導体装置の製造方法に関し、特にこの半導体装置に形成するバイアホール（貫通穴）の製造方法に関するものである。
【０００２】
【従来の技術】
準マイクロ波帯（約０．３〜３ＧＨｚ）以上の周波数でＩＣ（Integrated Circuit）を設計する際には、電子の波としての振る舞いが無視できなくなるため、一般的に分布定数線路を用いて設計しなくてはならない。この分布定数線路としては広くマイクロストリップ線路が用いられている。マイクロストリップ線路を用いる際には、図１７にその構成概略図を示すように、ＧａＡｓ基板１０１の表面上の電極パッド１０２と裏面金属である接地導体１０３とを電気的に接続するバイアホール１０４を形成することが必要であり、またＧａＡｓ基板１０１の表面上にはストリップ導体１０５が形成された状態となる。
【０００３】
さらに、図１８に、図１７に示すような半導体チップ（以下、ＩＣ基板と称す。）をパッケージ基板１０６にＡｕＳｎはんだ１０７を用いてダイボンドした際の断面図を示す。この図１８にあるように、はんだ上がりを防止するため、導体Ａｕ膜１０４ｂの表面のバイアホール１０４ａとなる領域のみにＮｉ等のバリアメタル１０８を形成していた。
【０００４】
また、図１８に示すように、バイアホール１０４ａが占有する領域は、その径がＧａＡｓ基板１０１の厚さの２倍以上である領域に相当していた。
【０００５】
このバイアホール構造と同様の構造を有する半導体装置が特開平２−１６２７３５号公報に開示されている。
上記の文献に記載されたバイアホール部の形成方法を図１９を用いて説明する。
まず、図１９（ａ）に示すようにＧａＡｓ基板１０１の表面上に電極パッド１０２をパターニングし、さらに図１９（ｂ）に示すように、ＧａＡｓ基板１０１の裏面に、電極パッド１０２の形成位置の裏側に開口パターンを有するエッチングマスク１０９ａをパターニングし、その後、図１９（ｃ）に示すようにＧａＡｓ基板１０１の裏面に対してウェットエッチングを行い開口部１０９を形成する。このときのＧａＡｓ基板１０１の裏面における開口部１０９の開口径は、ＧａＡｓ基板１０１の厚さの２倍程度の大きさとなる。図１９（ｄ）に示すように、エッチングマスク１０９ａは除去する。
【０００６】
次に、図１９（ｅ）に示すように、ＧａＡｓ基板１０１の裏面全面に導体Ａｕ膜１０４ｂをメッキする。
その後、図１９（ｆ）に示すように、ＧａＡｓ基板１０１の裏面のバイアホール１０４ａとなる領域以外の領域にレジストパターン１１０を形成する。
このレジストパターン１１０は、バイアホール１０４ａに相当する領域に開口パターンを有するものである。
【０００７】
さらに、図１９（ｇ）に示すように、ＧａＡｓ基板１０１に対して電解若しくは無電解Ｎｉメッキを行い、バイアホール１０４ａの表面にＮｉからなるバリアメタル１０８を選択的に形成する。
その後、図１９（ｈ）に示すようにレジストパターン１１０をエッチング除去し、ＩＣ基板を得る。
【０００８】
さらに、図１９（ｈ）に示すＩＣ基板の裏面とパッケージ基板１０６の表面とをＡｕＳｎはんだ１０７により接着することで図１８のような断面構造の半導体装置を得ることが可能となる。
【０００９】
しかし、図１８に示した半導体装置に含まれるバイアホール１０４（図１９においてはバイアホール１０４ａ）はＧａＡｓ基板１０１の裏面から表面に到達するまでウェットエッチングを行うということにより開口を行っていた。
【００１０】
しかし、上記のようにウェットエッチングによって開口を行うとＧａＡｓ基板１０１の裏面側に形成される開口部１０９の径はおよそＧａＡｓ基板１０１の膜厚の２倍程度またはそれ以上の大きさになっていた。半導体装置の微細化に伴い、素子の微細化を進める上でバイアホール１０４ａの縮小は大きな問題となっていた。
【００１１】
この問題を解決するために、特開平７−１９３２１４号公報に記載されたような、高アスペクト比の開口部をＲＩＥ（Reactive Ion Etching）により開口し、この開口部内にバイアホールを形成する半導体装置を、本願の発明者のうちの一人が既に発明している。
この特開平７−１９３２１４号公報に記載のバイアホールの断面構造を図２０（ａ）に示す。
【００１２】
図２０（ａ）において、符号１１１はＧａＡｓ基板１０１の裏面に付着した下層配線１１１であり、１１２はＧａＡｓ基板１０１の表面に積層された膜であり、バイアホールを作り込む開口部１０９を形成する際に、エッチングマスクとなる絶縁膜、１１３は開口部１０９の内壁にスパッタリング法によって積層されたＴｉ、Ｃｒ、Ｎｉのいずれかの物質とＡｕとの２層構造であるスパッタ層、１１４はスパッタ層１１３が積層された開口部１０９内に積層された無電解Ｎｉメッキ層、１１５は無電解Ｎｉメッキ層１１４の表面に積層されたＡｕメッキ層であり、１１６はスパッタ層１１３、無電解Ｎｉメッキ層１１４、Ａｕメッキ層１１５からなる給電層をそれぞれ示している。
【００１３】
上記のような半導体装置はＧａＡｓ基板１０１内のバイアホール１０４ａとなる開口部１０９の内壁及び底面に、メッキによって成膜を行う際の触媒となるスパッタ層１１３を成膜した際に開口部内壁が平坦とならないため、さらにその表面に無電解Ｎｉメッキ層１１４を成膜し、その表面を平坦なものとすることで、給電層１１６の主体となるＡｕメッキ層１１５をＧａＡｓ基板１の表面及びバイアホール１０４ａとなる開口部の内壁の形状に沿って均一な厚さとなるように形成することができた。
【００１４】
この図２０（ａ）示したバイアホール１０４ａは、まず、図２０（ｂ）に示すように、エッチングマスクパターンとして絶縁膜１１２をＧａＡｓ基板１０１の表面上にパターニングした後、これをエッチングマスクとしてＲＩＥにより高アスペクト比の開口部１０９（ＧａＡｓ基板１０１を貫通していない）を形成し、この内部に給電層１１６を形成してからＧａＡｓ基板１０１の裏面を給電層１１６の一部が露出するまでエッチバックし、その後ＧａＡｓ基板１０１の裏面に下層配線１１１を形成して得ることが記載されている。
【００１５】
図２０（ａ）に示すような構造の高アスペクト比の開口部内にバイアホール１０４ａを形成することで、ウェットエッチングにより開口していた場合の数分の１の占有面積のバイアホール１０４ａとすることが可能である。
【００１６】
【発明が解決しようとする課題】
この発明は上記のような問題を解決するためのものであり、占有面積が小さいバイアホールを有し、さらに、はんだ上がり現象が生じず、クラックが形成されないような安定した構造の半導体装置、及びその製造方法、さらにはその製造方法に適したエッチャントを得ることを目的とする。
【００２６】
【課題を解決するための手段】
この発明の請求項１記載の半導体装置の製造方法は、半導体基板の表面に電極パッドを形成する工程、上記半導体基板の裏面から上記表面にかけてドライ異方性エッチングによってアスペクト比が１以上１０／３以下の筒状の開口部を形成する工程、上記開口部の内壁及び底面を含む上記裏面の全面にメッキによりＡｕ膜を成膜する工程、上記Ａｕ膜上に、上記裏面の全面にメッキによりＮｉ系合金無電解メッキ膜を成膜する工程、上記開口部を含むバイアホールとなる領域を覆うマスクを形成する工程、上記マスクをエッチングマスクとして上記Ｎｉ系合金無電解メッキ膜をエッチングし、上記バイアホールに相当する領域のみに選択的に上記Ｎｉ系合金無電解メッキ膜を残す工程、上記マスクを除去する工程を含むものである。
【００２７】
さらに、この発明の請求項２記載の半導体装置の製造方法は、上記の請求項１の記載の半導体装置の製造方法において、Ｎｉ系合金無電解メッキ膜をエッチングする際に、エッチャントとして、硫酸（９６wt％）、硝酸（７０wt％）、純水の割合が１：１：３である硫硝酸を用いてエッチングを行うか、若しくはイオンミリングによってエッチングを行うものである。
【００３６】
【発明の実施の形態】
実施の形態１．
占有面積の小さなバイアホールを形成するためには、表面に電極パッドがパターニングされたＧａＡｓ基板に対し、その裏面からドライ異方性エッチングによって高アスペクト比の開口部を形成し、この内壁にＡｕ膜を成膜する方法を用いる。
【００３７】
図１に、ドライ異方性エッチングによりＧａＡｓ基板１の表面から裏面までを貫通するように高アスペクト比（アスペクト比は１．０以上の値とする。）の開口部３を形成し、この開口部３の内部に導体Ａｕ膜４を積層してバイアホール３ａを形成するＩＣ基板の例を示す。
【００３８】
まず、図１（ａ）に示すように、厚さが１００μｍであるＧａＡｓ基板１の表面にＴｉ薄膜を介してＡｕ膜を積層し、これをパターニングして図１（ａ）に示すように、断面図の水平方向の寸法が９０μｍ程度の大きさとなる電極パッド２を形成する。この電極パッド２は、例えばＧＮＤに接続する。次に、この電極パッド２が形成されたＧａＡｓ基板１の裏面に、バイアホール３ａを作り込む開口部３に相当する開口パターンを有するネガ型フォトレジストからなるレジストパターンを形成し、これをエッチングマスクとしてＧａＡｓ基板１に対して電極パッド２の裏面が露出するまでドライ異方性エッチングを行い、開口部３を形成する。その後、エッチングマスクとして用いたレジストパターンは除去する。
【００３９】
このときの開口部３の開口径は６０μｍとなるように形成することで、開口部３のアスペクト比は１．７程度となる。従来の技術のようにウェットエッチングのみによりバイアホールとなる開口部を形成した場合は、少なくともＧａＡｓ基板１の厚さの２倍程度の径の開口部がＧａＡｓ基板１の裏面に形成されるため、高アスペクト比の開口部３を形成することで占有面積は従来の占有面積の数分の１に縮小することが可能である。この発明において、高アスペクト比とは、少なくともアスペクト比の値が１以上のものを指し、その上限は、１０／３程度の値であり、バイアホールとなる開口部を形成する上での加工技術による制約により決定される値とする。
【００４０】
その後、図１（ｂ）に示すように、ＧａＡｓ基板１の裏面全面に対し、Ａｕメッキを行い、開口部３の内壁及び底面に位置する電極パッド２の裏面にもＡｕ膜４を積層し、バイアホール３ａを得る。
図１に示すように、高アスペクト比の開口部３を形成すれば、最終的にバイアホール３ａが占める水平方向の寸法を従来の数分の１程度の大きさに縮小できると考えられる。
【００４１】
しかし、図１（ｂ）に示すバイアホール３ａを有するＩＣ基板に対してダイボンド処理を行った場合、次のような問題がある。図２に示すように、バイアホール３ａ内の表面がＮｉにより覆われていない場合、パッケージ基板５とＩＣ基板とを接着するダイボンド工程において、ＡｕＳｎはんだ６がバイアホール３ａ内部に充填された状態となり、このときの３００℃程度温度による加熱のために、電極パッド２の表面の表面にもＡｕＳｎはんだ６が析出するはんだ上がり現象が起こる（符号７ではんだ上がりの部分を示す）という問題である。
【００４２】
しかし、バイアホール３ａを作り込む高アスペクト比の開口部３内に導体Ａｕ膜４をメッキすることはできても、さらにその表面にＮｉ膜を選択的にメッキすることは従来のＮｉメッキ方法では困難であった。
高アスペクト比の開口部であるブラインドホール（片方が閉じた穴）内へのメッキには低い電解電流密度条件の適用が必要であることが前提となっているが、電解Ｎｉメッキの場合においては、Ｎｉの電極反応の標準水素電位ＵHは−０．２５０Ｖであり、水素の標準水素電位（ＵH＝±０Ｖ）であり、Ｎｉが水素に比べて卑側にあるので、低い電解電流密度、電圧条件範囲では後者の還元反応の方が優先的に起こってしまい、Ｎｉ膜を成長させることができなかった。
【００４３】
また、Ｎｉ系合金無電解メッキの場合は、次のような点で問題となる。まず、図３（ａ）に示すように、図１（ｂ）に示す被処理基板（以下、製造過程のＩＣ基板を被処理基板と称す。）に対し、バイアホール３ａとなる領域以外を覆うようにネガ型フォトレジストからなるレジストパターン８を形成する。その後、図３（ｂ）に示すように、ＧａＡｓ基板１の裏面に一般的なＮｉ系合金無電解メッキ方法を用いてＮｉ膜９を形成する。ここで成膜されるＮｉ膜９は開口部３の開口端のみに形成され、開口部３の内部には成膜されない。
このときのメッキ処理について、以下に詳述する。
【００４４】
図４はＮｉ系合金無電解メッキ（リンを含有）の際の反応式、式１〜５を示している。
まず、Ｎｉメッキ溶液に被処理基板を浸し、低電解電流密度条件下におく。
ここで、まず式１に示すように、次亜リン酸イオンがＰｄ触媒の存在下において分解し、リン酸イオンと原子状水素が発生する。このリン酸イオンは式２に示すよう水と結合する。
【００４５】
次に、式３に示すように、式１において発生した原子状水素はＰｄに吸着して活性化され、硫酸Ｎｉとしてメッキ液中に存在するＮｉイオンを還元する。ここで生成される金属Ｎｉは触媒であるＰｄ上に成長する。このとき、メッキ液中には副生成物として硫酸が生じる。
【００４６】
さらに、式４に示すように、次亜リン酸イオンは活性化された原子状水素によって還元され、Ｎｉと結合してＮｉ−Ｐ合金メッキ膜となる。
この他、次亜リン酸イオンは式５に示すように、触媒作用で分解され、分子状水素が生成する。この分子状水素の発生は、被着物表面近傍における液の撹拌作用を有している。
【００４７】
上記の式１〜５の反応は、メッキ液の撹拌が十分に行われている部分においては正常に行われるが、撹拌が不十分である部分においては、式３に示す反応で、Ｎｉの還元が行われると同時に生じる硫酸によってバイアホール３ａ内のメッキ液のｐＨが小さな値となり、反応は図４中の式６が示すように、Ｎｉはイオン化し、分子状水素が生成され、Ｎｉ膜９はそれ以上成長しなくなる。
【００４８】
バイアホール以外の、例えばＧａＡｓ基板１の平坦な裏面全面に無電解Ｎｉメッキ処理を施す場合では、図４の式５において生じる分子状水素の発生によりひき起こされるマイクロストリームがメッキ液に対し十分な撹拌効果を与えているが、ドライエッチングによって形成する開口部３のように高アスペクト比の開口部（ブラインドホール）の内部では分子状水素の発生が少ないと撹拌不足による悪影響を受けやすい。
【００４９】
図３（ａ）に示すように、ＧａＡｓ基板１の裏面の、バイアホール３ａ以外の領域に対し、Ａｕ膜４上にレジストパターン８を成膜し、無電解Ｎｉメッキ処理を行うと、メッキ反応の生じる領域が小さくなり、分子状水素の生成によるメッキ液の撹拌が十分になされず、結果的に図３（ｂ）に示すように、開口部の内部ではＮｉが生成されず、開口部のＧａＡｓ基板１の裏面の近傍にのみわずかにＮｉ膜９が生成された状態となるのである。
【００５０】
そこで、この実施の形態１では、無電解Ｎｉメッキの際に、ＧａＡｓ基板１の裏面全面においてメッキを行うことで水素を十分に発生させ、メッキ液の撹拌効果を得、バイアホール３ａを作り込む開口部３の内壁及び底面の全面に、均等な厚さのＮｉ膜を成膜する例を示す。
【００５１】
図５はこの発明の実施に形態１を示す半導体装置の要部の断面図であり、既に説明した符号と同一符号は同一、若しくは相当部分を示している。
この図５に示した半導体装置は、パッケージ基板５上にＡｕＳｎはんだ６を用いてＩＣ基板をダイボンドした段階のものであり、バイアホール３ａとなる開口部の内壁には選択的にＮｉ膜９ａ（正確にはＮｉ系合金無電解膜）が成膜されているため、ＡｕＳｎはんだ６がバイアホール３ａ内に充填されることなく、ＩＣ基板とパッケージ基板５を良好な状態に接着することが可能である。
【００５２】
次に、図５の構造の半導体装置の製造工程について説明する。
まず、既に説明に用いた図１（ａ）に示すように、厚さが１００μｍ程度であるＧａＡｓ基板１の表面に電極パッド２を形成し、さらに電極パッド２が形成された位置のＧａＡｓ基板１の裏面から電極パッド２の裏面が表出するまでドライ異方性エッチングを行い開口径６０μｍ程度の円筒状の開口部３を形成する。
【００５３】
その後、既に説明に用いた図１（ｂ）に示すようにＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面に０．５μｍ程度の厚さのＡｕ膜４をメッキする。ここで成膜するＡｕ膜４の開口部３内に位置する部分が実質的にバイアホール３ａとしての役割を果たす。
【００５４】
次に、図６（ａ）に示すように、ＧａＡｓ基板１の裏面全面にＮｉ系合金無電解メッキ処理を施し、０．５μｍ程度の厚さのＮｉ膜９ａを成膜する。
このときに、ＧａＡｓ基板１の裏面にはマスクを形成せずに裏面全面にメッキを行うため、図４のメッキ反応式５のように分子状水素ガスが、バイアホール３ａの近傍のみを選択的にメッキする場合よりも大量に発生し、これによって引き起こされるマイクロストリームを、バイアホール３ａを形成する開口部３の内部にまで導入でき、メッキ液の撹拌を十分に行えるため、バイアホール３ａを作り込む開口部３の内壁及び底面を含むＧａＡｓ基板１の裏面全面にＮｉ膜９ａを均一な膜厚に成膜できる。
【００５５】
ここで成膜されるＮｉ膜９ａ、正確にはＮｉ系合金無電解膜は、リンを含むＮｉ−Ｐ膜、ホウ素を含むＮｉ−Ｂ膜、またタングステンを含むＮｉ−Ｂ−Ｗ膜等がある。
市販されているそれぞれのＮｉ系合金無電解メッキ液としては、Ｎｉ−Ｐ膜の成膜には次亜リン酸ナトリウムを還元剤として用い、Ｎｉ−Ｂ膜の成膜にはホウ酸を還元剤として用い、さらにタングステンを含むＮｉ系合金膜を成膜する場合はタングステン化合物を含むメッキ液を用いて、誘動共析させることでＷを含むＮｉ系合金無電解膜を得ることができる。
【００５６】
なお、電極パッド２が形成されたＧａＡｓ基板１の表面はあらかじめメッキ処理の前段階に置いてマスクをかけるなどして、裏面と同様にＮｉ膜９ａが成膜されないようにしておき、またＮｉ膜９ａの成膜後にマスクを除去することは言うまでもない。
【００５７】
次に、図６（ｂ）に示すように、ＧａＡｓ基板１の裏面のバイアホール３ａの形成領域に位置するＮｉ膜９ａ上にポジ型フォトレジストからなるレジストパターン１０を形成する。このレジストパターン１０の水平方向の寸法は９０μｍ程度の大きさであり、このレジストパターン１０によって、開口径６０μｍの開口部がマスクされた状態となる。
【００５８】
その後、図６（ｃ）に示すように、レジストパターン１０をエッチングマスクとして、バイアホール３ａ以外のＮｉ膜９ａを、硫硝酸（９６wt％硫酸：７０wt％硝酸：水＝１：１：３）を用いて除去することにより、バイアホール３ａの表面のみに選択的にＮｉ膜９を残す。エッチャントとして上記のように酸化剤である硫酸（９６wt％）、Ｎｉを安定に溶かすソルベントの機能を有する硝酸（７０wt％）、希釈剤である純水の割合が１：１：３である硫硝酸を用いることで、室温において、Ｎｉ−Ｐ、Ｎｉ−Ｂ等の難溶性Ｎｉ系合金無電解メッキ膜を２５００Å／分のレートでエッチングすることが可能である。
その後、図６（ｄ）に示すように、レジストパターン１０を除去することでＩＣ基板を得られる。
【００５９】
また、上記の説明においては、図６（ｃ）〜（ｄ）の処理段階において、レジストパターン１０をエッチングマスクとして硫硝酸をエッチャントとして用い、選択的なＮｉ膜９ａのエッチングを行う例を示したが、別の方法として、イオンミリング法によっても同様にＮｉ膜９ａを選択的にエッチングすることが可能となる。
【００６０】
次に、ＧａＡｓ基板１の表面にＩＣとして必要となる素子を形成を行った状態のＩＣ基板をパッケージ基板５にＡｕＳｎはんだ６を用いて接着することで図５に示すような断面構造を有する半導体装置を得られる。
このとき、ＡｕＳｎはんだ６との濡れ性の悪いＮｉ膜９とは互いに接することがなく、ＧａＡｓ基板１のＡｕ膜４とＡｕＳｎはんだ６が密着した状態となるため、バイアホール３ａの内部にまでＡｕＳｎはんだ６が充填されず、はんだ上がり現象が起こることはない。
【００６１】
また、あらかじめバイアホール３ａをドライ異方性エッチングにより形成した円筒状の開口部３内に作り込むようにしたことにより、従来のウェットエッチングにより形成した開口部内にバイアホールを形成した場合と比較すると、ＧａＡｓ基板１の膜厚が局部的に小さくなるということがないため、クラックが発生するという問題も解消でき、良好な構造の半導体装置を得ることが可能となる。
【００６２】
このように、バイアホール３ａ内にＡｕ膜４を成膜後、ＧａＡｓ基板１の裏面全面にＮｉ系合金無電解メッキ膜（Ｎｉ膜９ａ）を成膜することで、高アスペクト比の開口部３内に良好な状態にＮｉ膜９ａを成膜することが可能であり、バイアホール３ａ以外の不要な部分のＮｉ膜９ａについては、上述したような硫硝酸（エッチャント）を用いて、またはイオンミリングによってエッチング除去を行うことが可能である。
このようにバイアホール３ａを形成したＩＣ基板はダイボンドの際においても、はんだ上がり現象を抑制し、クラックを形成することもなく、良好な形状の半導体装置を得ることが可能となるというものである。
【００６３】
また、上記のように、高アスペクト比の開口部３を形成する際に、最初にバイアホール３ａが位置する領域のＧａＡｓ基板１の表面に電極パッド２を作り込んでおき、ＧａＡｓ基板１の裏面から表面までを一度のエッチングによって穿つため、図２０（ａ）及び（ｂ）を用いて説明した従来技術と比較すると、ＧａＡｓ基板１に対する全面エッチングの工程等、ＧａＡｓ基板１に対するエッチングの回数を省略できるなど、製造工程数を少なくすることが可能である。
また、ドライ異方性エッチングによってバイアホール３ａを作り込む開口部３を開口しているため、占有面積の小さいバイアホールを形成することが可能であることは言うまでもない。
【００６４】
さらに、この実施の形態１では膜厚１００μｍの場合に開口径６０μｍの開口部をドライ異方性エッチングによって形成した例を示したが、ＧａＡｓ基板の膜厚が１００μｍである場合、開口径を３０μｍ程度の大きさとしても十分に良好な形状のバイアホールを形成することが可能である。
従って、バイアホールの占有面積と、その形状、電気的な特性が全て良好な状態となる好ましい範囲は、バイアホールを作り込む開口部のアスペクト比の大きさが１〜１０／３の範囲であることが分かる。
また、開口径３０μｍ以下の大きさであって、図５に示すバイアホール３ａと同じ形状を物理的に形成できる範囲をとることも可能である。
上記の説明では開口部３の形状が主に円筒状であるものについて示したが、その水平方向の開口形状が完全な円ではなく楕円でも良く、また円柱状のものとすることも可能である。
【００６５】
典型的なＧａＡｓ基板の膜厚としては、３５０μｍ、１５０μｍ、１００μｍ、３０μｍのものがあるが、このうちバイアホールを形成するタイプのＧａＡｓ基板厚には１５０μｍ、１００μｍ、３０μｍのものがあり、その内で、実用的にドライ異方性エッチングによって開口部を形成するという観点から、この実施の形態１の技術を適応できるのは１００μｍと３０μｍの膜厚のＧａＡｓ基板のみである。３０μｍの膜厚のＧａＡｓ基板を用いた場合においても、１００μｍの膜厚のＧａＡｓ基板に対してバイアホールを形成する場合と同様に処理し、占有面積が小さく、良好な形状、電気特性の半導体装置を形成することが可能である。
また、この発明によるバイアホールの構造は（実施の形態２以降において説明する構造も含めて）ＩＣ基板にだけでなく、ＦＥＴ（Field Effect Transistor） にも適応可能であることは言うまでもない。
【００６６】
実施の形態２．
実施の形態１においては、高アスペクト比のドライ異方性エッチングによって形成された開口部３内にバイアホール３ａを形成し、ＧａＡｓ基板１の裏面の全面にＡｕ膜４を積層し、バイアホール３ａ部分にのみＮｉ膜９ａを形成した例を示した。
この実施の形態２では、高アスペクト比の開口部内に形成されるバイアホールを有し、バイアホールの構成要素であるＮｉ膜がバイアホール部だけでなくＧａＡｓ基板の裏面全面に成膜されている半導体装置について説明する。
【００６７】
図７は、この実施の形態２の半導体装置の要部断面図であり、この図７において符号１１はバイアホール３ａの形成領域以外の領域の、Ｎｉ膜９ｂの表面に積層されたＡｕ膜をそれぞれ示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００６８】
図７に示すとおり、この実施の形態２による半導体装置では、ＩＣ基板を構成するＧａＡｓ基板１の表面から裏面にかけてバイアホール３ａが形成されており、このバイアホール３ａの形成領域では実施の形態１と同様に膜厚０．５μｍのＡｕ膜４と、その表面に積層された膜厚０．５μｍ程度のＮｉ膜９ｂとの２層構造をとり、バイアホール３ａ以外の領域のＧａＡｓ基板１の裏面にはＡｕ膜４及びＮｉ膜９ｂに加え、さらに別のＡｕ膜１１が積層された３層構造となっている点に特徴がある。Ａｕ膜１１の膜厚は２．０μｍ程度である。
【００６９】
次に、この図７の半導体装置の製造方法について説明する。
まず、実施の形態１において示した図６（ａ）の段階までは同様に処理し、バイアホール３ａとなるＡｕ膜４とＮｉ系合金無電解メッキ膜であるＮｉ膜９ｂ（図６（ａ）においてはＮｉ膜９ａ）をＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面に成膜する。
【００７０】
次に、図８（ａ）に示すように、Ｎｉ膜９ｂの表面にＡｕ膜１１をメッキにより２．０μｍ程度の膜厚となるように積層する。
その後、図８（ｂ）に示すように、ＧａＡｓ基板１の裏面上にバイアホール３ａが占める領域に相当する開口パターンを有するポジ型フォトレジストからなるレジストパターン１２をパターニングする。
【００７１】
次に、図８（ｃ）に示すように、レジストパターン１２をエッチングマスクとしてＡｕ膜１１に対して選択的にエッチングを行い、バイアホール３ａの形成領域に位置するＡｕ膜１１を除去する。
その後、図８（ｄ）に示すようにエッチングマスクとして用いたレジストパターン１２を除去し、ＩＣ基板を得る。
【００７２】
以上のようにしてＩＣ基板内にバイアホール３ａを形成することが可能である。
その後、パッケージ基板５の表面とＩＣ基板の裏面をＡｕＳｎはんだ６を用いて接着すると図７に示すような半導体装置を得ることができる。
【００７３】
このように、ダイボンド処理を行う際に、バイアホール３ａの表層にＮｉ膜９ｂを露出させた状態で、ＡｕＳｎはんだ６を用いてパッケージ基板５とを接着させることが可能となるため、バイアホール３ａの内部にまでＡｕＳｎはんだ６が充填されず、はんだ上がりがない、良好な形状の半導体装置を得ることが可能となる。
【００７４】
また、ドライ異方性エッチングによってバイアホール３ａを作り込む開口部３を形成しているため、局部的にＧａＡｓ基板１の厚さが小さくならず、クラックの発生を抑制できる。さらに占有面積の小さいバイアホール３ａを形成することが可能であることは言うまでもない。
【００７５】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００７６】
実施の形態３．
次に、この発明の実施の形態３の半導体装置の要部断面図を図９に示す。図９において、１１ａは蒸着によって成膜したＡｕ膜を示すものであり、このＡｕ膜はＧａＡｓ基板１の裏面の平坦部分に主に積層され、バイアホール３ａ内にはほとんど成膜されていない。その他、図面に付した符号は、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００７７】
図９の半導体装置を得るために、実施の形態１に示した図６（ａ）の半導体装置の製造方法に従って同様に処理し、バイアホール３ａは、膜厚１００μｍのＧａＡｓ基板１の裏面全面にメッキによってＡｕ膜４及びＮｉ膜９ｂを（図６（ａ）においてはＮｉ膜９ａに相当する。）それぞれ０．５μｍの膜厚となるように積層する。
【００７８】
その後、図１０に示すように、ＧａＡｓ基板１の裏面全面に蒸着法によってＡｕ膜１１ａを積層し、ＧａＡｓ基板１の裏面上にはＡｕ膜４、Ｎｉ膜９ｂ、Ａｕ膜１１ａが積層された３層構造の膜が形成され、一方、裏面から穿たれた開口部３の内壁及び底面にはＡｕ膜４及びＮｉ膜９ｂが積層された２層構造の膜が形成された状態となる。
【００７９】
このように蒸着法によって成膜されるＡｕ膜１１ａはＧａＡｓ基板１の裏面と開口部３の解放された端部の近傍にのみ薄く形成され、開口部３の内部にはＡｕ膜１１ａは成膜されず、その領域においてはＮｉ膜９ｂが露出した状態のＩＣ基板を得られる。
その後、ダイボンドの際にＡｕＳｎはんだ６が開口部３内に充填されることがなく、図９に示すように、はんだ上がりの恐れのない、良好な形状の半導体装置を得ることが可能となる。
【００８０】
また、ドライ異方性エッチングによって開口部３を開口しているため、占有面積の小さいバイアホール３ａを形成することが可能であり、また局部的にＧａＡｓ基板１の膜厚が小さくなる部分がないためクラックの発生を抑制できることは言うまでもない。
【００８１】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００８２】
実施の形態４．
既に説明した実施の形態１〜３においては、バイアホール３ａを作り込む開口部３は高アスペクト比の円筒状のものであった。
この実施の形態４に示す半導体装置は、バイアホールは円筒状に形成された開口部内に作り込むのではなく、ＧａＡｓ基板１の裏面近傍においては比較的開口径が大きく、ＧａＡｓ基板１の表面の近傍においては比較的開口径が小さい、開口径の大きさが少なくとも２段階に変化している開口部に作り込むことを特徴としている。
【００８３】
次に、この発明の実施の形態４の半導体装置の要部断面図を図１１に示す。
この図１１において、バイアホール３ａを作り込む膜厚１００μｍのＧａＡｓ基板１に形成される開口部３の形状は、ＧａＡｓ基板１の裏面から５０μｍ程度の深さまでは開口径１００μｍ（大径）の円筒状であり、この大径の開口部の底面位置である５０μｍの深さからＧａＡｓ基板１の表面にかけては開口径６０μｍ（小径）の円筒状の、２段階の開口径の開口部３から構成されている。
【００８４】
また、図１１において符号４ａは、２段階の開口径の開口部３の内壁及び底面とＧａＡｓ基板１の裏面に均一な厚さに積層されたＡｕ膜、９ｃはＡｕ膜４ａの表面の開口部３の１００μｍ程度の大径の開口部の内壁及び底面、ＧａＡｓ基板１の裏面のバイアホール３ａに含まれる領域（開口部３の外周の近傍の領域）に選択的に成膜されたＮｉ膜を示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００８５】
図１１に示す半導体装置は、バイアホール３ａを作り込む開口部３の開口径が６０μｍである領域では、バイアホール３ａを構成する物質はＡｕ膜４ａのみであり、開口径が１００μｍである開口部３の内部とＧａＡｓ基板１の裏面の開口部３の周辺（他の開口径と同じ点を中心として描いた１３０μｍの径の円内に含まれる範囲）では、バイアホール３ａを構成する物質はＡｕ膜４ａと、その表面に積層されたＮｉ膜９ｃからなる２層構造であることを特徴としている。
【００８６】
次に、図１１の半導体装置の製造方法について説明する。
まず、図１２（ａ）に示すように、ＩＣ基板を構成するＧａＡｓ基板１の表面にＴｉ薄膜とＡｕ膜を順次積層し、これらの膜を一辺が９０μｍ程度の大きさの電極パッド２の形状にパターニングする。さらに電極パッド２が形成されたＧａＡｓ基板１の裏面に開口径１００μｍの開口パターンを有するポジ型フォトレジストからなるレジストパターン１３を形成する。
【００８７】
次に、図１２（ｂ）に示すように、レジストパターン１３をエッチングマスクとしてＧａＡｓ基板１に対してドライ異方性エッチングを行い、ＧａＡｓ基板１の裏面から５０μｍ程度の深さ（ＧａＡｓ基板１の厚さの半分程度の深さ）まで掘り下げた形状の開口部３を形成する。
その後、図１２（ｃ）に示すように、レジストパターン１３を除去する。
【００８８】
次に、図１２（ｄ）に示すように、電極パッド２及び開口部３の中央にあたる点を基準として開口径が６０μｍである開口パターンを有するレジストパターン１４をＧａＡｓ基板１の裏面に形成する。
その後、図１２（ｅ）に示すように、このレジストパターン１４をエッチングマスクとしてＧａＡｓ基板１に対してドライ異方性エッチングを行い、開口径６０μｍの大きさの円筒状の開口部を新たに穿ち、ＧａＡｓ基板１を貫通する２段階の開口径を持つ開口部３を形成する。
次に、図１２（ｆ）に示すように、このエッチングマスクとして用いたレジストパターン１４はエッチング除去する。
【００８９】
次に、図１２（ｇ）に示すように、ＧａＡｓ基板１の裏面にＡｕ膜４ａをメッキする。このＡｕ膜４ａの膜厚は０．５μｍ程度となるように成長させる。
その後、図１２（ｈ）に示すように、ＧａＡｓ基板１の裏面に、開口部３を含む開口径１３０μｍの領域に相当する開口パターンを有するレジストパターン１５を形成する。このレジストパターン１５の形成領域がバイアホール３ａとなる領域である。
【００９０】
次に、図１２（ｉ）に示すように、一般的なＮｉメッキ方法によってＧａＡｓ基板１の裏面にＮｉ膜９ｃ成膜する。このＮｉ膜９ｃは通常行われているＮｉメッキによるものであり、電解メッキ方法を用いても良い。またＮｉ系合金無電解メッキによりＮｉ膜９ｃを得ることも可能であり、この場合においても既に説明したように、ＧａＡｓ基板１の裏面のバイアホール３ａに相当しない領域をレジストパターン１５でマスクしていることから、開口径が６０μｍ程度の小径の開口部内にはＮｉ膜９ｂのメッキがなされず、開口径が１００μｍ程度である大径の開口部内と、バイアホール３ａに相当する領域のＧａＡｓ基板１の裏面に選択的にＮｉ膜９ｃが形成された状態となる。
【００９１】
その後、図１２（ｊ）に示すようにレジストパターン１５を除去し、ＩＣ基板を得る。
さらにダイボンド工程を経ることで図１１に示すような半導体装置を得ることが可能である。
【００９２】
図１１のように形成された半導体装置においては、バイアホール３ａに相当する領域の開口部３のうち、ＧａＡｓ基板１の裏面に近い１００μｍ以上の径の部分に選択的にＮｉ膜９ｃを成膜することができる。
従って、Ｎｉ膜９ｃの成膜後はＧａＡｓ基板１の裏面に形成していたレジストパターン１５を除去する工程を経るだけでダイボンド工程に移ることが可能である。
【００９３】
ダイボンドの際においても、既に説明した実施の形態の場合と同様に、はんだ上がり現象、クラックの発生を抑制することが可能であり、占有面積も、バイアホール３ａの水平方向の寸法は最大で１３０μｍ、また、開口部３の水平方向の最大開口径は１００μｍと比較的小さな寸法とすることが可能となる。
さらに、上記の説明では開口部３の形状のうち、小径の開口部が主に円筒状であるものについて示したが、その水平方向の開口形状が完全な円ではなく楕円でも良く、また円柱状のものとすることも可能である。
【００９４】
また、この実施の形態においては、バイアホール３ａを作り込む開口部３の小径の開口部の開口径が６０μｍである例を示したが、２５〜６０μｍの開口径とすることでも、同様の効果を奏する半導体装置を形成することが可能となる。下限値はＧａＡｓ基板１に対する開口とＡｕ膜４ａの成膜が可能であり、バイアホールとしての電気特性を良好に確保できる限界値である。
【００９５】
実施の形態５．
次に、この発明の実施の形態５の発明について説明する。
図１３はこの発明の実施の形態５による半導体装置の要部断面図であり、ＧａＡｓ基板１に設けられた開口部３の形状は実施の形態４に示した開口部３の形状と同様であり、大径と小径の開口部から構成されている。
この実施の形態５による半導体装置の特徴は、バイアホール３ａを構成する導電膜にあり、ＧａＡｓ基板１の裏面に成膜されるＡｕ膜４ｂと、このＡｕ膜４ｂの表面に積層されるＮｉ膜（Ｎｉ系合金無電解メッキ膜）９ｄが、ＧａＡｓ基板１の裏面全面（開口部３の内壁を含む）に成膜されていることであり、さらにバイアホール３ａ以外の領域にはＮｉ膜９ｄの表面にＡｕ膜１１ｂがさらに積層されているという点である。
【００９６】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００９７】
図１３に示す半導体装置の製造方法は、まず、実施の形態４の図１２（ａ）〜（ｆ）に従って、ＧａＡｓ基板１の裏面から５０μｍ程度の深さまでの１００μｍの径の開口部３を形成する。その後、ＧａＡｓ基板１の表面まで達する６０μｍの径の開口部３を形成し、ＧａＡｓ基板１の裏面全面にＡｕ膜４ｂをメッキする。
さらに、実施の形態２の図８（ａ）〜（ｄ）に相当する製造方法に従い、Ａｕ膜４ｂ上の全面に無電解Ｎｉ合金膜メッキによりＮｉ膜９ｄ（Ｎｉ膜９ｄは、図８においてはＮｉ膜９ｂに相当する。）を成膜し、さらにＧａＡｓ基板１の裏面全面にＡｕ膜１１ｂ（Ａｕ膜１１ｂは、図８においてはＡｕ膜１１に相当する。）をメッキし、バイアホール３ａとなる領域に成膜されたＡｕ膜１１ｂを選択的に除去することでＩＣ基板を得、さらにダイボンドを行うことで図１３に示すような半導体装置を得ることが可能となる。
【００９８】
上記のような方法によっても、ダイボンドの際にバイアホール３ａに相当する領域の表面にＮｉ膜９ｄを選択的に露出させることが可能であるため、ダイボンドによるはんだ上がり現象を抑制でき、また、ＧａＡｓ基板１が局部的に薄膜化することを抑制できるため、良好な形状のバイアホール３ａを得ることが可能となる。
【００９９】
また、この実施の形態５の半導体装置のバイアホール３ａを構成するＮｉ膜９ｄの形成方法として、ＧａＡｓ基板１の裏面全面を無電解メッキすることを示しているが、一般的なＮｉメッキ方法を用いてＮｉ膜９ｄを成膜することも可能である。一般的なＮｉメッキ方法によって得られるＮｉ膜９ｄは開口径６０μｍの小径の開口部の内壁及び底面には成膜されないが、大径の開口部内には成膜される。よってダイボンドを行った際もはんだ上がりのない良好な形状のバイアホールを得ることが可能である。
【０１００】
実施の形態６．
次に実施の形態６について説明する。
図１４はこの発明の実施の形態６による半導体装置の要部断面図であり、図において４ｃはＧａＡｓ基板１の裏面全面にメッキされたＡｕ膜、９ｄはバイアホール３ａを作り込むために開口された開口部のうち開口径が６０μｍ程度以上の大きさである領域に、Ａｕ膜４ｃ上にメッキされたＮｉ膜をそれぞれ示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【０１０１】
実施の形態４及び５においては、バイアホール３ａを作り込む開口部３は開口径の異なる段差のある形状であり、開口部３はドライ異方性エッチングによって形成していたが、この実施の形態６による半導体装置の開口部３は、ウェット等方性エッチングとドライ異方性エッチングとの組み合わせによるものであり、ＧａＡｓ基板１の裏面から基板の膜厚の半分程度の深さまでの位置に、大径（６０μｍよりも大きな開口径）の開口部をウェット等方性エッチングにより形成し、この大径の開口部の底面からＧａＡｓ基板１の表面にかけて形成される小径（６０μｍ以下の開口径）の開口部はドライ異方性エッチングによって形成する。
【０１０２】
次に、この図１４に示す半導体装置の製造方法について説明する。
まず、図１５（ａ）に示すように、ＧａＡｓ基板１の表面に電極パッド２をパターニングし、ＧａＡｓ基板１の裏面の、電極パッド２の形成位置の裏側に相当する部分に６０μｍの径の開口パターンを有するレジストパターン１６をパターニングする。
【０１０３】
その後、図１５（ｂ）に示すように、レジストパターン１６をエッチングマスクとしてＧａＡｓ基板１に対してウェット等方性エッチングを行い、ＧａＡｓ基板１の膜厚の半分程度の位置までエッチングする。このエッチング処理が等方性エッチングであるため、ＧａＡｓ基板１の裏面での開口部３の開口径は１１０μｍ程度の大きさとなる。
【０１０４】
その後、図１５（ｃ）に示すように、先のウェット等方性エッチングの処理時に用いたレジストパターン１６を再度エッチングマスクとして用い、ドライ異方性エッチングを行い、ＧａＡｓ基板１の膜厚の半分程度の位置からＧａＡｓ基板１の表面に至る開口径６０μｍの円筒状の開口部を形成し、ＧａＡｓ基板１の表面にパターニングした電極パッド２の裏面を露出させる。
【０１０５】
このとき、開口部３の形状はＧａＡｓ基板１の裏面からＧａＡｓ基板１の半ばの厚さの位置までにかけて徐々に開口径が小さくなり、さらにＧａＡｓ基板１の表面までの位置においては開口径６０μｍの小径の開口部が形成された状態となる。
エッチングマスクとして用いたレジストパターン１６は除去する。
【０１０６】
その後、図１５（ｅ）に示すように、ＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面にＡｕ膜４ｃをメッキする。このＡｕ膜４ｃの膜厚は０．５μｍ程度の膜厚とする。
【０１０７】
次に、図１５（ｆ）に示すように、ＧａＡｓ基板１の裏面のバイアホール３ａとなる領域以外の領域にレジストパターン１７をパターニングする。バイアホール３ａとなる領域とは開口部３を含み、その径が１５０μｍ程度の大きさの領域である。
その後、レジストパターン１７をマスクとしてＧａＡｓ基板１の裏面にＮｉ膜（Ｎｉ系合金無電解膜）９ｅをメッキにより形成する。
【０１０８】
このメッキ工程において、ＧａＡｓ基板１の裏面全面をメッキしていないことから、バイアホール３ａに相当する部分をＮｉメッキ液に完全に浸した状態で処理しても、ドライ異方性エッチングによって開口された小径の開口部３の内壁及び底面にはＮｉ膜９ｅは成膜されず、ウェット等方性エッチングによって開口された大径の開口部３の内壁及び底面、ＧａＡｓ基板１の裏面の開口部３の外周近傍の、バイアホール３ａに相当する領域に選択的にＮｉ膜９ｅが成膜された状態となる。
その後、マスクとして用いたレジストパターン１７を除去し、ＩＣ基板を得る。
【０１０９】
その後、ＩＣ基板の裏面のＡｕ膜４ｃの露出部分とパッケージ基板５をＡｕＳｎはんだ６を介して接着し、図１４に示すような半導体装置を得る。
このように形成した半導体装置においては、バイアホール３ａの占有面積は１５０μｍの径が占める範囲と、比較的小さく、また開口部３の開口径が６０μｍ以上の領域には選択的にＮｉ膜９ｅを成膜していることから、ダイボンドの際にＡｕＳｎはんだ６が開口部３の内部に充填されることがなく、はんだ上がりを抑制することが可能である。
【０１１０】
また、この実施の形態６において示した開口部３は、開口部をウェット等方性エッチングのみによって形成されたものではなく、ドライ異方性エッチングを組み合わせて形成したものであり、ＧａＡｓ基板１の表面近傍においては円筒状の開口部の形状となっていることから、ＧａＡｓ基板１の膜厚が局部的に薄くなることがないため、クラックの発生を抑制することができる。
【０１１１】
さらに、この発明の半導体装置の製造過程において、開口部３に用いるエッチングマスクであるレジストパターン１６はウェット等方性エッチング、及び次工程のドライ異方性エッチングにも用いることができ、エッチング工程の度にエッチングマスクを形成しなくても良いため、製造工程を簡略化することが可能である。
【０１１２】
また、この実施の形態においては、バイアホール３ａを作り込む開口部３の小径の開口部の開口径が６０μｍである例を示したが、２５μｍから６０μｍの開口径とすることでも、同様の効果を奏する半導体装置を形成することが可能となる。下限値はＧａＡｓ基板１に対する開口とＡｕ膜４ｃの成膜が可能であり、バイアホールとしての電気特性を良好に確保できる限界値である。
【０１１３】
実施の形態７．
次に、この発明の実施の形態７の半導体装置について説明する。
図１６はこの発明の実施の形態７の半導体装置の要部断面図であり、この図において、符号９ｆはＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面にメッキされた状態のＮｉ膜（Ｎｉ系合金無電解メッキ膜）、また１１ｃはＧａＡｓ基板１の裏面のバイアホール３ａ以外の領域に積層されたＡｕ膜をそれぞれ示している。その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示している。
【０１１４】
この図１６の構造のバイアホール３ａは、ＧａＡｓ基板１内に形成された開口部３の表面にＡｕ膜４ｃとメッキにより形成されたＮｉ膜９ｆが積層された２層構造であり、バイアホール３ａ以外の領域のＧａＡｓ基板１の裏面には、Ａｕ膜４ｃとＮｉ膜９ｆに加え、Ａｕ膜１１ｃが積層された３層構造となっている。
【０１１５】
次に、図１６に示す半導体装置の構造を、実施の形態２及び６を引用して説明する。
まず、実施の形態６の製造工程に従い、図１５（ａ）〜（ｅ）に示すように処理し、ＧａＡｓ基板１の裏面からウェット等方性エッチングとドライ異方性エッチングの組み合わせで、大径及び小径の開口径を持つ開口部３を形成し、その開口部３の内壁及び底面を含むＧａＡｓ基板１の裏面にＡｕ膜４ｃを成膜する。
【０１１６】
その後、実施の形態２の図８（ａ）〜（ｄ）に相当する処理を行い、ＧａＡｓ基板１の裏面全面に対してＮｉ膜９ｆを成膜する（Ｎｉ膜９ｆは、図８においてはＮｉ膜９ｂに相当する。）。このとき、ＧａＡｓ基板１の裏面全面においてＮｉ系無電解メッキ反応が起こるため、開口径６０μｍのＧａＡｓ基板１の表面近傍の開口部３内にもＮｉ膜９ｆを均一な膜厚（０．５μｍ程度）に成膜することが可能である。
その後、ＧａＡｓ基板１の裏面に、０．５μｍ程度の膜厚のＡｕ膜１１ｃ（Ａｕ膜１１ｃは、図８においてはＡｕ膜１１に相当する。）をメッキにより成膜する。
【０１１７】
次に、ＧａＡｓ基板１の裏面の、バイアホール３ａ以外の領域をレジストパターン等のマスク材によってマスクし、これをエッチングマスクとしてバイアホール３ａに相当する領域のＡｕ膜１１ｃを選択的にエッチング除去する。さらにエッチングマスクを除去することで図１６に示すようなバイアホール３ａを有する半導体装置を得ることが可能となる。
【０１１８】
上記のような方法によっても、ダイボンドの際にバイアホール３ａに相当する領域の表面にＮｉ膜９ｆを選択的に露出させることが可能であるため、ダイボンドによるはんだ上がり現象を抑制できる。さらに、ＧａＡｓ基板１が局部的に薄膜化することを抑制できるため、良好な形状のバイアホール３ａを得ることが可能となる。
【０１１９】
また、この実施の形態７の半導体装置のバイアホール３ａを構成するＮｉ膜９ｆの形成方法として、ＧａＡｓ基板１の裏面全面を無電解メッキすることを示しているが、一般的なＮｉメッキ方法を用いてＮｉ膜９ｆを成膜することも可能である。一般的なＮｉメッキ方法によって得られるＮｉ膜９ｆは開口径６０μｍの小径の開口部の内壁及び底面には成膜されないが、大径の開口部内には成膜される。よってダイボンドを行った際もはんだ上がりのない良好な形状のバイアホールを得ることが可能である。
【０１２９】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
この発明の請求項１の半導体装置の製造方法は、バイアホールを作り込むＧａＡｓ基板の裏面に高アスペクト比、つまりアスペクト比が１以上１０／３以下の開口部内にＮｉ系合金無電解メッキ膜を成膜する際に、開口部の内壁及び底面を含むＧａＡｓ基板の裏面全面に対してメッキ処理を行うことで、高アスペクト比の開口部の内壁及び底面にもＮｉ系合金無電解メッキ膜を成膜でき、得られるＩＣ基板はダイボンドを行った際においても良好な形状とすることが可能となる。またバイアホールの占有面積を小さくすることができる。
【０１３０】
さらに、この発明の請求項２の半導体装置の製造方法は、ＧａＡｓ基板の裏面全面に成膜したＮｉ系合金無電解メッキ膜のうち、ビアホール以外の領域にいする部分を除去する際に硫酸（９６wt％）、硝酸（７０wt％）、純水の割合が１：１：３である硫硝酸を用いてエッチングを行うか、若しくはイオンミリングによってエッチングを行うことで、良好なエッチングが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の説明のために必要な図である。
【図２】 この発明の実施の形態１の説明のために必要な図である。
【図３】 この発明の実施の形態１の説明のために必要な図である。
【図４】 この発明の実施の形態１の説明のために必要な図である。
【図５】 この発明の実施の形態１の半導体装置を示す図である。
【図６】 この発明の実施の形態１の製造方法を示す図である。
【図７】 この発明の実施の形態２の半導体装置を示す図である。
【図８】 この発明の実施の形態２の製造方法を示す図である。
【図９】 この発明の実施の形態３の半導体装置を示す図である。
【図１０】 この発明の実施の形態３の製造方法を示す図である。
【図１１】 この発明の実施の形態４の半導体装置を示す図である。
【図１２】 この発明の実施の形態４の製造方法を示す図である。
【図１３】 この発明の実施の形態５の半導体装置を示す図である。
【図１４】 この発明の実施の形態６の半導体装置を示す図である。
【図１５】 この発明の実施の形態６の製造方法を示す図である。
【図１６】 この発明の実施の形態７の半導体装置を示す図である。
【図１７】 従来の技術を示す図である。
【図１８】 従来の技術を示す図である。
【図１９】 従来の技術を示す図である。
【図２０】 従来の技術を示す図である。
【符号の説明】
１．ＧａＡｓ基板
２．電極パッド
３．開口部
３ａ．バイアホール
４，４ａ、４ｂ，４ｃ，１１，１１ａ、１１ｂ、１１ｃ．Ａｕ膜
５．パッケージ基板
６．ＡｕＳｎはんだ
７．はんだ上がり
８、１０、１２、１３、１４、１５、１６、１７．レジストパターン
９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ．Ｎｉ膜
【発明の属する技術分野】
この発明は、化合物半導体を用いた半導体装置の製造方法に関し、特にこの半導体装置に形成するバイアホール（貫通穴）の製造方法に関するものである。
【０００２】
【従来の技術】
準マイクロ波帯（約０．３〜３ＧＨｚ）以上の周波数でＩＣ（Integrated Circuit）を設計する際には、電子の波としての振る舞いが無視できなくなるため、一般的に分布定数線路を用いて設計しなくてはならない。この分布定数線路としては広くマイクロストリップ線路が用いられている。マイクロストリップ線路を用いる際には、図１７にその構成概略図を示すように、ＧａＡｓ基板１０１の表面上の電極パッド１０２と裏面金属である接地導体１０３とを電気的に接続するバイアホール１０４を形成することが必要であり、またＧａＡｓ基板１０１の表面上にはストリップ導体１０５が形成された状態となる。
【０００３】
さらに、図１８に、図１７に示すような半導体チップ（以下、ＩＣ基板と称す。）をパッケージ基板１０６にＡｕＳｎはんだ１０７を用いてダイボンドした際の断面図を示す。この図１８にあるように、はんだ上がりを防止するため、導体Ａｕ膜１０４ｂの表面のバイアホール１０４ａとなる領域のみにＮｉ等のバリアメタル１０８を形成していた。
【０００４】
また、図１８に示すように、バイアホール１０４ａが占有する領域は、その径がＧａＡｓ基板１０１の厚さの２倍以上である領域に相当していた。
【０００５】
このバイアホール構造と同様の構造を有する半導体装置が特開平２−１６２７３５号公報に開示されている。
上記の文献に記載されたバイアホール部の形成方法を図１９を用いて説明する。
まず、図１９（ａ）に示すようにＧａＡｓ基板１０１の表面上に電極パッド１０２をパターニングし、さらに図１９（ｂ）に示すように、ＧａＡｓ基板１０１の裏面に、電極パッド１０２の形成位置の裏側に開口パターンを有するエッチングマスク１０９ａをパターニングし、その後、図１９（ｃ）に示すようにＧａＡｓ基板１０１の裏面に対してウェットエッチングを行い開口部１０９を形成する。このときのＧａＡｓ基板１０１の裏面における開口部１０９の開口径は、ＧａＡｓ基板１０１の厚さの２倍程度の大きさとなる。図１９（ｄ）に示すように、エッチングマスク１０９ａは除去する。
【０００６】
次に、図１９（ｅ）に示すように、ＧａＡｓ基板１０１の裏面全面に導体Ａｕ膜１０４ｂをメッキする。
その後、図１９（ｆ）に示すように、ＧａＡｓ基板１０１の裏面のバイアホール１０４ａとなる領域以外の領域にレジストパターン１１０を形成する。
このレジストパターン１１０は、バイアホール１０４ａに相当する領域に開口パターンを有するものである。
【０００７】
さらに、図１９（ｇ）に示すように、ＧａＡｓ基板１０１に対して電解若しくは無電解Ｎｉメッキを行い、バイアホール１０４ａの表面にＮｉからなるバリアメタル１０８を選択的に形成する。
その後、図１９（ｈ）に示すようにレジストパターン１１０をエッチング除去し、ＩＣ基板を得る。
【０００８】
さらに、図１９（ｈ）に示すＩＣ基板の裏面とパッケージ基板１０６の表面とをＡｕＳｎはんだ１０７により接着することで図１８のような断面構造の半導体装置を得ることが可能となる。
【０００９】
しかし、図１８に示した半導体装置に含まれるバイアホール１０４（図１９においてはバイアホール１０４ａ）はＧａＡｓ基板１０１の裏面から表面に到達するまでウェットエッチングを行うということにより開口を行っていた。
【００１０】
しかし、上記のようにウェットエッチングによって開口を行うとＧａＡｓ基板１０１の裏面側に形成される開口部１０９の径はおよそＧａＡｓ基板１０１の膜厚の２倍程度またはそれ以上の大きさになっていた。半導体装置の微細化に伴い、素子の微細化を進める上でバイアホール１０４ａの縮小は大きな問題となっていた。
【００１１】
この問題を解決するために、特開平７−１９３２１４号公報に記載されたような、高アスペクト比の開口部をＲＩＥ（Reactive Ion Etching）により開口し、この開口部内にバイアホールを形成する半導体装置を、本願の発明者のうちの一人が既に発明している。
この特開平７−１９３２１４号公報に記載のバイアホールの断面構造を図２０（ａ）に示す。
【００１２】
図２０（ａ）において、符号１１１はＧａＡｓ基板１０１の裏面に付着した下層配線１１１であり、１１２はＧａＡｓ基板１０１の表面に積層された膜であり、バイアホールを作り込む開口部１０９を形成する際に、エッチングマスクとなる絶縁膜、１１３は開口部１０９の内壁にスパッタリング法によって積層されたＴｉ、Ｃｒ、Ｎｉのいずれかの物質とＡｕとの２層構造であるスパッタ層、１１４はスパッタ層１１３が積層された開口部１０９内に積層された無電解Ｎｉメッキ層、１１５は無電解Ｎｉメッキ層１１４の表面に積層されたＡｕメッキ層であり、１１６はスパッタ層１１３、無電解Ｎｉメッキ層１１４、Ａｕメッキ層１１５からなる給電層をそれぞれ示している。
【００１３】
上記のような半導体装置はＧａＡｓ基板１０１内のバイアホール１０４ａとなる開口部１０９の内壁及び底面に、メッキによって成膜を行う際の触媒となるスパッタ層１１３を成膜した際に開口部内壁が平坦とならないため、さらにその表面に無電解Ｎｉメッキ層１１４を成膜し、その表面を平坦なものとすることで、給電層１１６の主体となるＡｕメッキ層１１５をＧａＡｓ基板１の表面及びバイアホール１０４ａとなる開口部の内壁の形状に沿って均一な厚さとなるように形成することができた。
【００１４】
この図２０（ａ）示したバイアホール１０４ａは、まず、図２０（ｂ）に示すように、エッチングマスクパターンとして絶縁膜１１２をＧａＡｓ基板１０１の表面上にパターニングした後、これをエッチングマスクとしてＲＩＥにより高アスペクト比の開口部１０９（ＧａＡｓ基板１０１を貫通していない）を形成し、この内部に給電層１１６を形成してからＧａＡｓ基板１０１の裏面を給電層１１６の一部が露出するまでエッチバックし、その後ＧａＡｓ基板１０１の裏面に下層配線１１１を形成して得ることが記載されている。
【００１５】
図２０（ａ）に示すような構造の高アスペクト比の開口部内にバイアホール１０４ａを形成することで、ウェットエッチングにより開口していた場合の数分の１の占有面積のバイアホール１０４ａとすることが可能である。
【００１６】
【発明が解決しようとする課題】
この発明は上記のような問題を解決するためのものであり、占有面積が小さいバイアホールを有し、さらに、はんだ上がり現象が生じず、クラックが形成されないような安定した構造の半導体装置、及びその製造方法、さらにはその製造方法に適したエッチャントを得ることを目的とする。
【００２６】
【課題を解決するための手段】
この発明の請求項１記載の半導体装置の製造方法は、半導体基板の表面に電極パッドを形成する工程、上記半導体基板の裏面から上記表面にかけてドライ異方性エッチングによってアスペクト比が１以上１０／３以下の筒状の開口部を形成する工程、上記開口部の内壁及び底面を含む上記裏面の全面にメッキによりＡｕ膜を成膜する工程、上記Ａｕ膜上に、上記裏面の全面にメッキによりＮｉ系合金無電解メッキ膜を成膜する工程、上記開口部を含むバイアホールとなる領域を覆うマスクを形成する工程、上記マスクをエッチングマスクとして上記Ｎｉ系合金無電解メッキ膜をエッチングし、上記バイアホールに相当する領域のみに選択的に上記Ｎｉ系合金無電解メッキ膜を残す工程、上記マスクを除去する工程を含むものである。
【００２７】
さらに、この発明の請求項２記載の半導体装置の製造方法は、上記の請求項１の記載の半導体装置の製造方法において、Ｎｉ系合金無電解メッキ膜をエッチングする際に、エッチャントとして、硫酸（９６wt％）、硝酸（７０wt％）、純水の割合が１：１：３である硫硝酸を用いてエッチングを行うか、若しくはイオンミリングによってエッチングを行うものである。
【００３６】
【発明の実施の形態】
実施の形態１．
占有面積の小さなバイアホールを形成するためには、表面に電極パッドがパターニングされたＧａＡｓ基板に対し、その裏面からドライ異方性エッチングによって高アスペクト比の開口部を形成し、この内壁にＡｕ膜を成膜する方法を用いる。
【００３７】
図１に、ドライ異方性エッチングによりＧａＡｓ基板１の表面から裏面までを貫通するように高アスペクト比（アスペクト比は１．０以上の値とする。）の開口部３を形成し、この開口部３の内部に導体Ａｕ膜４を積層してバイアホール３ａを形成するＩＣ基板の例を示す。
【００３８】
まず、図１（ａ）に示すように、厚さが１００μｍであるＧａＡｓ基板１の表面にＴｉ薄膜を介してＡｕ膜を積層し、これをパターニングして図１（ａ）に示すように、断面図の水平方向の寸法が９０μｍ程度の大きさとなる電極パッド２を形成する。この電極パッド２は、例えばＧＮＤに接続する。次に、この電極パッド２が形成されたＧａＡｓ基板１の裏面に、バイアホール３ａを作り込む開口部３に相当する開口パターンを有するネガ型フォトレジストからなるレジストパターンを形成し、これをエッチングマスクとしてＧａＡｓ基板１に対して電極パッド２の裏面が露出するまでドライ異方性エッチングを行い、開口部３を形成する。その後、エッチングマスクとして用いたレジストパターンは除去する。
【００３９】
このときの開口部３の開口径は６０μｍとなるように形成することで、開口部３のアスペクト比は１．７程度となる。従来の技術のようにウェットエッチングのみによりバイアホールとなる開口部を形成した場合は、少なくともＧａＡｓ基板１の厚さの２倍程度の径の開口部がＧａＡｓ基板１の裏面に形成されるため、高アスペクト比の開口部３を形成することで占有面積は従来の占有面積の数分の１に縮小することが可能である。この発明において、高アスペクト比とは、少なくともアスペクト比の値が１以上のものを指し、その上限は、１０／３程度の値であり、バイアホールとなる開口部を形成する上での加工技術による制約により決定される値とする。
【００４０】
その後、図１（ｂ）に示すように、ＧａＡｓ基板１の裏面全面に対し、Ａｕメッキを行い、開口部３の内壁及び底面に位置する電極パッド２の裏面にもＡｕ膜４を積層し、バイアホール３ａを得る。
図１に示すように、高アスペクト比の開口部３を形成すれば、最終的にバイアホール３ａが占める水平方向の寸法を従来の数分の１程度の大きさに縮小できると考えられる。
【００４１】
しかし、図１（ｂ）に示すバイアホール３ａを有するＩＣ基板に対してダイボンド処理を行った場合、次のような問題がある。図２に示すように、バイアホール３ａ内の表面がＮｉにより覆われていない場合、パッケージ基板５とＩＣ基板とを接着するダイボンド工程において、ＡｕＳｎはんだ６がバイアホール３ａ内部に充填された状態となり、このときの３００℃程度温度による加熱のために、電極パッド２の表面の表面にもＡｕＳｎはんだ６が析出するはんだ上がり現象が起こる（符号７ではんだ上がりの部分を示す）という問題である。
【００４２】
しかし、バイアホール３ａを作り込む高アスペクト比の開口部３内に導体Ａｕ膜４をメッキすることはできても、さらにその表面にＮｉ膜を選択的にメッキすることは従来のＮｉメッキ方法では困難であった。
高アスペクト比の開口部であるブラインドホール（片方が閉じた穴）内へのメッキには低い電解電流密度条件の適用が必要であることが前提となっているが、電解Ｎｉメッキの場合においては、Ｎｉの電極反応の標準水素電位ＵHは−０．２５０Ｖであり、水素の標準水素電位（ＵH＝±０Ｖ）であり、Ｎｉが水素に比べて卑側にあるので、低い電解電流密度、電圧条件範囲では後者の還元反応の方が優先的に起こってしまい、Ｎｉ膜を成長させることができなかった。
【００４３】
また、Ｎｉ系合金無電解メッキの場合は、次のような点で問題となる。まず、図３（ａ）に示すように、図１（ｂ）に示す被処理基板（以下、製造過程のＩＣ基板を被処理基板と称す。）に対し、バイアホール３ａとなる領域以外を覆うようにネガ型フォトレジストからなるレジストパターン８を形成する。その後、図３（ｂ）に示すように、ＧａＡｓ基板１の裏面に一般的なＮｉ系合金無電解メッキ方法を用いてＮｉ膜９を形成する。ここで成膜されるＮｉ膜９は開口部３の開口端のみに形成され、開口部３の内部には成膜されない。
このときのメッキ処理について、以下に詳述する。
【００４４】
図４はＮｉ系合金無電解メッキ（リンを含有）の際の反応式、式１〜５を示している。
まず、Ｎｉメッキ溶液に被処理基板を浸し、低電解電流密度条件下におく。
ここで、まず式１に示すように、次亜リン酸イオンがＰｄ触媒の存在下において分解し、リン酸イオンと原子状水素が発生する。このリン酸イオンは式２に示すよう水と結合する。
【００４５】
次に、式３に示すように、式１において発生した原子状水素はＰｄに吸着して活性化され、硫酸Ｎｉとしてメッキ液中に存在するＮｉイオンを還元する。ここで生成される金属Ｎｉは触媒であるＰｄ上に成長する。このとき、メッキ液中には副生成物として硫酸が生じる。
【００４６】
さらに、式４に示すように、次亜リン酸イオンは活性化された原子状水素によって還元され、Ｎｉと結合してＮｉ−Ｐ合金メッキ膜となる。
この他、次亜リン酸イオンは式５に示すように、触媒作用で分解され、分子状水素が生成する。この分子状水素の発生は、被着物表面近傍における液の撹拌作用を有している。
【００４７】
上記の式１〜５の反応は、メッキ液の撹拌が十分に行われている部分においては正常に行われるが、撹拌が不十分である部分においては、式３に示す反応で、Ｎｉの還元が行われると同時に生じる硫酸によってバイアホール３ａ内のメッキ液のｐＨが小さな値となり、反応は図４中の式６が示すように、Ｎｉはイオン化し、分子状水素が生成され、Ｎｉ膜９はそれ以上成長しなくなる。
【００４８】
バイアホール以外の、例えばＧａＡｓ基板１の平坦な裏面全面に無電解Ｎｉメッキ処理を施す場合では、図４の式５において生じる分子状水素の発生によりひき起こされるマイクロストリームがメッキ液に対し十分な撹拌効果を与えているが、ドライエッチングによって形成する開口部３のように高アスペクト比の開口部（ブラインドホール）の内部では分子状水素の発生が少ないと撹拌不足による悪影響を受けやすい。
【００４９】
図３（ａ）に示すように、ＧａＡｓ基板１の裏面の、バイアホール３ａ以外の領域に対し、Ａｕ膜４上にレジストパターン８を成膜し、無電解Ｎｉメッキ処理を行うと、メッキ反応の生じる領域が小さくなり、分子状水素の生成によるメッキ液の撹拌が十分になされず、結果的に図３（ｂ）に示すように、開口部の内部ではＮｉが生成されず、開口部のＧａＡｓ基板１の裏面の近傍にのみわずかにＮｉ膜９が生成された状態となるのである。
【００５０】
そこで、この実施の形態１では、無電解Ｎｉメッキの際に、ＧａＡｓ基板１の裏面全面においてメッキを行うことで水素を十分に発生させ、メッキ液の撹拌効果を得、バイアホール３ａを作り込む開口部３の内壁及び底面の全面に、均等な厚さのＮｉ膜を成膜する例を示す。
【００５１】
図５はこの発明の実施に形態１を示す半導体装置の要部の断面図であり、既に説明した符号と同一符号は同一、若しくは相当部分を示している。
この図５に示した半導体装置は、パッケージ基板５上にＡｕＳｎはんだ６を用いてＩＣ基板をダイボンドした段階のものであり、バイアホール３ａとなる開口部の内壁には選択的にＮｉ膜９ａ（正確にはＮｉ系合金無電解膜）が成膜されているため、ＡｕＳｎはんだ６がバイアホール３ａ内に充填されることなく、ＩＣ基板とパッケージ基板５を良好な状態に接着することが可能である。
【００５２】
次に、図５の構造の半導体装置の製造工程について説明する。
まず、既に説明に用いた図１（ａ）に示すように、厚さが１００μｍ程度であるＧａＡｓ基板１の表面に電極パッド２を形成し、さらに電極パッド２が形成された位置のＧａＡｓ基板１の裏面から電極パッド２の裏面が表出するまでドライ異方性エッチングを行い開口径６０μｍ程度の円筒状の開口部３を形成する。
【００５３】
その後、既に説明に用いた図１（ｂ）に示すようにＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面に０．５μｍ程度の厚さのＡｕ膜４をメッキする。ここで成膜するＡｕ膜４の開口部３内に位置する部分が実質的にバイアホール３ａとしての役割を果たす。
【００５４】
次に、図６（ａ）に示すように、ＧａＡｓ基板１の裏面全面にＮｉ系合金無電解メッキ処理を施し、０．５μｍ程度の厚さのＮｉ膜９ａを成膜する。
このときに、ＧａＡｓ基板１の裏面にはマスクを形成せずに裏面全面にメッキを行うため、図４のメッキ反応式５のように分子状水素ガスが、バイアホール３ａの近傍のみを選択的にメッキする場合よりも大量に発生し、これによって引き起こされるマイクロストリームを、バイアホール３ａを形成する開口部３の内部にまで導入でき、メッキ液の撹拌を十分に行えるため、バイアホール３ａを作り込む開口部３の内壁及び底面を含むＧａＡｓ基板１の裏面全面にＮｉ膜９ａを均一な膜厚に成膜できる。
【００５５】
ここで成膜されるＮｉ膜９ａ、正確にはＮｉ系合金無電解膜は、リンを含むＮｉ−Ｐ膜、ホウ素を含むＮｉ−Ｂ膜、またタングステンを含むＮｉ−Ｂ−Ｗ膜等がある。
市販されているそれぞれのＮｉ系合金無電解メッキ液としては、Ｎｉ−Ｐ膜の成膜には次亜リン酸ナトリウムを還元剤として用い、Ｎｉ−Ｂ膜の成膜にはホウ酸を還元剤として用い、さらにタングステンを含むＮｉ系合金膜を成膜する場合はタングステン化合物を含むメッキ液を用いて、誘動共析させることでＷを含むＮｉ系合金無電解膜を得ることができる。
【００５６】
なお、電極パッド２が形成されたＧａＡｓ基板１の表面はあらかじめメッキ処理の前段階に置いてマスクをかけるなどして、裏面と同様にＮｉ膜９ａが成膜されないようにしておき、またＮｉ膜９ａの成膜後にマスクを除去することは言うまでもない。
【００５７】
次に、図６（ｂ）に示すように、ＧａＡｓ基板１の裏面のバイアホール３ａの形成領域に位置するＮｉ膜９ａ上にポジ型フォトレジストからなるレジストパターン１０を形成する。このレジストパターン１０の水平方向の寸法は９０μｍ程度の大きさであり、このレジストパターン１０によって、開口径６０μｍの開口部がマスクされた状態となる。
【００５８】
その後、図６（ｃ）に示すように、レジストパターン１０をエッチングマスクとして、バイアホール３ａ以外のＮｉ膜９ａを、硫硝酸（９６wt％硫酸：７０wt％硝酸：水＝１：１：３）を用いて除去することにより、バイアホール３ａの表面のみに選択的にＮｉ膜９を残す。エッチャントとして上記のように酸化剤である硫酸（９６wt％）、Ｎｉを安定に溶かすソルベントの機能を有する硝酸（７０wt％）、希釈剤である純水の割合が１：１：３である硫硝酸を用いることで、室温において、Ｎｉ−Ｐ、Ｎｉ−Ｂ等の難溶性Ｎｉ系合金無電解メッキ膜を２５００Å／分のレートでエッチングすることが可能である。
その後、図６（ｄ）に示すように、レジストパターン１０を除去することでＩＣ基板を得られる。
【００５９】
また、上記の説明においては、図６（ｃ）〜（ｄ）の処理段階において、レジストパターン１０をエッチングマスクとして硫硝酸をエッチャントとして用い、選択的なＮｉ膜９ａのエッチングを行う例を示したが、別の方法として、イオンミリング法によっても同様にＮｉ膜９ａを選択的にエッチングすることが可能となる。
【００６０】
次に、ＧａＡｓ基板１の表面にＩＣとして必要となる素子を形成を行った状態のＩＣ基板をパッケージ基板５にＡｕＳｎはんだ６を用いて接着することで図５に示すような断面構造を有する半導体装置を得られる。
このとき、ＡｕＳｎはんだ６との濡れ性の悪いＮｉ膜９とは互いに接することがなく、ＧａＡｓ基板１のＡｕ膜４とＡｕＳｎはんだ６が密着した状態となるため、バイアホール３ａの内部にまでＡｕＳｎはんだ６が充填されず、はんだ上がり現象が起こることはない。
【００６１】
また、あらかじめバイアホール３ａをドライ異方性エッチングにより形成した円筒状の開口部３内に作り込むようにしたことにより、従来のウェットエッチングにより形成した開口部内にバイアホールを形成した場合と比較すると、ＧａＡｓ基板１の膜厚が局部的に小さくなるということがないため、クラックが発生するという問題も解消でき、良好な構造の半導体装置を得ることが可能となる。
【００６２】
このように、バイアホール３ａ内にＡｕ膜４を成膜後、ＧａＡｓ基板１の裏面全面にＮｉ系合金無電解メッキ膜（Ｎｉ膜９ａ）を成膜することで、高アスペクト比の開口部３内に良好な状態にＮｉ膜９ａを成膜することが可能であり、バイアホール３ａ以外の不要な部分のＮｉ膜９ａについては、上述したような硫硝酸（エッチャント）を用いて、またはイオンミリングによってエッチング除去を行うことが可能である。
このようにバイアホール３ａを形成したＩＣ基板はダイボンドの際においても、はんだ上がり現象を抑制し、クラックを形成することもなく、良好な形状の半導体装置を得ることが可能となるというものである。
【００６３】
また、上記のように、高アスペクト比の開口部３を形成する際に、最初にバイアホール３ａが位置する領域のＧａＡｓ基板１の表面に電極パッド２を作り込んでおき、ＧａＡｓ基板１の裏面から表面までを一度のエッチングによって穿つため、図２０（ａ）及び（ｂ）を用いて説明した従来技術と比較すると、ＧａＡｓ基板１に対する全面エッチングの工程等、ＧａＡｓ基板１に対するエッチングの回数を省略できるなど、製造工程数を少なくすることが可能である。
また、ドライ異方性エッチングによってバイアホール３ａを作り込む開口部３を開口しているため、占有面積の小さいバイアホールを形成することが可能であることは言うまでもない。
【００６４】
さらに、この実施の形態１では膜厚１００μｍの場合に開口径６０μｍの開口部をドライ異方性エッチングによって形成した例を示したが、ＧａＡｓ基板の膜厚が１００μｍである場合、開口径を３０μｍ程度の大きさとしても十分に良好な形状のバイアホールを形成することが可能である。
従って、バイアホールの占有面積と、その形状、電気的な特性が全て良好な状態となる好ましい範囲は、バイアホールを作り込む開口部のアスペクト比の大きさが１〜１０／３の範囲であることが分かる。
また、開口径３０μｍ以下の大きさであって、図５に示すバイアホール３ａと同じ形状を物理的に形成できる範囲をとることも可能である。
上記の説明では開口部３の形状が主に円筒状であるものについて示したが、その水平方向の開口形状が完全な円ではなく楕円でも良く、また円柱状のものとすることも可能である。
【００６５】
典型的なＧａＡｓ基板の膜厚としては、３５０μｍ、１５０μｍ、１００μｍ、３０μｍのものがあるが、このうちバイアホールを形成するタイプのＧａＡｓ基板厚には１５０μｍ、１００μｍ、３０μｍのものがあり、その内で、実用的にドライ異方性エッチングによって開口部を形成するという観点から、この実施の形態１の技術を適応できるのは１００μｍと３０μｍの膜厚のＧａＡｓ基板のみである。３０μｍの膜厚のＧａＡｓ基板を用いた場合においても、１００μｍの膜厚のＧａＡｓ基板に対してバイアホールを形成する場合と同様に処理し、占有面積が小さく、良好な形状、電気特性の半導体装置を形成することが可能である。
また、この発明によるバイアホールの構造は（実施の形態２以降において説明する構造も含めて）ＩＣ基板にだけでなく、ＦＥＴ（Field Effect Transistor） にも適応可能であることは言うまでもない。
【００６６】
実施の形態２．
実施の形態１においては、高アスペクト比のドライ異方性エッチングによって形成された開口部３内にバイアホール３ａを形成し、ＧａＡｓ基板１の裏面の全面にＡｕ膜４を積層し、バイアホール３ａ部分にのみＮｉ膜９ａを形成した例を示した。
この実施の形態２では、高アスペクト比の開口部内に形成されるバイアホールを有し、バイアホールの構成要素であるＮｉ膜がバイアホール部だけでなくＧａＡｓ基板の裏面全面に成膜されている半導体装置について説明する。
【００６７】
図７は、この実施の形態２の半導体装置の要部断面図であり、この図７において符号１１はバイアホール３ａの形成領域以外の領域の、Ｎｉ膜９ｂの表面に積層されたＡｕ膜をそれぞれ示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００６８】
図７に示すとおり、この実施の形態２による半導体装置では、ＩＣ基板を構成するＧａＡｓ基板１の表面から裏面にかけてバイアホール３ａが形成されており、このバイアホール３ａの形成領域では実施の形態１と同様に膜厚０．５μｍのＡｕ膜４と、その表面に積層された膜厚０．５μｍ程度のＮｉ膜９ｂとの２層構造をとり、バイアホール３ａ以外の領域のＧａＡｓ基板１の裏面にはＡｕ膜４及びＮｉ膜９ｂに加え、さらに別のＡｕ膜１１が積層された３層構造となっている点に特徴がある。Ａｕ膜１１の膜厚は２．０μｍ程度である。
【００６９】
次に、この図７の半導体装置の製造方法について説明する。
まず、実施の形態１において示した図６（ａ）の段階までは同様に処理し、バイアホール３ａとなるＡｕ膜４とＮｉ系合金無電解メッキ膜であるＮｉ膜９ｂ（図６（ａ）においてはＮｉ膜９ａ）をＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面に成膜する。
【００７０】
次に、図８（ａ）に示すように、Ｎｉ膜９ｂの表面にＡｕ膜１１をメッキにより２．０μｍ程度の膜厚となるように積層する。
その後、図８（ｂ）に示すように、ＧａＡｓ基板１の裏面上にバイアホール３ａが占める領域に相当する開口パターンを有するポジ型フォトレジストからなるレジストパターン１２をパターニングする。
【００７１】
次に、図８（ｃ）に示すように、レジストパターン１２をエッチングマスクとしてＡｕ膜１１に対して選択的にエッチングを行い、バイアホール３ａの形成領域に位置するＡｕ膜１１を除去する。
その後、図８（ｄ）に示すようにエッチングマスクとして用いたレジストパターン１２を除去し、ＩＣ基板を得る。
【００７２】
以上のようにしてＩＣ基板内にバイアホール３ａを形成することが可能である。
その後、パッケージ基板５の表面とＩＣ基板の裏面をＡｕＳｎはんだ６を用いて接着すると図７に示すような半導体装置を得ることができる。
【００７３】
このように、ダイボンド処理を行う際に、バイアホール３ａの表層にＮｉ膜９ｂを露出させた状態で、ＡｕＳｎはんだ６を用いてパッケージ基板５とを接着させることが可能となるため、バイアホール３ａの内部にまでＡｕＳｎはんだ６が充填されず、はんだ上がりがない、良好な形状の半導体装置を得ることが可能となる。
【００７４】
また、ドライ異方性エッチングによってバイアホール３ａを作り込む開口部３を形成しているため、局部的にＧａＡｓ基板１の厚さが小さくならず、クラックの発生を抑制できる。さらに占有面積の小さいバイアホール３ａを形成することが可能であることは言うまでもない。
【００７５】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００７６】
実施の形態３．
次に、この発明の実施の形態３の半導体装置の要部断面図を図９に示す。図９において、１１ａは蒸着によって成膜したＡｕ膜を示すものであり、このＡｕ膜はＧａＡｓ基板１の裏面の平坦部分に主に積層され、バイアホール３ａ内にはほとんど成膜されていない。その他、図面に付した符号は、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００７７】
図９の半導体装置を得るために、実施の形態１に示した図６（ａ）の半導体装置の製造方法に従って同様に処理し、バイアホール３ａは、膜厚１００μｍのＧａＡｓ基板１の裏面全面にメッキによってＡｕ膜４及びＮｉ膜９ｂを（図６（ａ）においてはＮｉ膜９ａに相当する。）それぞれ０．５μｍの膜厚となるように積層する。
【００７８】
その後、図１０に示すように、ＧａＡｓ基板１の裏面全面に蒸着法によってＡｕ膜１１ａを積層し、ＧａＡｓ基板１の裏面上にはＡｕ膜４、Ｎｉ膜９ｂ、Ａｕ膜１１ａが積層された３層構造の膜が形成され、一方、裏面から穿たれた開口部３の内壁及び底面にはＡｕ膜４及びＮｉ膜９ｂが積層された２層構造の膜が形成された状態となる。
【００７９】
このように蒸着法によって成膜されるＡｕ膜１１ａはＧａＡｓ基板１の裏面と開口部３の解放された端部の近傍にのみ薄く形成され、開口部３の内部にはＡｕ膜１１ａは成膜されず、その領域においてはＮｉ膜９ｂが露出した状態のＩＣ基板を得られる。
その後、ダイボンドの際にＡｕＳｎはんだ６が開口部３内に充填されることがなく、図９に示すように、はんだ上がりの恐れのない、良好な形状の半導体装置を得ることが可能となる。
【００８０】
また、ドライ異方性エッチングによって開口部３を開口しているため、占有面積の小さいバイアホール３ａを形成することが可能であり、また局部的にＧａＡｓ基板１の膜厚が小さくなる部分がないためクラックの発生を抑制できることは言うまでもない。
【００８１】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００８２】
実施の形態４．
既に説明した実施の形態１〜３においては、バイアホール３ａを作り込む開口部３は高アスペクト比の円筒状のものであった。
この実施の形態４に示す半導体装置は、バイアホールは円筒状に形成された開口部内に作り込むのではなく、ＧａＡｓ基板１の裏面近傍においては比較的開口径が大きく、ＧａＡｓ基板１の表面の近傍においては比較的開口径が小さい、開口径の大きさが少なくとも２段階に変化している開口部に作り込むことを特徴としている。
【００８３】
次に、この発明の実施の形態４の半導体装置の要部断面図を図１１に示す。
この図１１において、バイアホール３ａを作り込む膜厚１００μｍのＧａＡｓ基板１に形成される開口部３の形状は、ＧａＡｓ基板１の裏面から５０μｍ程度の深さまでは開口径１００μｍ（大径）の円筒状であり、この大径の開口部の底面位置である５０μｍの深さからＧａＡｓ基板１の表面にかけては開口径６０μｍ（小径）の円筒状の、２段階の開口径の開口部３から構成されている。
【００８４】
また、図１１において符号４ａは、２段階の開口径の開口部３の内壁及び底面とＧａＡｓ基板１の裏面に均一な厚さに積層されたＡｕ膜、９ｃはＡｕ膜４ａの表面の開口部３の１００μｍ程度の大径の開口部の内壁及び底面、ＧａＡｓ基板１の裏面のバイアホール３ａに含まれる領域（開口部３の外周の近傍の領域）に選択的に成膜されたＮｉ膜を示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【００８５】
図１１に示す半導体装置は、バイアホール３ａを作り込む開口部３の開口径が６０μｍである領域では、バイアホール３ａを構成する物質はＡｕ膜４ａのみであり、開口径が１００μｍである開口部３の内部とＧａＡｓ基板１の裏面の開口部３の周辺（他の開口径と同じ点を中心として描いた１３０μｍの径の円内に含まれる範囲）では、バイアホール３ａを構成する物質はＡｕ膜４ａと、その表面に積層されたＮｉ膜９ｃからなる２層構造であることを特徴としている。
【００８６】
次に、図１１の半導体装置の製造方法について説明する。
まず、図１２（ａ）に示すように、ＩＣ基板を構成するＧａＡｓ基板１の表面にＴｉ薄膜とＡｕ膜を順次積層し、これらの膜を一辺が９０μｍ程度の大きさの電極パッド２の形状にパターニングする。さらに電極パッド２が形成されたＧａＡｓ基板１の裏面に開口径１００μｍの開口パターンを有するポジ型フォトレジストからなるレジストパターン１３を形成する。
【００８７】
次に、図１２（ｂ）に示すように、レジストパターン１３をエッチングマスクとしてＧａＡｓ基板１に対してドライ異方性エッチングを行い、ＧａＡｓ基板１の裏面から５０μｍ程度の深さ（ＧａＡｓ基板１の厚さの半分程度の深さ）まで掘り下げた形状の開口部３を形成する。
その後、図１２（ｃ）に示すように、レジストパターン１３を除去する。
【００８８】
次に、図１２（ｄ）に示すように、電極パッド２及び開口部３の中央にあたる点を基準として開口径が６０μｍである開口パターンを有するレジストパターン１４をＧａＡｓ基板１の裏面に形成する。
その後、図１２（ｅ）に示すように、このレジストパターン１４をエッチングマスクとしてＧａＡｓ基板１に対してドライ異方性エッチングを行い、開口径６０μｍの大きさの円筒状の開口部を新たに穿ち、ＧａＡｓ基板１を貫通する２段階の開口径を持つ開口部３を形成する。
次に、図１２（ｆ）に示すように、このエッチングマスクとして用いたレジストパターン１４はエッチング除去する。
【００８９】
次に、図１２（ｇ）に示すように、ＧａＡｓ基板１の裏面にＡｕ膜４ａをメッキする。このＡｕ膜４ａの膜厚は０．５μｍ程度となるように成長させる。
その後、図１２（ｈ）に示すように、ＧａＡｓ基板１の裏面に、開口部３を含む開口径１３０μｍの領域に相当する開口パターンを有するレジストパターン１５を形成する。このレジストパターン１５の形成領域がバイアホール３ａとなる領域である。
【００９０】
次に、図１２（ｉ）に示すように、一般的なＮｉメッキ方法によってＧａＡｓ基板１の裏面にＮｉ膜９ｃ成膜する。このＮｉ膜９ｃは通常行われているＮｉメッキによるものであり、電解メッキ方法を用いても良い。またＮｉ系合金無電解メッキによりＮｉ膜９ｃを得ることも可能であり、この場合においても既に説明したように、ＧａＡｓ基板１の裏面のバイアホール３ａに相当しない領域をレジストパターン１５でマスクしていることから、開口径が６０μｍ程度の小径の開口部内にはＮｉ膜９ｂのメッキがなされず、開口径が１００μｍ程度である大径の開口部内と、バイアホール３ａに相当する領域のＧａＡｓ基板１の裏面に選択的にＮｉ膜９ｃが形成された状態となる。
【００９１】
その後、図１２（ｊ）に示すようにレジストパターン１５を除去し、ＩＣ基板を得る。
さらにダイボンド工程を経ることで図１１に示すような半導体装置を得ることが可能である。
【００９２】
図１１のように形成された半導体装置においては、バイアホール３ａに相当する領域の開口部３のうち、ＧａＡｓ基板１の裏面に近い１００μｍ以上の径の部分に選択的にＮｉ膜９ｃを成膜することができる。
従って、Ｎｉ膜９ｃの成膜後はＧａＡｓ基板１の裏面に形成していたレジストパターン１５を除去する工程を経るだけでダイボンド工程に移ることが可能である。
【００９３】
ダイボンドの際においても、既に説明した実施の形態の場合と同様に、はんだ上がり現象、クラックの発生を抑制することが可能であり、占有面積も、バイアホール３ａの水平方向の寸法は最大で１３０μｍ、また、開口部３の水平方向の最大開口径は１００μｍと比較的小さな寸法とすることが可能となる。
さらに、上記の説明では開口部３の形状のうち、小径の開口部が主に円筒状であるものについて示したが、その水平方向の開口形状が完全な円ではなく楕円でも良く、また円柱状のものとすることも可能である。
【００９４】
また、この実施の形態においては、バイアホール３ａを作り込む開口部３の小径の開口部の開口径が６０μｍである例を示したが、２５〜６０μｍの開口径とすることでも、同様の効果を奏する半導体装置を形成することが可能となる。下限値はＧａＡｓ基板１に対する開口とＡｕ膜４ａの成膜が可能であり、バイアホールとしての電気特性を良好に確保できる限界値である。
【００９５】
実施の形態５．
次に、この発明の実施の形態５の発明について説明する。
図１３はこの発明の実施の形態５による半導体装置の要部断面図であり、ＧａＡｓ基板１に設けられた開口部３の形状は実施の形態４に示した開口部３の形状と同様であり、大径と小径の開口部から構成されている。
この実施の形態５による半導体装置の特徴は、バイアホール３ａを構成する導電膜にあり、ＧａＡｓ基板１の裏面に成膜されるＡｕ膜４ｂと、このＡｕ膜４ｂの表面に積層されるＮｉ膜（Ｎｉ系合金無電解メッキ膜）９ｄが、ＧａＡｓ基板１の裏面全面（開口部３の内壁を含む）に成膜されていることであり、さらにバイアホール３ａ以外の領域にはＮｉ膜９ｄの表面にＡｕ膜１１ｂがさらに積層されているという点である。
【００９６】
さらに、上記の説明においてはＧａＡｓ基板１の膜厚が１００μｍのものを例として示したが、３０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、良好な形状の、占有面積の小さなバイアホールを有する半導体装置を得ることが可能である。
【００９７】
図１３に示す半導体装置の製造方法は、まず、実施の形態４の図１２（ａ）〜（ｆ）に従って、ＧａＡｓ基板１の裏面から５０μｍ程度の深さまでの１００μｍの径の開口部３を形成する。その後、ＧａＡｓ基板１の表面まで達する６０μｍの径の開口部３を形成し、ＧａＡｓ基板１の裏面全面にＡｕ膜４ｂをメッキする。
さらに、実施の形態２の図８（ａ）〜（ｄ）に相当する製造方法に従い、Ａｕ膜４ｂ上の全面に無電解Ｎｉ合金膜メッキによりＮｉ膜９ｄ（Ｎｉ膜９ｄは、図８においてはＮｉ膜９ｂに相当する。）を成膜し、さらにＧａＡｓ基板１の裏面全面にＡｕ膜１１ｂ（Ａｕ膜１１ｂは、図８においてはＡｕ膜１１に相当する。）をメッキし、バイアホール３ａとなる領域に成膜されたＡｕ膜１１ｂを選択的に除去することでＩＣ基板を得、さらにダイボンドを行うことで図１３に示すような半導体装置を得ることが可能となる。
【００９８】
上記のような方法によっても、ダイボンドの際にバイアホール３ａに相当する領域の表面にＮｉ膜９ｄを選択的に露出させることが可能であるため、ダイボンドによるはんだ上がり現象を抑制でき、また、ＧａＡｓ基板１が局部的に薄膜化することを抑制できるため、良好な形状のバイアホール３ａを得ることが可能となる。
【００９９】
また、この実施の形態５の半導体装置のバイアホール３ａを構成するＮｉ膜９ｄの形成方法として、ＧａＡｓ基板１の裏面全面を無電解メッキすることを示しているが、一般的なＮｉメッキ方法を用いてＮｉ膜９ｄを成膜することも可能である。一般的なＮｉメッキ方法によって得られるＮｉ膜９ｄは開口径６０μｍの小径の開口部の内壁及び底面には成膜されないが、大径の開口部内には成膜される。よってダイボンドを行った際もはんだ上がりのない良好な形状のバイアホールを得ることが可能である。
【０１００】
実施の形態６．
次に実施の形態６について説明する。
図１４はこの発明の実施の形態６による半導体装置の要部断面図であり、図において４ｃはＧａＡｓ基板１の裏面全面にメッキされたＡｕ膜、９ｄはバイアホール３ａを作り込むために開口された開口部のうち開口径が６０μｍ程度以上の大きさである領域に、Ａｕ膜４ｃ上にメッキされたＮｉ膜をそれぞれ示しており、その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示すものである。
【０１０１】
実施の形態４及び５においては、バイアホール３ａを作り込む開口部３は開口径の異なる段差のある形状であり、開口部３はドライ異方性エッチングによって形成していたが、この実施の形態６による半導体装置の開口部３は、ウェット等方性エッチングとドライ異方性エッチングとの組み合わせによるものであり、ＧａＡｓ基板１の裏面から基板の膜厚の半分程度の深さまでの位置に、大径（６０μｍよりも大きな開口径）の開口部をウェット等方性エッチングにより形成し、この大径の開口部の底面からＧａＡｓ基板１の表面にかけて形成される小径（６０μｍ以下の開口径）の開口部はドライ異方性エッチングによって形成する。
【０１０２】
次に、この図１４に示す半導体装置の製造方法について説明する。
まず、図１５（ａ）に示すように、ＧａＡｓ基板１の表面に電極パッド２をパターニングし、ＧａＡｓ基板１の裏面の、電極パッド２の形成位置の裏側に相当する部分に６０μｍの径の開口パターンを有するレジストパターン１６をパターニングする。
【０１０３】
その後、図１５（ｂ）に示すように、レジストパターン１６をエッチングマスクとしてＧａＡｓ基板１に対してウェット等方性エッチングを行い、ＧａＡｓ基板１の膜厚の半分程度の位置までエッチングする。このエッチング処理が等方性エッチングであるため、ＧａＡｓ基板１の裏面での開口部３の開口径は１１０μｍ程度の大きさとなる。
【０１０４】
その後、図１５（ｃ）に示すように、先のウェット等方性エッチングの処理時に用いたレジストパターン１６を再度エッチングマスクとして用い、ドライ異方性エッチングを行い、ＧａＡｓ基板１の膜厚の半分程度の位置からＧａＡｓ基板１の表面に至る開口径６０μｍの円筒状の開口部を形成し、ＧａＡｓ基板１の表面にパターニングした電極パッド２の裏面を露出させる。
【０１０５】
このとき、開口部３の形状はＧａＡｓ基板１の裏面からＧａＡｓ基板１の半ばの厚さの位置までにかけて徐々に開口径が小さくなり、さらにＧａＡｓ基板１の表面までの位置においては開口径６０μｍの小径の開口部が形成された状態となる。
エッチングマスクとして用いたレジストパターン１６は除去する。
【０１０６】
その後、図１５（ｅ）に示すように、ＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面全面にＡｕ膜４ｃをメッキする。このＡｕ膜４ｃの膜厚は０．５μｍ程度の膜厚とする。
【０１０７】
次に、図１５（ｆ）に示すように、ＧａＡｓ基板１の裏面のバイアホール３ａとなる領域以外の領域にレジストパターン１７をパターニングする。バイアホール３ａとなる領域とは開口部３を含み、その径が１５０μｍ程度の大きさの領域である。
その後、レジストパターン１７をマスクとしてＧａＡｓ基板１の裏面にＮｉ膜（Ｎｉ系合金無電解膜）９ｅをメッキにより形成する。
【０１０８】
このメッキ工程において、ＧａＡｓ基板１の裏面全面をメッキしていないことから、バイアホール３ａに相当する部分をＮｉメッキ液に完全に浸した状態で処理しても、ドライ異方性エッチングによって開口された小径の開口部３の内壁及び底面にはＮｉ膜９ｅは成膜されず、ウェット等方性エッチングによって開口された大径の開口部３の内壁及び底面、ＧａＡｓ基板１の裏面の開口部３の外周近傍の、バイアホール３ａに相当する領域に選択的にＮｉ膜９ｅが成膜された状態となる。
その後、マスクとして用いたレジストパターン１７を除去し、ＩＣ基板を得る。
【０１０９】
その後、ＩＣ基板の裏面のＡｕ膜４ｃの露出部分とパッケージ基板５をＡｕＳｎはんだ６を介して接着し、図１４に示すような半導体装置を得る。
このように形成した半導体装置においては、バイアホール３ａの占有面積は１５０μｍの径が占める範囲と、比較的小さく、また開口部３の開口径が６０μｍ以上の領域には選択的にＮｉ膜９ｅを成膜していることから、ダイボンドの際にＡｕＳｎはんだ６が開口部３の内部に充填されることがなく、はんだ上がりを抑制することが可能である。
【０１１０】
また、この実施の形態６において示した開口部３は、開口部をウェット等方性エッチングのみによって形成されたものではなく、ドライ異方性エッチングを組み合わせて形成したものであり、ＧａＡｓ基板１の表面近傍においては円筒状の開口部の形状となっていることから、ＧａＡｓ基板１の膜厚が局部的に薄くなることがないため、クラックの発生を抑制することができる。
【０１１１】
さらに、この発明の半導体装置の製造過程において、開口部３に用いるエッチングマスクであるレジストパターン１６はウェット等方性エッチング、及び次工程のドライ異方性エッチングにも用いることができ、エッチング工程の度にエッチングマスクを形成しなくても良いため、製造工程を簡略化することが可能である。
【０１１２】
また、この実施の形態においては、バイアホール３ａを作り込む開口部３の小径の開口部の開口径が６０μｍである例を示したが、２５μｍから６０μｍの開口径とすることでも、同様の効果を奏する半導体装置を形成することが可能となる。下限値はＧａＡｓ基板１に対する開口とＡｕ膜４ｃの成膜が可能であり、バイアホールとしての電気特性を良好に確保できる限界値である。
【０１１３】
実施の形態７．
次に、この発明の実施の形態７の半導体装置について説明する。
図１６はこの発明の実施の形態７の半導体装置の要部断面図であり、この図において、符号９ｆはＧａＡｓ基板１の開口部３の内壁及び底面を含む裏面にメッキされた状態のＮｉ膜（Ｎｉ系合金無電解メッキ膜）、また１１ｃはＧａＡｓ基板１の裏面のバイアホール３ａ以外の領域に積層されたＡｕ膜をそれぞれ示している。その他、既に説明のために用いた符号と同一符号は同一、若しくは相当部分を示している。
【０１１４】
この図１６の構造のバイアホール３ａは、ＧａＡｓ基板１内に形成された開口部３の表面にＡｕ膜４ｃとメッキにより形成されたＮｉ膜９ｆが積層された２層構造であり、バイアホール３ａ以外の領域のＧａＡｓ基板１の裏面には、Ａｕ膜４ｃとＮｉ膜９ｆに加え、Ａｕ膜１１ｃが積層された３層構造となっている。
【０１１５】
次に、図１６に示す半導体装置の構造を、実施の形態２及び６を引用して説明する。
まず、実施の形態６の製造工程に従い、図１５（ａ）〜（ｅ）に示すように処理し、ＧａＡｓ基板１の裏面からウェット等方性エッチングとドライ異方性エッチングの組み合わせで、大径及び小径の開口径を持つ開口部３を形成し、その開口部３の内壁及び底面を含むＧａＡｓ基板１の裏面にＡｕ膜４ｃを成膜する。
【０１１６】
その後、実施の形態２の図８（ａ）〜（ｄ）に相当する処理を行い、ＧａＡｓ基板１の裏面全面に対してＮｉ膜９ｆを成膜する（Ｎｉ膜９ｆは、図８においてはＮｉ膜９ｂに相当する。）。このとき、ＧａＡｓ基板１の裏面全面においてＮｉ系無電解メッキ反応が起こるため、開口径６０μｍのＧａＡｓ基板１の表面近傍の開口部３内にもＮｉ膜９ｆを均一な膜厚（０．５μｍ程度）に成膜することが可能である。
その後、ＧａＡｓ基板１の裏面に、０．５μｍ程度の膜厚のＡｕ膜１１ｃ（Ａｕ膜１１ｃは、図８においてはＡｕ膜１１に相当する。）をメッキにより成膜する。
【０１１７】
次に、ＧａＡｓ基板１の裏面の、バイアホール３ａ以外の領域をレジストパターン等のマスク材によってマスクし、これをエッチングマスクとしてバイアホール３ａに相当する領域のＡｕ膜１１ｃを選択的にエッチング除去する。さらにエッチングマスクを除去することで図１６に示すようなバイアホール３ａを有する半導体装置を得ることが可能となる。
【０１１８】
上記のような方法によっても、ダイボンドの際にバイアホール３ａに相当する領域の表面にＮｉ膜９ｆを選択的に露出させることが可能であるため、ダイボンドによるはんだ上がり現象を抑制できる。さらに、ＧａＡｓ基板１が局部的に薄膜化することを抑制できるため、良好な形状のバイアホール３ａを得ることが可能となる。
【０１１９】
また、この実施の形態７の半導体装置のバイアホール３ａを構成するＮｉ膜９ｆの形成方法として、ＧａＡｓ基板１の裏面全面を無電解メッキすることを示しているが、一般的なＮｉメッキ方法を用いてＮｉ膜９ｆを成膜することも可能である。一般的なＮｉメッキ方法によって得られるＮｉ膜９ｆは開口径６０μｍの小径の開口部の内壁及び底面には成膜されないが、大径の開口部内には成膜される。よってダイボンドを行った際もはんだ上がりのない良好な形状のバイアホールを得ることが可能である。
【０１２９】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
この発明の請求項１の半導体装置の製造方法は、バイアホールを作り込むＧａＡｓ基板の裏面に高アスペクト比、つまりアスペクト比が１以上１０／３以下の開口部内にＮｉ系合金無電解メッキ膜を成膜する際に、開口部の内壁及び底面を含むＧａＡｓ基板の裏面全面に対してメッキ処理を行うことで、高アスペクト比の開口部の内壁及び底面にもＮｉ系合金無電解メッキ膜を成膜でき、得られるＩＣ基板はダイボンドを行った際においても良好な形状とすることが可能となる。またバイアホールの占有面積を小さくすることができる。
【０１３０】
さらに、この発明の請求項２の半導体装置の製造方法は、ＧａＡｓ基板の裏面全面に成膜したＮｉ系合金無電解メッキ膜のうち、ビアホール以外の領域にいする部分を除去する際に硫酸（９６wt％）、硝酸（７０wt％）、純水の割合が１：１：３である硫硝酸を用いてエッチングを行うか、若しくはイオンミリングによってエッチングを行うことで、良好なエッチングが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の説明のために必要な図である。
【図２】 この発明の実施の形態１の説明のために必要な図である。
【図３】 この発明の実施の形態１の説明のために必要な図である。
【図４】 この発明の実施の形態１の説明のために必要な図である。
【図５】 この発明の実施の形態１の半導体装置を示す図である。
【図６】 この発明の実施の形態１の製造方法を示す図である。
【図７】 この発明の実施の形態２の半導体装置を示す図である。
【図８】 この発明の実施の形態２の製造方法を示す図である。
【図９】 この発明の実施の形態３の半導体装置を示す図である。
【図１０】 この発明の実施の形態３の製造方法を示す図である。
【図１１】 この発明の実施の形態４の半導体装置を示す図である。
【図１２】 この発明の実施の形態４の製造方法を示す図である。
【図１３】 この発明の実施の形態５の半導体装置を示す図である。
【図１４】 この発明の実施の形態６の半導体装置を示す図である。
【図１５】 この発明の実施の形態６の製造方法を示す図である。
【図１６】 この発明の実施の形態７の半導体装置を示す図である。
【図１７】 従来の技術を示す図である。
【図１８】 従来の技術を示す図である。
【図１９】 従来の技術を示す図である。
【図２０】 従来の技術を示す図である。
【符号の説明】
１．ＧａＡｓ基板
２．電極パッド
３．開口部
３ａ．バイアホール
４，４ａ、４ｂ，４ｃ，１１，１１ａ、１１ｂ、１１ｃ．Ａｕ膜
５．パッケージ基板
６．ＡｕＳｎはんだ
７．はんだ上がり
８、１０、１２、１３、１４、１５、１６、１７．レジストパターン
９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ．Ｎｉ膜
Claims (2)
- 半導体基板の表面に電極パッドを形成する工程、上記半導体基板の裏面から上記表面にかけてドライ異方性エッチングによってアスペクト比が１以上１０／３以下の筒状の開口部を形成する工程、上記開口部の内壁及び底面を含む上記裏面の全面にメッキによりＡｕ膜を成膜する工程、上記Ａｕ膜上に、上記裏面の全面にメッキによりＮｉ系合金無電解メッキ膜を成膜する工程、上記開口部を含むバイアホールとなる領域を覆うマスクを形成する工程、上記マスクをエッチングマスクとして上記Ｎｉ系合金無電解メッキ膜をエッチングし、上記バイアホールに相当する領域のみに選択的に上記Ｎｉ系合金無電解メッキ膜を残す工程、上記マスクを除去する工程を含むことを特徴とする半導体装置の製造方法。
- Ｎｉ系合金無電解メッキ膜をエッチングする際に、エッチャントとして、硫酸（９６wt％）、硝酸（７０wt％）、純水の割合が１：１：３である硫硝酸を用いてエッチングを行うか、若しくはイオンミリングによってエッチングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10752897A JP3724110B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
| US09/038,090 US6268619B1 (en) | 1997-04-24 | 1998-03-11 | Semiconductor device with high aspect ratio via hole including solder repelling coating |
| DE19811042A DE19811042A1 (de) | 1997-04-24 | 1998-03-13 | Halbleiterbauelement, Verfahren zu seiner Herstellung und dafür verwendetes Ätzmittel |
| US09/876,044 US6391770B2 (en) | 1997-04-24 | 2001-06-08 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10752897A JP3724110B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303198A JPH10303198A (ja) | 1998-11-13 |
| JP3724110B2 true JP3724110B2 (ja) | 2005-12-07 |
Family
ID=14461487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10752897A Expired - Lifetime JP3724110B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6268619B1 (ja) |
| JP (1) | JP3724110B2 (ja) |
| DE (1) | DE19811042A1 (ja) |
Families Citing this family (76)
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1997
- 1997-04-24 JP JP10752897A patent/JP3724110B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-11 US US09/038,090 patent/US6268619B1/en not_active Expired - Lifetime
- 1998-03-13 DE DE19811042A patent/DE19811042A1/de not_active Withdrawn
-
2001
- 2001-06-08 US US09/876,044 patent/US6391770B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6268619B1 (en) | 2001-07-31 |
| US6391770B2 (en) | 2002-05-21 |
| US20010028113A1 (en) | 2001-10-11 |
| DE19811042A1 (de) | 1998-10-29 |
| JPH10303198A (ja) | 1998-11-13 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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