JP3171093B2 - リードフレームの製造方法と半導体装置の製造方法 - Google Patents
リードフレームの製造方法と半導体装置の製造方法Info
- Publication number
- JP3171093B2 JP3171093B2 JP03573096A JP3573096A JP3171093B2 JP 3171093 B2 JP3171093 B2 JP 3171093B2 JP 03573096 A JP03573096 A JP 03573096A JP 3573096 A JP3573096 A JP 3573096A JP 3171093 B2 JP3171093 B2 JP 3171093B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal
- fine wire
- pattern layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Description
【０００１】
【発明の属する技術分野】本発明は、細線リードを有
し、この細線リードが半導体素子に対して電気的に接続
されるリードフレームの製造方法に係り、特に細線リー
ドのうち少なくとも半導体素子との電気的接続部が２層
以上の層構造を有するリードフレームの製造方法と、そ
のリードフレームを用いた半導体装置の製造方法に関す
る。
し、この細線リードが半導体素子に対して電気的に接続
されるリードフレームの製造方法に係り、特に細線リー
ドのうち少なくとも半導体素子との電気的接続部が２層
以上の層構造を有するリードフレームの製造方法と、そ
のリードフレームを用いた半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来、この種のリードフレームとして、
半導体素子（チップ）と電気的に接続される細線リード
の半導体素子との接触部が銅（Ｃｕ）層および金（Ａ
ｕ）層からなる層構造となっているものがある。このリ
ードフレームは、銅の細線リードを金でめっきするか、
あるいは銅の細線リードに金のバンプ（突起状の接続電
極）を形成することにより製造したりしていた。
半導体素子（チップ）と電気的に接続される細線リード
の半導体素子との接触部が銅（Ｃｕ）層および金（Ａ
ｕ）層からなる層構造となっているものがある。このリ
ードフレームは、銅の細線リードを金でめっきするか、
あるいは銅の細線リードに金のバンプ（突起状の接続電
極）を形成することにより製造したりしていた。
【０００３】このうち銅の細線リードを金でめっきする
方法は、まず、図８（ａ）に示したように、ポリイミド
テープ４１に銅箔４２を接着剤で接着させた後、この銅
箔４２をエッチングによって選択的に除去することによ
り、図８（ｂ）に示したような細線リード４３を形成
し、続いて図８（ｃ）に示したように細線リード４３の
表面を金層４４でめっきするものである。
方法は、まず、図８（ａ）に示したように、ポリイミド
テープ４１に銅箔４２を接着剤で接着させた後、この銅
箔４２をエッチングによって選択的に除去することによ
り、図８（ｂ）に示したような細線リード４３を形成
し、続いて図８（ｃ）に示したように細線リード４３の
表面を金層４４でめっきするものである。
【０００４】一方、銅の細線リードに金のバンプを形成
する方法は、まず、図９（ａ）に示したように、表面に
アルミニウム（Ａｌ）膜５１と銅膜５２とが形成された
銅板５３の表面に銅をめっきして細線リード５４を形成
した後、図９（ｂ）に示したように細線リード５４を絶
縁膜５５で被覆すると共にアルミニウム膜５１をエッチ
ングストップ層として銅板５３をエッチングして選択的
に除去する。次いで、図９（ｃ）に示したようにアルミ
ニウム膜５１と銅膜５２とをエッチングして選択的に除
去し、次いで、図９（ｄ）に示したように細線リード５
４の先端に金を蒸着してバンプ５６を形成するものであ
る。
する方法は、まず、図９（ａ）に示したように、表面に
アルミニウム（Ａｌ）膜５１と銅膜５２とが形成された
銅板５３の表面に銅をめっきして細線リード５４を形成
した後、図９（ｂ）に示したように細線リード５４を絶
縁膜５５で被覆すると共にアルミニウム膜５１をエッチ
ングストップ層として銅板５３をエッチングして選択的
に除去する。次いで、図９（ｃ）に示したようにアルミ
ニウム膜５１と銅膜５２とをエッチングして選択的に除
去し、次いで、図９（ｄ）に示したように細線リード５
４の先端に金を蒸着してバンプ５６を形成するものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
細線リードを金めっきする方法では、銅箔４２をエッチ
ングして細線リード４３を形成しているので、サイドエ
ッチングが発生して細線リード４３の断面積が小さくな
ってしまい、細線リード４３の強度が著しく弱くなる。
そのため、金をめっきして金層４４を形成する際に、細
線リード４３が曲がりやすいという問題があった。
細線リードを金めっきする方法では、銅箔４２をエッチ
ングして細線リード４３を形成しているので、サイドエ
ッチングが発生して細線リード４３の断面積が小さくな
ってしまい、細線リード４３の強度が著しく弱くなる。
そのため、金をめっきして金層４４を形成する際に、細
線リード４３が曲がりやすいという問題があった。
【０００６】一方、細線リードに金のバンプを形成する
方法では、蒸着法により金のバンプ５６を形成している
ので、蒸着に長時間を要すると共に、製造工程が途切れ
てしまい、製造効率が悪いという問題があった。また、
この方法ではバンプ５６の膜厚を３μｍ以上とすること
が困難であり、更に膜厚の精度も低く、品質を向上させ
ることが困難であるという問題もあった。加えて、治工
具も多数必要となり、製造コストが高くなるという問題
もあった。
方法では、蒸着法により金のバンプ５６を形成している
ので、蒸着に長時間を要すると共に、製造工程が途切れ
てしまい、製造効率が悪いという問題があった。また、
この方法ではバンプ５６の膜厚を３μｍ以上とすること
が困難であり、更に膜厚の精度も低く、品質を向上させ
ることが困難であるという問題もあった。加えて、治工
具も多数必要となり、製造コストが高くなるという問題
もあった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その課題は、品質の向上したリードフレームを容
易に、かつ安価に製造することができるリードフレーム
の製造方法を提供することにある。
ので、その課題は、品質の向上したリードフレームを容
易に、かつ安価に製造することができるリードフレーム
の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載のリードフ
レームの製造方法は、半導体チップの電極に対して細線
リードが電気的に接続されるとともに、細線リードのう
ち少なくとも半導体チップとの電気的接続部が２層以上
の層構造を有するリードフレームの製造方法であって、
第１の金属からなる基板上に金属めっきに対するマスク
用のパターン層を形成する工程と、前記パターン層が形
成された側の前記基板の表面に、前記パターン層をマス
クとして第２の金属をめっきし、めっきされた該第２の
金属上に前記パターン層を同様にマスクとして、前記第
１の基板を構成する前記第１の金属と同一の金属である
第３の金属をめっきして、前記２層以上の層構造を有す
る細線リードを形成する工程を含むものである。
レームの製造方法は、半導体チップの電極に対して細線
リードが電気的に接続されるとともに、細線リードのう
ち少なくとも半導体チップとの電気的接続部が２層以上
の層構造を有するリードフレームの製造方法であって、
第１の金属からなる基板上に金属めっきに対するマスク
用のパターン層を形成する工程と、前記パターン層が形
成された側の前記基板の表面に、前記パターン層をマス
クとして第２の金属をめっきし、めっきされた該第２の
金属上に前記パターン層を同様にマスクとして、前記第
１の基板を構成する前記第１の金属と同一の金属である
第３の金属をめっきして、前記２層以上の層構造を有す
る細線リードを形成する工程を含むものである。
【０００９】請求項４記載の半導体装置の製造方法は、
第１の金属からなる基板上に金属メッキに対するマスク
用のパターン層を形成する工程と、前記パターン層が形
成された側の前記基板の表面に、前記パターン層をマス
クとして第２の金属をめっきし、めっきされた該第２の
金属上に前記パターン層を同様にマスクとして、前記第
１の基板を構成する前記第１の金属と同一の金属である
第３の金属をめっきして、２層以上の層構造を有する細
線リードを形成する工程と、前記細線リードの前記第２
の金属の面と半導体チップの電極とを接続する工程とを
含むものである。
第１の金属からなる基板上に金属メッキに対するマスク
用のパターン層を形成する工程と、前記パターン層が形
成された側の前記基板の表面に、前記パターン層をマス
クとして第２の金属をめっきし、めっきされた該第２の
金属上に前記パターン層を同様にマスクとして、前記第
１の基板を構成する前記第１の金属と同一の金属である
第３の金属をめっきして、２層以上の層構造を有する細
線リードを形成する工程と、前記細線リードの前記第２
の金属の面と半導体チップの電極とを接続する工程とを
含むものである。
【００１０】請求項５記載のリードフレームの製造方法
は、半導体チップの電極に対して細線リードが電気的に
接続されるとともに、細線リードのうち少なくとも半導
体チップとの電気的接続部が２層以上の層構造を有する
リードフレームの製造方法であって、銅からなる基板上
に金属めっきに対するマスク用のパターン層を形成する
工程と、前記パターン層が形成された側の前記基板の表
面に、前記パターン層をマスクとして金をめっきし、更
にその上に前記パターン層を同様にマスクとして、銅を
めっきして、前記２層以上の層構造を有する細線リード
を形成する工程と、を含むものである。 請求項６記載の
半導体装置の製造方法は、銅からなる基板上に金属めっ
きに対するマスク用のパターン層を形成する工程と、前
記パターン層が形成された側の前記基板の表面に前記パ
ターン層をマスクとして金をめっきし、更にその上に前
記パターン層を同様にマスクとして銅をめっきして、２
層以上の層構造を有する細線リードを形成する工程と、
前記細線リードの前記金をめっきした面と半導体チップ
の電極とを接続する工程と、を含むものである。
は、半導体チップの電極に対して細線リードが電気的に
接続されるとともに、細線リードのうち少なくとも半導
体チップとの電気的接続部が２層以上の層構造を有する
リードフレームの製造方法であって、銅からなる基板上
に金属めっきに対するマスク用のパターン層を形成する
工程と、前記パターン層が形成された側の前記基板の表
面に、前記パターン層をマスクとして金をめっきし、更
にその上に前記パターン層を同様にマスクとして、銅を
めっきして、前記２層以上の層構造を有する細線リード
を形成する工程と、を含むものである。 請求項６記載の
半導体装置の製造方法は、銅からなる基板上に金属めっ
きに対するマスク用のパターン層を形成する工程と、前
記パターン層が形成された側の前記基板の表面に前記パ
ターン層をマスクとして金をめっきし、更にその上に前
記パターン層を同様にマスクとして銅をめっきして、２
層以上の層構造を有する細線リードを形成する工程と、
前記細線リードの前記金をめっきした面と半導体チップ
の電極とを接続する工程と、を含むものである。
【００１１】請求項１記載のリードフレームの製造方法
では、第１の金属からなる基板上に選択的にパターン層
が形成された後、このパターン層が形成された側の基板
の表面にパターン層をマスクとして第２の金属と第３の
金属（第１の金属と同じ金属）が順にそれぞれめっきさ
れる。これにより、第２の金属と第３の金属による２層
以上の層構造を有する細線リードが形成された。
では、第１の金属からなる基板上に選択的にパターン層
が形成された後、このパターン層が形成された側の基板
の表面にパターン層をマスクとして第２の金属と第３の
金属（第１の金属と同じ金属）が順にそれぞれめっきさ
れる。これにより、第２の金属と第３の金属による２層
以上の層構造を有する細線リードが形成された。
【００１２】請求項４記載の半導体装置の製造方法で
は、第１の金属からなる基板上に選択的にパターン層が
形成された後、このパターン層が形成された側の基板の
表面にパターン層をマスクとして第２の金属と第３の金
属が順にそれぞれめっきされる。これにより、第２の金
属と第３の金属（第１の金属と同じ金属）による２層以
上の層構造を有する細線リードが形成されたリードフレ
ームができる。そして、この細線リードの前記第２の金
属に面と半導体チップの電極を接続するので、前記リー
ドフレームに前記半導体チップを実装した半導体装置が
できる。
は、第１の金属からなる基板上に選択的にパターン層が
形成された後、このパターン層が形成された側の基板の
表面にパターン層をマスクとして第２の金属と第３の金
属が順にそれぞれめっきされる。これにより、第２の金
属と第３の金属（第１の金属と同じ金属）による２層以
上の層構造を有する細線リードが形成されたリードフレ
ームができる。そして、この細線リードの前記第２の金
属に面と半導体チップの電極を接続するので、前記リー
ドフレームに前記半導体チップを実装した半導体装置が
できる。
【００１３】請求項５記載のリードフレームの製造方法
では、銅からなる基板上に選択的にパターン層が形成さ
れた後、このパターン層が形成された側の基板の表面に
パターン層をマスクとして金と銅が順にそれぞれめっき
される。これにより、金と銅による２層以上の層構造を
有する細線リードが形成されたリードフレームができ
る。 請求項６記載の半導体装置の製造方法では、銅から
なる基板上に選択的にパターン層が形成された後、この
パターン層が形成された側の基板の表面にパターン層を
マスクとして金と銅が順にそれぞれめっきされる。これ
により、金と銅による２層以上の層構造を有する細線リ
ードが形成されたリードフレームができる。そして、そ
して、この細線リードの前記金の面と半導体チップの電
極を接続するので、前記リードフレームに前記半導体チ
ップを実装した半導体装置ができる。
では、銅からなる基板上に選択的にパターン層が形成さ
れた後、このパターン層が形成された側の基板の表面に
パターン層をマスクとして金と銅が順にそれぞれめっき
される。これにより、金と銅による２層以上の層構造を
有する細線リードが形成されたリードフレームができ
る。 請求項６記載の半導体装置の製造方法では、銅から
なる基板上に選択的にパターン層が形成された後、この
パターン層が形成された側の基板の表面にパターン層を
マスクとして金と銅が順にそれぞれめっきされる。これ
により、金と銅による２層以上の層構造を有する細線リ
ードが形成されたリードフレームができる。そして、そ
して、この細線リードの前記金の面と半導体チップの電
極を接続するので、前記リードフレームに前記半導体チ
ップを実装した半導体装置ができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】図１（ａ）〜（ｆ）は本発明の第１の実施
の形態に係るリードフレームの製造方法における各工程
毎の断面図を表すものである。
の形態に係るリードフレームの製造方法における各工程
毎の断面図を表すものである。
【００１６】本実施の形態では、まず、図１（ａ）に示
したように、リードフレームをめっきにより製造するた
めに、基板として例えば厚さ１５０μｍ程度の銅板１１
を用意する。
したように、リードフレームをめっきにより製造するた
めに、基板として例えば厚さ１５０μｍ程度の銅板１１
を用意する。
【００１７】次いで、図１（ｂ）に示したように、この
銅板１１の上にフォトレジスト膜を塗布形成し、それを
選択的に露光してパターニングを行い、パターン層１２
を形成する。このとき用いるフォトレジスト材は、例え
ば電着レジスト（日本化学石油製オリゴＥＤ−ＵＶ）で
あり、形成するフォトレジスト膜の厚さは、例えば１０
〜３０μｍである。また、露光の露光量は、例えば１５
０〜４００ｍｊ／ｃｍ2 であり、現像はＮａ2 ＣＯ3 １
％溶液（４５℃）を用いてスプレーすることにより行
う。
銅板１１の上にフォトレジスト膜を塗布形成し、それを
選択的に露光してパターニングを行い、パターン層１２
を形成する。このとき用いるフォトレジスト材は、例え
ば電着レジスト（日本化学石油製オリゴＥＤ−ＵＶ）で
あり、形成するフォトレジスト膜の厚さは、例えば１０
〜３０μｍである。また、露光の露光量は、例えば１５
０〜４００ｍｊ／ｃｍ2 であり、現像はＮａ2 ＣＯ3 １
％溶液（４５℃）を用いてスプレーすることにより行
う。
【００１８】パターン層１２を形成した後、図１（ｃ）
に示したように、このパターン層１２が形成された側の
銅板１１の表面にパターン層１２をマスクとして金をめ
っきし、例えば厚さ０．１〜５μｍの金層１３ａを形成
する。このとき、めっき液には例えばノーシアン系金め
っき液（ＥＥＪＡ製ニュートロネクス）を用い、電流密
度を０．０５Ａ／ｄｍ2 ，温度を４０℃として電気めっ
きを行う。
に示したように、このパターン層１２が形成された側の
銅板１１の表面にパターン層１２をマスクとして金をめ
っきし、例えば厚さ０．１〜５μｍの金層１３ａを形成
する。このとき、めっき液には例えばノーシアン系金め
っき液（ＥＥＪＡ製ニュートロネクス）を用い、電流密
度を０．０５Ａ／ｄｍ2 ，温度を４０℃として電気めっ
きを行う。
【００１９】金層１３ａを形成した後、図１（ｄ）に示
したように、この金層１３ａの上に銅をめっきして、例
えば厚さ５〜３０μｍの銅層１３ｂを形成し、金層１３
ａと銅層１３ｂとの２層よりなる細線リード１３を形成
する。このとき、めっき液には硫酸銅（ＣｕＳＯ4 ）が
８０ｇ／ｌ，硫酸（Ｈ2 ＳＯ4 ）が２００ｇ／ｌおよび
塩素イオン（Ｃｌ- ）が５０ｐｐｍのものを用い、電流
密度を１．０〜４．０Ａ／ｄｍ2 として電気めっきを行
う。
したように、この金層１３ａの上に銅をめっきして、例
えば厚さ５〜３０μｍの銅層１３ｂを形成し、金層１３
ａと銅層１３ｂとの２層よりなる細線リード１３を形成
する。このとき、めっき液には硫酸銅（ＣｕＳＯ4 ）が
８０ｇ／ｌ，硫酸（Ｈ2 ＳＯ4 ）が２００ｇ／ｌおよび
塩素イオン（Ｃｌ- ）が５０ｐｐｍのものを用い、電流
密度を１．０〜４．０Ａ／ｄｍ2 として電気めっきを行
う。
【００２０】銅層１３ｂを形成した後、図１（ｅ）に示
したようにパターン層１２を除去し、続いて細線リード
１３が形成された銅板１１上に細線リード１３の先端部
を除いて選択的に絶縁レジスト膜１４を形成する。
したようにパターン層１２を除去し、続いて細線リード
１３が形成された銅板１１上に細線リード１３の先端部
を除いて選択的に絶縁レジスト膜１４を形成する。
【００２１】絶縁レジスト膜１４を形成した後、銅板１
１を絶縁レジスト膜１４が形成された面の反対側から選
択的にエッチングする。このエッチングは、例えばエッ
チング液として１０〜２０％の過酸化水素（Ｈ2 Ｏ2 ）
溶液と１０〜１８％の硫酸（Ｈ2 ＳＯ4 ）溶液との混合
溶液を用い、これを４５℃に加熱してスプレーすること
により行う。このときのエッチングストップ層は金層１
３ａである。
１を絶縁レジスト膜１４が形成された面の反対側から選
択的にエッチングする。このエッチングは、例えばエッ
チング液として１０〜２０％の過酸化水素（Ｈ2 Ｏ2 ）
溶液と１０〜１８％の硫酸（Ｈ2 ＳＯ4 ）溶液との混合
溶液を用い、これを４５℃に加熱してスプレーすること
により行う。このときのエッチングストップ層は金層１
３ａである。
【００２２】これにより、図１（ｆ）に示したように一
面側が金層１３ａで他面側が銅層１３ｂの２層からなる
細線リード１３を有し、一部が電気的に分離されたリー
ドフレームが形成される。
面側が金層１３ａで他面側が銅層１３ｂの２層からなる
細線リード１３を有し、一部が電気的に分離されたリー
ドフレームが形成される。
【００２３】このようにして製造されたリードフレーム
は、図２に示したように、ＬＳＩ(large scale integra
tion) 等の半導体チップ１に設けられた電極パッド２に
対して細線リード１３の先端部の接続部１５が、超音波
工具等によって接触され電気的に接続されることにより
利用される。このとき細線リード１３は金層１３ａが電
極パッド２に対して接触する。
は、図２に示したように、ＬＳＩ(large scale integra
tion) 等の半導体チップ１に設けられた電極パッド２に
対して細線リード１３の先端部の接続部１５が、超音波
工具等によって接触され電気的に接続されることにより
利用される。このとき細線リード１３は金層１３ａが電
極パッド２に対して接触する。
【００２４】このように本実施の形態に係るリードフレ
ームの製造方法によれば、パターン層１２を形成した側
の銅板１１の表面に金をめっきして金層１３ａを形成し
た後、銅をめっきして銅層１３ｂを形成するようにした
ので、一面側が金層１３ａで他面側が銅層１３ｂの２層
構造からなる細線リード１３を容易に形成することがで
きる。
ームの製造方法によれば、パターン層１２を形成した側
の銅板１１の表面に金をめっきして金層１３ａを形成し
た後、銅をめっきして銅層１３ｂを形成するようにした
ので、一面側が金層１３ａで他面側が銅層１３ｂの２層
構造からなる細線リード１３を容易に形成することがで
きる。
【００２５】すなわち、従来の銅の細線リードを金めっ
きする方法のように、細線リード４３（図８）が曲がる
ようなことがなく、品質の向上を図ることができる。ま
た、従来の銅の細線リードに金のバンプを形成する方法
のように、バンプ５６（図９）を形成する必要がないの
で、バンプ５６を形成するための時間を省略することが
でき製造効率が向上すると共に、バンプ５６の形成位置
の精度が問題となるようなことがない。更に、蒸着法に
より金のバンプ５６を形成する場合には金の無駄が多い
のに比べて、無駄が少なく金の使用量を必要最小限とす
ることができ、経済的である。
きする方法のように、細線リード４３（図８）が曲がる
ようなことがなく、品質の向上を図ることができる。ま
た、従来の銅の細線リードに金のバンプを形成する方法
のように、バンプ５６（図９）を形成する必要がないの
で、バンプ５６を形成するための時間を省略することが
でき製造効率が向上すると共に、バンプ５６の形成位置
の精度が問題となるようなことがない。更に、蒸着法に
より金のバンプ５６を形成する場合には金の無駄が多い
のに比べて、無駄が少なく金の使用量を必要最小限とす
ることができ、経済的である。
【００２６】図３は本発明の第２の実施の形態に係るリ
ードフレームの製造方法における各工程毎の断面図を表
すものである。
ードフレームの製造方法における各工程毎の断面図を表
すものである。
【００２７】本実施の形態に係る方法では、図３
（ａ），（ｂ）に示したように、第１の実施の形態と同
様にして、基板として銅板１１を用意し、この銅板１１
上にパターン層１２を選択的に形成する。
（ａ），（ｂ）に示したように、第１の実施の形態と同
様にして、基板として銅板１１を用意し、この銅板１１
上にパターン層１２を選択的に形成する。
【００２８】パターン層１２を形成した後、図３
（ｃ），（ｄ）に示したように、第１の実施の形態と同
様にして、パターン層１２が形成された側の銅板１１の
表面にパターン層１２をマスクとして金をめっきして例
えば厚さ０．１〜５μｍの下層金層２３ａを形成した
後、この下層金層２３ａの上に銅をめっきして例えば厚
さ５〜２０μｍの銅層２３ｂを形成する。
（ｃ），（ｄ）に示したように、第１の実施の形態と同
様にして、パターン層１２が形成された側の銅板１１の
表面にパターン層１２をマスクとして金をめっきして例
えば厚さ０．１〜５μｍの下層金層２３ａを形成した
後、この下層金層２３ａの上に銅をめっきして例えば厚
さ５〜２０μｍの銅層２３ｂを形成する。
【００２９】銅層２３ｂを形成した後、図３（ｅ）に示
したように、下層金層２３ａを形成したのと同様にし
て、銅層２３ｂの上に金をめっきして例えば厚さ０．１
〜５μｍの上層金層２３ｃを形成し、下層金層２３ａと
銅層２３ｂと上層金層２３ｃとの３層構造よりなる細線
リード２３を形成する。
したように、下層金層２３ａを形成したのと同様にし
て、銅層２３ｂの上に金をめっきして例えば厚さ０．１
〜５μｍの上層金層２３ｃを形成し、下層金層２３ａと
銅層２３ｂと上層金層２３ｃとの３層構造よりなる細線
リード２３を形成する。
【００３０】上層金層２３ｃを形成した後、図３（ｆ）
に示したように、第１の実施の形態と同様にして、パタ
ーン層１２を除去した後、細線リード２３の先端部を除
いて選択的に絶縁レジスト膜１４を選択的に形成する。
その後、第１の実施の形態と同様にして、銅板１１を選
択的にエッチングする。このときのエッチングストップ
層は下層金層２３ａである。
に示したように、第１の実施の形態と同様にして、パタ
ーン層１２を除去した後、細線リード２３の先端部を除
いて選択的に絶縁レジスト膜１４を選択的に形成する。
その後、第１の実施の形態と同様にして、銅板１１を選
択的にエッチングする。このときのエッチングストップ
層は下層金層２３ａである。
【００３１】これにより、図３（ｇ）に示したように、
一面側が下層金層２３ａで他面側が上層金層２３ｃであ
りかつ上層金層２３ａと下層金層２３ｃとの間に銅層１
３ｂが挿入された３層構造の細線リード２３を有し、一
部が電気的に分離されたリードフレームが形成される。
一面側が下層金層２３ａで他面側が上層金層２３ｃであ
りかつ上層金層２３ａと下層金層２３ｃとの間に銅層１
３ｂが挿入された３層構造の細線リード２３を有し、一
部が電気的に分離されたリードフレームが形成される。
【００３２】このようにして製造されたリードフレーム
は、図４に示したように、半導体チップ１に設けられた
電極パッド２に対して超音波工具等により細線リード２
３の接続部１５が接触され電気的に接続される。このと
き細線リード２３は下層金層２３ａが電極パッド２に対
して接触する。
は、図４に示したように、半導体チップ１に設けられた
電極パッド２に対して超音波工具等により細線リード２
３の接続部１５が接触され電気的に接続される。このと
き細線リード２３は下層金層２３ａが電極パッド２に対
して接触する。
【００３３】このように本実施の形態に係るリードフレ
ームの製造方法によれば、パターン層１２を形成した側
の銅板１１の表面にパターン層１２をマスクとして金を
めっきして下層金層２３ａを形成した後、銅をめっきし
て銅層２３ｂを形成し、更に金をめっきして上層金層２
３ｃを形成するようにしたので、一面側が下層金層２３
ａで他面側が上層金層２３ｃでありかつ上層金層２３ａ
と下層金層２３ｃとの間に銅層２３ｂが挿入された３層
構造の細線リード２３を容易に形成することができる。
すなわち、上記第１の実施の形態と同様の効果を有す
る。
ームの製造方法によれば、パターン層１２を形成した側
の銅板１１の表面にパターン層１２をマスクとして金を
めっきして下層金層２３ａを形成した後、銅をめっきし
て銅層２３ｂを形成し、更に金をめっきして上層金層２
３ｃを形成するようにしたので、一面側が下層金層２３
ａで他面側が上層金層２３ｃでありかつ上層金層２３ａ
と下層金層２３ｃとの間に銅層２３ｂが挿入された３層
構造の細線リード２３を容易に形成することができる。
すなわち、上記第１の実施の形態と同様の効果を有す
る。
【００３４】図５は本発明の第３の実施の形態に係るリ
ードフレームの製造方法における各工程毎の断面図であ
る。
ードフレームの製造方法における各工程毎の断面図であ
る。
【００３５】本実施の形態に係る方法では、まず、図５
（ａ）に示したように、例えば厚さ１５０μｍ程度の銅
板３１ａの上に、例えば厚さ３μｍのアルミニウム層３
１ｂをスパッタリング法によって形成する。このアルミ
ニウム層３１ｂがエッチングストップ層としての役割を
有するものである。
（ａ）に示したように、例えば厚さ１５０μｍ程度の銅
板３１ａの上に、例えば厚さ３μｍのアルミニウム層３
１ｂをスパッタリング法によって形成する。このアルミ
ニウム層３１ｂがエッチングストップ層としての役割を
有するものである。
【００３６】次いで、このアルミニウム層３１ｂ上に、
例えば厚さ０．５μｍのクロム（Ｃｒ）層３１ｃを形成
すると共に、更にその上に、例えば厚さ３μｍのニッケ
ル（Ｎｉ）層３１ｄを形成して４層構造よりなる基板３
１を形成する。なお、クロム層３１ｃおよびニッケル層
３１ｄもスパッタリング法によって形成する。
例えば厚さ０．５μｍのクロム（Ｃｒ）層３１ｃを形成
すると共に、更にその上に、例えば厚さ３μｍのニッケ
ル（Ｎｉ）層３１ｄを形成して４層構造よりなる基板３
１を形成する。なお、クロム層３１ｃおよびニッケル層
３１ｄもスパッタリング法によって形成する。
【００３７】次いで、図５（ｂ）に示したように、この
基板３１の上（具体的には、ニッケル層３１ｄの上）
に、第１の実施の形態と同様にして、選択的にパターン
層１２を形成する。
基板３１の上（具体的には、ニッケル層３１ｄの上）
に、第１の実施の形態と同様にして、選択的にパターン
層１２を形成する。
【００３８】パターン層１２を形成した後、図５（ｃ）
に示したように、第１の実施の形態と同様にして、パタ
ーン層１２が形成された側の銅板１１の表面にパターン
層１２をマスクとして金をめっきして例えば厚さ２μｍ
の金層３３ａを形成する。その後、この金層３３ａの上
にニッケルをめっきして例えば厚さ１μｍのニッケル層
３３ｂを形成する。このとき、めっき液には例えば硫酸
ニッケル３００ｇ／ｌ，塩化ニッケル３０ｇ／ｌ，ホウ
酸４０ｇ／ｌのものを用い、電流密度は２Ａ／ｄｍ2 で
電気めっきを行う。ちなみに、このニッケル層３３ｂ
は、金層３３ａと後述する銅層３３ｃ（図５（ｄ）参
照）との接合強度を高めるためのものである。
に示したように、第１の実施の形態と同様にして、パタ
ーン層１２が形成された側の銅板１１の表面にパターン
層１２をマスクとして金をめっきして例えば厚さ２μｍ
の金層３３ａを形成する。その後、この金層３３ａの上
にニッケルをめっきして例えば厚さ１μｍのニッケル層
３３ｂを形成する。このとき、めっき液には例えば硫酸
ニッケル３００ｇ／ｌ，塩化ニッケル３０ｇ／ｌ，ホウ
酸４０ｇ／ｌのものを用い、電流密度は２Ａ／ｄｍ2 で
電気めっきを行う。ちなみに、このニッケル層３３ｂ
は、金層３３ａと後述する銅層３３ｃ（図５（ｄ）参
照）との接合強度を高めるためのものである。
【００３９】ニッケル層２３ｂを形成した後、図５
（ｄ）に示したように、第１の実施の形態と同様にして
ニッケル層３３ｂの上に銅をめっきして、例えば厚さ１
５μｍの銅層３３ｃを形成する。これにより、金層３３
ａと銅層３３ｃとをニッケル層３３ｂで接合した３層構
造よりなる細線リード３３が形成される。
（ｄ）に示したように、第１の実施の形態と同様にして
ニッケル層３３ｂの上に銅をめっきして、例えば厚さ１
５μｍの銅層３３ｃを形成する。これにより、金層３３
ａと銅層３３ｃとをニッケル層３３ｂで接合した３層構
造よりなる細線リード３３が形成される。
【００４０】銅層３３ｃを形成した後、図５（ｅ）に示
したように、第１の実施の形態と同様にして、パターン
層１２を除去し、続いて細線リード３３の先端部および
接続孔１６ａを除いて選択的に絶縁レジスト膜１４を形
成する。その後、図６（ａ）に示したように絶縁レジス
ト膜１４の上に導電性の半田ボール層１６を形成し、接
続孔１６ａを介して金層３３ａと電気的に接続させる。
したように、第１の実施の形態と同様にして、パターン
層１２を除去し、続いて細線リード３３の先端部および
接続孔１６ａを除いて選択的に絶縁レジスト膜１４を形
成する。その後、図６（ａ）に示したように絶縁レジス
ト膜１４の上に導電性の半田ボール層１６を形成し、接
続孔１６ａを介して金層３３ａと電気的に接続させる。
【００４１】半田ボール層１６を形成した後、図６
（ｂ）に示したように、第１の実施の形態と同様にし
て、銅板３１ａを選択エッチングする。このときのエッ
チングストップ層はアルミニウム層３１ｂである。
（ｂ）に示したように、第１の実施の形態と同様にし
て、銅板３１ａを選択エッチングする。このときのエッ
チングストップ層はアルミニウム層３１ｂである。
【００４２】銅板３１ａをエッチングした後、図６
（ｃ）に示したようにアルミニウム層３１ｂ，クロム層
３１ｃおよびニッケル層３１ｄを順次選択的にエッチン
グする。これらのエッチングは、エッチング液として例
えば、銅板３１ａには過酸化水素および硫酸の混合液、
アルミニウム層３１ｂにはリン酸系のもの、ニッケル層
３１ｄには硫酸，過酸化水素および塩酸の混合液を用い
る。クロム層３１ｃは薄いのでニッケル層３１ｄと同時
に除去される。ニッケル層３１ｄをエッチングする際の
ストップ層が細線リード３３の金層３３ａである。
（ｃ）に示したようにアルミニウム層３１ｂ，クロム層
３１ｃおよびニッケル層３１ｄを順次選択的にエッチン
グする。これらのエッチングは、エッチング液として例
えば、銅板３１ａには過酸化水素および硫酸の混合液、
アルミニウム層３１ｂにはリン酸系のもの、ニッケル層
３１ｄには硫酸，過酸化水素および塩酸の混合液を用い
る。クロム層３１ｃは薄いのでニッケル層３１ｄと同時
に除去される。ニッケル層３１ｄをエッチングする際の
ストップ層が細線リード３３の金層３３ａである。
【００４３】これにより、図６（ｃ）に示したように、
一面側が金層３３ａで他面側が銅層３３ｃであり、この
金層３３ａと銅層３３ｃとをニッケル層３３ｂで接合し
た３層構造よりなる細線リード３３を有するリードフレ
ームが形成される。
一面側が金層３３ａで他面側が銅層３３ｃであり、この
金層３３ａと銅層３３ｃとをニッケル層３３ｂで接合し
た３層構造よりなる細線リード３３を有するリードフレ
ームが形成される。
【００４４】このようにして製造されたリードフレーム
は、図７に示したように、半導体チップ１の電極パッド
２に対して細線リード３３の接続部１５が接触され電気
的に接続されることにより利用される。このとき、細線
リード３３は、金層３３ａが電極パッド２に対して接触
する。
は、図７に示したように、半導体チップ１の電極パッド
２に対して細線リード３３の接続部１５が接触され電気
的に接続されることにより利用される。このとき、細線
リード３３は、金層３３ａが電極パッド２に対して接触
する。
【００４５】このように本実施の形態に係るリードフレ
ームの製造方法によれば、銅板３１ａの上にエッチング
ストップ層としてのアルミニウム層３１ｂを形成した基
板３１を用い、基板３１のうちアルミニウム層３１ｂを
形成した側の面に金をメッキして金層３３ａを形成した
後、その上方に銅をメッキして銅層３３ｃを形成するよ
うにしたので、アルミニウム層３１ｂをエッチングスト
ップ層として利用することにより、一面側が金層３３ａ
で他面側が銅層３３ｃよりなる細線リード３３を比較的
容易に形成することができる。即ち、銅板３１ａエッチ
ング後に、アルミニウム層３１ｂ，クロム層３１ｃおよ
びニッケル層３１ｄを順次選択的にエッチングする工程
が必要であるという点で上記第１の実施の形態と異なる
が、それ以外の点では、上記実施の形態と同様の効果を
有する。
ームの製造方法によれば、銅板３１ａの上にエッチング
ストップ層としてのアルミニウム層３１ｂを形成した基
板３１を用い、基板３１のうちアルミニウム層３１ｂを
形成した側の面に金をメッキして金層３３ａを形成した
後、その上方に銅をメッキして銅層３３ｃを形成するよ
うにしたので、アルミニウム層３１ｂをエッチングスト
ップ層として利用することにより、一面側が金層３３ａ
で他面側が銅層３３ｃよりなる細線リード３３を比較的
容易に形成することができる。即ち、銅板３１ａエッチ
ング後に、アルミニウム層３１ｂ，クロム層３１ｃおよ
びニッケル層３１ｄを順次選択的にエッチングする工程
が必要であるという点で上記第１の実施の形態と異なる
が、それ以外の点では、上記実施の形態と同様の効果を
有する。
【００４６】以上、実施の形態を挙げて本発明を説明し
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。例えば、上記第１および
第２の実施の形態では、細線リード１３，２３の金層１
３ａ，２３ａ，２３ｃと銅層１３ｂ，２３ｂとをそれぞ
れ直接接合するようにしているが、第３の実施の形態の
ように、ニッケル層３３ｂなどの接合層をそれらの間に
挿入してもよい。
たが、本発明は上記実施の形態に限定されるものではな
く、種々の変形が可能である。例えば、上記第１および
第２の実施の形態では、細線リード１３，２３の金層１
３ａ，２３ａ，２３ｃと銅層１３ｂ，２３ｂとをそれぞ
れ直接接合するようにしているが、第３の実施の形態の
ように、ニッケル層３３ｂなどの接合層をそれらの間に
挿入してもよい。
【００４７】また、上記第３の実施の形態では、基板３
１にニッケル層３１ｄを形成したが、ニッケル層３１ｄ
の代わりに銅層を形成してもよい。
１にニッケル層３１ｄを形成したが、ニッケル層３１ｄ
の代わりに銅層を形成してもよい。
【００４８】更に、上記第３の実施の形態では、細線リ
ード３３を形成する際に、基板３１の上に金層３３ａを
形成し、その上方に銅層３３ｃを形成したが、まず銅層
を基板３１の上に形成し、その上方に金層を形成するよ
うにしてもよい。
ード３３を形成する際に、基板３１の上に金層３３ａを
形成し、その上方に銅層３３ｃを形成したが、まず銅層
を基板３１の上に形成し、その上方に金層を形成するよ
うにしてもよい。
【００４９】
【発明の効果】以上説明したように本発明によれば、パ
ターン層が形成された側の基板の表面にパターン層をマ
スクとして２以上の金属を順にそれぞれめっきして２以
上の層を形成するようにしたので、２層以上の層構造を
有する細線リードを容易に形成することができる。
ターン層が形成された側の基板の表面にパターン層をマ
スクとして２以上の金属を順にそれぞれめっきして２以
上の層を形成するようにしたので、２層以上の層構造を
有する細線リードを容易に形成することができる。
【００５０】従って、従来の銅の細線リードを金めっき
する方法のように細線リードが曲がるようなことがな
く、品質の向上を図ることができるという効果を奏す
る。また、従来の銅の細線リードに金のバンプを形成す
る方法のようにバンプ（接続電極）を形成する必要がな
く、バンプの形成工程を省略することができ製造効率を
向上させることができると共に、バンプの形成位置の精
度が問題となるようなことがなく、精度上も問題がなく
なるという効果も奏する。更に、蒸着法により金のバン
プを形成する従来の方法に比べて、無駄が少なく金の使
用量を必要最小限とすることができ、経済的になるとい
う効果も奏する。
する方法のように細線リードが曲がるようなことがな
く、品質の向上を図ることができるという効果を奏す
る。また、従来の銅の細線リードに金のバンプを形成す
る方法のようにバンプ（接続電極）を形成する必要がな
く、バンプの形成工程を省略することができ製造効率を
向上させることができると共に、バンプの形成位置の精
度が問題となるようなことがなく、精度上も問題がなく
なるという効果も奏する。更に、蒸着法により金のバン
プを形成する従来の方法に比べて、無駄が少なく金の使
用量を必要最小限とすることができ、経済的になるとい
う効果も奏する。
【図１】本発明の第１の実施の形態に係るリードフレー
ムの製造方法を説明するための工程図である。
ムの製造方法を説明するための工程図である。
【図２】図１に示した方法により製造したリードフレー
ムの使用状態を説明するための断面図である。
ムの使用状態を説明するための断面図である。
【図３】本発明の第２の実施の形態に係るリードフレー
ムの製造方法を説明するための工程図である。
ムの製造方法を説明するための工程図である。
【図４】図２に示した方法により製造したリードフレー
ムの使用状態を説明するための断面図である。
ムの使用状態を説明するための断面図である。
【図５】本発明の第３の実施の形態に係るリードフレー
ムの製造方法を説明するための工程図である。
ムの製造方法を説明するための工程図である。
【図６】図５に続く工程を説明するための工程図であ
る。
る。
【図７】図５に示した方法により製造したリードフレー
ムの使用状態を説明するための断面図である。
ムの使用状態を説明するための断面図である。
【図８】従来のリードフレームの製造方法を説明するた
めの工程図である。
めの工程図である。
【図９】従来の他のリードフレームの製造方法を説明す
るための工程図である。
るための工程図である。
１…半導体チップ、２…電極パッド、１１…銅板（基
板）、１２…パターン層 １３，２３，３３…細線リード、１３ａ，３３ａ…金層 １３ｂ，２３ｂ，３３ｃ…銅層、１４…絶縁レジスト膜
（絶縁膜） １５…接続部、２３ａ…上層金層、２３ｃ…下層金層、
３１…基板 ３１ａ…銅板、３１ｂ…アルミニウム層
板）、１２…パターン層 １３，２３，３３…細線リード、１３ａ，３３ａ…金層 １３ｂ，２３ｂ，３３ｃ…銅層、１４…絶縁レジスト膜
（絶縁膜） １５…接続部、２３ａ…上層金層、２３ｃ…下層金層、
３１…基板 ３１ａ…銅板、３１ｂ…アルミニウム層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−326783（ＪＰ，Ａ) 特開 平７−183441（ＪＰ，Ａ) 特開 平７−211834（ＪＰ，Ａ) 特開 昭45−40737（ＪＰ，Ａ) 特開 昭50−17766（ＪＰ，Ａ) 特開 昭51−117928（ＪＰ，Ａ) 特開 昭55−19846（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50
Claims (6)
- 【請求項１】 半導体チップの電極に対して細線リード
が電気的に接続されると共に、細線リードのうち少なく
とも半導体チップとの電気的接続部が２層以上の層構造
を有するリードフレームの製造方法であって、 第１の金属からなる基板上に金属めっきに対するマスク
用のパターン層を形成する工程と、 前記パターン層が形成された側の前記基板の表面に、前
記パターン層をマスクとして第２の金属をめっきし、め
っきされた該第２の金属上に前記パターン層を同様にマ
スクとして、前記第１の基板を構成する前記第１の金属
と同一の金属である第３の金属をめっきして、前記２層
以上の層構造を有する細線リードを形成する工程と、 を含むことを特徴とするリードフレームの製造方法。 - 【請求項２】 前記細線リードを形成した後、前記パタ
ーン層を除去し、続いて前記基板表面のうち前記細線リ
ードの前記電気的接続部を少なくとも除く領域を絶縁膜
により被覆する工程と、 前記細線リードの第２の金属をエッチングストップ層と
してエッチングすることにより前記基板を選択的に除去
する工程と、 を更に含むことを特徴とする請求項１記載のリードフレ
ームの製造方法。 - 【請求項３】 半導体チップの電極に対して細線リード
が電気的に接続されると共に、細線リードのうち少なく
とも半導体チップとの電気的接続部が２層以上の層構造
を有するリードフレームの製造方法であって、第１の金属からなる一つの金属層とこの表面に形成され
た別の金属からなる金属層を少なくとも含む 複数の層よ
りなる層構造を有する基板の上記一つの金属層とは反対
側の表面に金属めっきに対するマスク用のパターン層を
形成する工程と、 前記基板のパターン層が形成された側の表面に、前記パ
ターン層をマスクとして第２の金属をめっきし、めっき
された該第２の金属上に前記パターン層を同様にマスク
として、前記基板を構成する前記一つの金属層を成す第
１の金属と同一の金属である第３の金属をめっきして、
前記２層以上の層構造を有する細線リードを形成する工
程と、 前記細線リードを形成した後、前記パターン層を除去
し、続いて前記基板の該細線リードを形成した側の表面
のうち前記細線リードの前記電気的接続部を少なくとも
除く領域を絶縁膜により被覆する工程と、 前記基板のうち前記別の金属からなる金属層をエッチン
グストップ層として前記第１の金属からなる一つの金属
層をエッチングすることにより選択的に除去する工程
と、 前記基板の前記第１の金属からなる一つの金属層を選択
的に除去した後、エッチングストップ層として用いた前
記別の金属からなる金属層を選択的に除去する工程と、 を含むことを特徴とするリードフレームの製造方法。 - 【請求項４】 第１の金属からなる基板上に金属メッキ
に対するマスク用のパターン層を形成する工程と、 前記パターン層が形成された側の前記基板の表面に、前
記パターン層をマスクとして第２の金属をめっきし、め
っきされた該第２の金属上に前記パターン層を同様にマ
スクとして、前記第１の基板を構成する前記第１の金属
と同一の金属である第３の金属をめっきして、２層以上
の層構造を有する細線リードを形成する工程と、 前記細線リードの前記第２の金属の面と半導体チップの
電極とを接続する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体チップの電極に対して細線リード
が電気的に接続されるとともに、細線リードのうち少な
くとも半導体チップとの電気的接続部が２層以上の層構
造を有するリードフレームの製造方法であって、 銅からなる基板上に金属めっきに対するマスク用のパタ
ーン層を形成する工程と、前記パターン層が形成された
側の前記基板の表面に、前記パターン層をマスクとして
金をめっきし、更にその上に前記パターン層を同様にマ
スクとして、銅をめっきして、前記２層以上の層構造を
有する細線リードを形成する工程と、 を含むことを特徴とするリードフレームの製造方法。 - 【請求項６】 銅からなる基板上に金属めっきに対する
マスク用のパターン層を形成する工程と、 前記パターン層が形成された側の前記基板の表面に前記
パターン層をマスクとして金をめっきし、更にその上に
前記パターン層を同様にマスクとして銅をめっきして、
２層以上の層構造を有する細線リードを形成する工程
と、 前記細線リードの前記金をめっきした面と半導体チップ
の電極とを接続する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03573096A JP3171093B2 (ja) | 1996-01-31 | 1996-01-31 | リードフレームの製造方法と半導体装置の製造方法 |
| US08/786,285 US6077727A (en) | 1996-01-31 | 1997-01-22 | Method for manufacturing lead frame |
| TW086100769A TW328167B (en) | 1996-01-31 | 1997-01-24 | Method for manufacturing lead frame |
| KR1019970002309A KR100418068B1 (ko) | 1996-01-31 | 1997-01-28 | 리드프레임의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03573096A JP3171093B2 (ja) | 1996-01-31 | 1996-01-31 | リードフレームの製造方法と半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213863A JPH09213863A (ja) | 1997-08-15 |
| JP3171093B2 true JP3171093B2 (ja) | 2001-05-28 |
Family
ID=12449968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03573096A Expired - Fee Related JP3171093B2 (ja) | 1996-01-31 | 1996-01-31 | リードフレームの製造方法と半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6077727A (ja) |
| JP (1) | JP3171093B2 (ja) |
| KR (1) | KR100418068B1 (ja) |
| TW (1) | TW328167B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101566853B1 (ko) * | 2015-01-27 | 2015-11-06 | 엘지이노텍 주식회사 | 조명 장치 |
| KR102017538B1 (ko) * | 2012-01-31 | 2019-10-21 | 엘지이노텍 주식회사 | 조명 장치 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6110761A (en) * | 1997-08-05 | 2000-08-29 | Micron Technology, Inc. | Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements |
| JP3971500B2 (ja) | 1998-02-20 | 2007-09-05 | ソニー株式会社 | 半導体素子実装用配線基板の製造方法 |
| KR20000057810A (ko) * | 1999-01-28 | 2000-09-25 | 가나이 쓰토무 | 반도체 장치 |
| JP4682477B2 (ja) * | 2001-08-01 | 2011-05-11 | ソニー株式会社 | 電子部品実装基板及びその製造方法 |
| JP2003204027A (ja) * | 2002-01-09 | 2003-07-18 | Matsushita Electric Ind Co Ltd | リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法 |
| AU2003214579A1 (en) * | 2002-04-11 | 2003-10-20 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| DE102005039165B4 (de) * | 2005-08-17 | 2010-12-02 | Infineon Technologies Ag | Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung |
| JP2009135417A (ja) * | 2007-11-07 | 2009-06-18 | Sumitomo Metal Mining Co Ltd | 半導体素子搭載用基板の製造方法 |
| KR101324223B1 (ko) * | 2008-09-05 | 2013-11-06 | 삼성테크윈 주식회사 | 리드 프레임의 제조방법 |
| TWI447878B (zh) * | 2009-08-28 | 2014-08-01 | Great Team Backend Foundry Inc | 增加通路及降低電阻之電晶體連接結構 |
| CN114760777B (zh) * | 2022-03-09 | 2023-09-26 | 深圳市八达通电路科技有限公司 | 一种选择性复合电金基板及其制作工艺 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1249360A (en) * | 1967-12-30 | 1971-10-13 | Sony Corp | Lead assembly and method of making the same |
| JPS5526613A (en) * | 1978-08-11 | 1980-02-26 | Nitto Electric Ind Co Ltd | Manufacturing of carrier tape useful for ic |
| US4736236A (en) * | 1984-03-08 | 1988-04-05 | Olin Corporation | Tape bonding material and structure for electronic circuit fabrication |
| JP2797542B2 (ja) * | 1989-11-06 | 1998-09-17 | ソニー株式会社 | リードフレームの製造方法 |
| JPH03268340A (ja) * | 1990-03-16 | 1991-11-29 | Hitachi Ltd | 半導体装置 |
| US5116459A (en) * | 1991-03-06 | 1992-05-26 | International Business Machines Corporation | Processes for electrically conductive decals filled with organic insulator material |
| JP3044872B2 (ja) * | 1991-09-25 | 2000-05-22 | ソニー株式会社 | 半導体装置 |
| JP3016305B2 (ja) * | 1992-05-18 | 2000-03-06 | ソニー株式会社 | リードフレームの製造方法と半導体装置の製造方法 |
| JP2853516B2 (ja) * | 1993-05-25 | 1999-02-03 | ソニー株式会社 | リードフレームとその製造方法 |
| JP2871437B2 (ja) * | 1993-12-21 | 1999-03-17 | ソニー株式会社 | リードフレームの製造方法 |
| US5937278A (en) * | 1996-10-15 | 1999-08-10 | Sony Corporation | Method of manufacturing lead frame having inner lead connected to outer lead by metal etch stop layer |
| TW448204B (en) * | 1997-04-09 | 2001-08-01 | Jeng Wu Shuen | A method for catalytic depolymerization of polyethylene terephthalate |
-
1996
- 1996-01-31 JP JP03573096A patent/JP3171093B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-22 US US08/786,285 patent/US6077727A/en not_active Expired - Fee Related
- 1997-01-24 TW TW086100769A patent/TW328167B/zh active
- 1997-01-28 KR KR1019970002309A patent/KR100418068B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102017538B1 (ko) * | 2012-01-31 | 2019-10-21 | 엘지이노텍 주식회사 | 조명 장치 |
| KR101566853B1 (ko) * | 2015-01-27 | 2015-11-06 | 엘지이노텍 주식회사 | 조명 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100418068B1 (ko) | 2004-03-26 |
| TW328167B (en) | 1998-03-11 |
| KR970060427A (ko) | 1997-08-12 |
| US6077727A (en) | 2000-06-20 |
| JPH09213863A (ja) | 1997-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006511B1 (ko) | 반도체장치를 제조하는 방법 | |
| JP3171093B2 (ja) | リードフレームの製造方法と半導体装置の製造方法 | |
| JPH10303198A (ja) | 半導体装置及びその製造方法とエッチャント | |
| JPH04155835A (ja) | 集積回路装置の製造方法 | |
| JP3003624B2 (ja) | 半導体装置 | |
| KR100288405B1 (ko) | 반도체 칩에 대한 전기적 접착 방법 및 그 장치 | |
| JP2001196381A (ja) | 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法 | |
| JP4039490B2 (ja) | Ｉ／ｃチップ上にボンディング・パッドを形成する方法および得られる構造 | |
| JPH07211836A (ja) | リードフレームとその製造方法 | |
| JPH02224336A (ja) | 半導体装置の製造方法 | |
| JPS6331138A (ja) | 半導体装置の製造方法 | |
| JPH0697663B2 (ja) | 半導体素子の製造方法 | |
| JP4077666B2 (ja) | コンタクトプローブの製造方法 | |
| JPS6341238B2 (ja) | ||
| JPS6038024B2 (ja) | 半導体装置の製造方法 | |
| JPS59145537A (ja) | 半導体装置 | |
| JPH02277242A (ja) | 半導体装置の製造方法 | |
| JPH06342796A (ja) | 突起電極の形成方法 | |
| JPH04307737A (ja) | 半導体装置の製造方法 | |
| JPH1041611A (ja) | プリント配線板の製造方法及びプリント配線板 | |
| JP2536506B2 (ja) | バンプ付金属リ―ドおよびその製造方法 | |
| JPH05183083A (ja) | リードフレーム及びその製造法 | |
| JPH0621651A (ja) | 多層配線回路板及びその製造方法 | |
| JPS63305533A (ja) | 半導体装置の製造方法 | |
| JP4401627B2 (ja) | コンタクトプローブの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080323 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090323 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100323 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100323 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110323 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |