KR101175393B1 - 웨이퍼 비아 형성 - Google Patents

웨이퍼 비아 형성 Download PDF

Info

Publication number
KR101175393B1
KR101175393B1 KR1020097007578A KR20097007578A KR101175393B1 KR 101175393 B1 KR101175393 B1 KR 101175393B1 KR 1020097007578 A KR1020097007578 A KR 1020097007578A KR 20097007578 A KR20097007578 A KR 20097007578A KR 101175393 B1 KR101175393 B1 KR 101175393B1
Authority
KR
South Korea
Prior art keywords
trench
processed wafer
forming
wafer
chips
Prior art date
Application number
KR1020097007578A
Other languages
English (en)
Other versions
KR20090076914A (ko
Inventor
존 트레자
Original Assignee
쿠퍼 에셋 엘티디. 엘.엘.씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쿠퍼 에셋 엘티디. 엘.엘.씨. filed Critical 쿠퍼 에셋 엘티디. 엘.엘.씨.
Publication of KR20090076914A publication Critical patent/KR20090076914A/ko
Application granted granted Critical
Publication of KR101175393B1 publication Critical patent/KR101175393B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

완전 처리된 웨이퍼에 전기 전도성 비아를 형성하는 방법은, 상기 완전 처리된 웨이퍼의 후방에 적어도 하나의 트렌치 영역을 정의하는 단계와, 상기 트렌치 영역 내에 적어도 하나의 트렌치를 형성하되, 이 트렌치 내에 형성되는 비아가 자신의 전체 깊이(full depth) 위에 씨드될 수 있게 하는 전체 깊이로 형성하는 단계와, 상기 완전 처리된 웨이퍼 내로 상기 트렌치 내에 비아를 미리 결정된 깊이로 형성하는 단계와, 상기 비아의 전체 깊이 위에 씨드층을 증착하는 단계와, 그리고 상기 비아를 전기 전도성 금속으로 채우기 위해 상기 씨드층을 도금하는 단계를 포함한다.
비아 형성, 트렌치, 다단 비아, 다층 비아, 씨드층, 후방 식각

Description

웨이퍼 비아 형성{WAFER VIA FORMATION}
관련 출원에 대한 상호 참조
본 출원은 35 USC 119(e)(1) 하에서 미국 가 특허 출원 번호 제60/829,772호의 우선권의 이득을 주장하며, 이는 그 전체가 본원의 참조로서 인용된다.
본 발명은 반도체 제조 공정에 관한 것으로서, 특히 처리된 웨이퍼에 전기 전도성 비아를 형성하는 방법에 관한 것이다.
반도체 웨이퍼들을 다룰 때에는, 이러한 웨이퍼들이 공정 동안 깨지지 않도록 두꺼운 웨이퍼들을 취급하는 것이 바람직하다. 하지만, 비아(via)가 더 깊어질수록, 현재 이용가능한 증착 기술들 및 장비를 이용하여 그 내에 씨드층(seed layer)을 얻는 것이 더 어려워지는데, 비용을 고려하는 경우에 특히 그러하다. 전형적으로, 좁은 비아 내에 150㎛ 이상의 깊이로 씨드층을 형성하는 것은 일반적으로 어려우며 비용적으로도 효율적이지 못하다. 따라서, 좁은 폭의 비아들을 충진하기 위해 도금 방식이 이용되는 경우, 웨이퍼들을 먼저 얇게(thinning) 하지 않으면서, 대부분의 상업적으로 이용가능한 웨이퍼들에 대해 일반적인 전형적으로 약 500 내지 750㎛ (또는 그 이상의) 두께를 유지하면서 웨이퍼 상에서 상기 설명한 특허 출원의 비아들을 이용하는 것은 어렵다. 하지만, 이와같이 웨이퍼들을 적절한 두께 로 얇게 하게 되면, 웨이퍼들을 유연하게(flexible)하지만, 이러한 웨이퍼들은 깨지기 쉽기 때문에, 취급하는 동안 깨질 가능성이 커지게 된다. 이것은 선 처리된(pre-processed) 웨이퍼에 대해서는 감수할 수 있는 위험이 될 수 있지만(여기에서는, 비용이 극미하다), 완전 처리된 웨이퍼(fully processed wafer)(즉, 적어도 자신의 프론트 엔드(front end) 처리를 받았으며, 그리고 많은 경우들에서는 자신의 백엔드(backend) 처리 또한 받은 웨이퍼)에 대해서는 비용이 너무 많이 들기 때문에 받아들일 수 없게 된다.
우리는 웨이퍼를 깨지기 쉬운 두께로 얇게 하지 않으면서 상기 언급한 비아들을 완전 처리된 웨이퍼들 상에서 이용될 수 있게 하는 방식으로, 상기 문제를 해결하는 방법을 고안하였다. 또한, 우리의 시도는 이러한 방법을 행하는 데에 극도로 높은 정확도 또는 높은 비용의 기술들의 이용을 필요로 하지 않는다.
우리의 시도에서는, 웨이퍼의 선택된 부분들의 두께 만이 감소될 것이다. 이러한 방식에 있어서, 감소된 영역들 내에서의 웨이퍼의 두께는 상기 언급한 비아 시도들이 이용될 수 있고 적절한 씨드층이 증착될 수 있을 정도로 된다. 또한, 영역의 일부분 만이 감소되기 때문에, 웨이퍼의 전체적인 구조적 강성(rigidity)은 필요한 취급을 가능하게 하는 데에 필요한 정도로 유지될 수 있다. 또한, 두께가 감소되어야 하는 영역들은 비아들이 위치되어야 하는 영역들로 제한될 수 있으며, 그리고 경계들이 중요하지 않기 때문에, 필요한 경우, 거친(coarse) 식각 기술들을 이용하여 커다란 형태(large fashion)로 식각될 수 있다. 실제로, 일부 경우들에서는, 비아 형성 후에 얇게 함(post via-formation thinning)으로써, 경계들을 완전히 제거한다.
완전 처리된 웨이퍼에 전기 전도성 비아를 형성하기 위한 시도의 하나의 구현은, 완전 처리된 웨이퍼의 후방(backside)에 적어도 하나의 트렌치 영역을 정의하는 단계와, 트렌치 영역 내에 적어도 하나의 트렌치를 형성하되, 이 트렌치 내에 형성되는 비아가 자신의 전체 깊이(full depth) 위에 씨드될 수 있게 하는 전체 깊이로 형성하는 단계와, 완전 처리된 웨이퍼 내로 트렌치 내에 비아를 미리 결정된 깊이로 형성하는 단계와, 비아의 전체 깊이 위에 씨드층을 증착하는 단계와, 그리고 전기 전도성 금속으로 비아를 채우기 위해 씨드층을 도금하는 단계를 포함한다.
여기에서 설명되는 장점들 및 특징들은 대표적인 실시예들로부터 알 수 있는 많은 장점들 및 특징들중 단지 일부로서, 본 발명의 이해를 돕기 위해 제시된 것일 뿐이다. 이해될 사항으로서, 이러한 장점들 및 특징들은 본 발명 또는 그 균등물에 대한 제한으로 고려되서는 안된다. 이를 테면, 이러한 장점들중 일부는 이들이 단일 실시예에서 동시에 존재할 수 없다는 점에서 서로 모순된다. 유사하게, 일부 장점들은 본 발명의 하나의 실시 형태에만 적용가능하고, 다른 실시 형태들에는 적용할 수 없다. 부가적인 특징들 및 장점들이 하기의 설명 및 도면으로부터 명확해질 것이다.
도 1A 내지 1H는 "트렌치" 기술의 하나의 예시적인 시도를 단순화된 형태로 도시한다.
도 2는 여기에서 설명되는 하나의 예시적인 시도를 이용하는 웨이퍼를 단순화된 형태로 도시한다.
도 3A 내지 3L은 두개 이상의 "적층" 트렌치들을 필요로 하는 상기 설명된 시도의 변형을 도시한다.
도 4는 여기에서 설명되는 시도들중 하나를 이용하여 생성되는 웨이퍼의 일부의 사진이다.
미국 특허 출원 번호 제11/329,481호, 제11/329,506호, 제11/329,539호, 제11/329,540호, 제11/329,556호, 제11/329,557호, 제11/329,558호, 제11/329,574호, 제11/329,575호, 제11/329,576호, 제11/329,873호, 제11/329,874호, 제11/329,875호, 제11/329,883호, 제11/329,885호, 제11/329,886호, 제11/329,887호, 제11/329,952호, 제11/329,953호, 제11/329,955호, 제11/330,011호 및 제11/422,551호는 반도체 웨이퍼들 내에 작고 깊은 비아들을 형성하는 다양한 기술들을 개시한다. 이들 출원들의 내용들은 여기에서 완전히 설명되는 것 처럼 참조로서 본원에 통합된다.
이들 출원들에서 설명되는 우리 기술들은 이전에 달성 불가능했던 비아 밀도 및 배치를 가능하게 하며, 칩, 다이 또는 웨이퍼 규모(scale)로 수행될 수 있다. 어떠한 경우들에서, 이러한 기술들은 디바이스들이 이미 형성되어 있고 백엔드 처리(즉, 디바이스 간의 배선 금속화층의 형성)가 완료된 웨이퍼, 또는 사전에 얇게 되지 않은 웨이퍼 상에서 수행되는 것이 바람직하다. 전형적으로, 반도체 웨이퍼들 은 약 500㎛ 내지 750㎛ 또는 그 이상의 두께를 갖는다.
하지만, 상기 주목한 바와 같이, 이러한 두께의 웨이퍼들을 이용하여, 다수의 빽빽하게 팩킹(packing)된 작은 비아들을 생성하는 것은 극히 어려운데, 이러한 비아들은 디바이스 컨택들 또는 하나 이상의 백엔드 금속화층들까지 연장될 수 있을 뿐 아니라, 이들이 금속화될 수 있도록 씨드될 수 있다. 상기 참조된 특허 출원들에서 설명되는 시도들은 일반적으로, 웨이퍼 규모의 시도가 이용되어야 하는 경우, 비아 형성 이전에 웨이퍼를 사전에 얇게 함으로써 이러한 문제를 피한다. 하지만, 상기 주목한 바와 같이, 특정량을 넘어서 전체 웨이퍼를 얇게 하게 되면, 웨이퍼가 너무 깨지기 쉽게 됨으로써, 일상적인 웨이퍼 처리 시도들을 이용하여 취급될 수 없게 한다.
우리의 시도는 "트렌치" 기술이다. 이 기술은 먼저 완전히 형성된 웨이퍼의 후방의 영역들을 식각하여, 적절한 씨드 증착을 가능하게 하면서 깊은 비아가 형성될 필요가 있는 영역들에서 웨이퍼가 얇아질 수 있게 하며, 웨이퍼의 다수의 부분들은 완전한 두께 또는 어떠한 미리 얇아진 두께로 유지되는 바, 이러한 두께는 일상적인 방식으로 웨이퍼가 추가적으로 처리될 수 있게 하는 두께 및 전체적인 강성으로 웨이퍼를 여전히 유지한다.
특정의 구현에 따라, 얇아진 영역들은,
i) 일단 다이싱되어 존재하게 되는 개별적인 칩의 영역과 같거나 넘는 영역을 커버하고,
ii) 비아들의 그룹들이 형성되게 될 보다 작은 영역들을 커버하거나,
iii) 개별적인 비아들이 형성될 개별적인 영역들 만을 커버할 수 있다.
일관성을 위해, 이러한 감소된 영역은 본원에서 "트렌치"라 지칭될 것이지만, 이 용어는 임의의 특정한 형상, 실시 형태(즉, 깊이 대 폭(depth to width)) 관계 또는 다른 기하학적인 구성을 통합하는 것으로 의도되지 않는다.
또한, 이러한 트렌치들은, 하기에서 보다 상세히 설명될, 이후 수행되는 단계에서 어시스트(assist)할 수 있도록 생성될 수 있다.
상기 3개의 시도들중 어느 것이 이용되느냐에 상관없이, 웨이퍼의 전체 면적의 분수(fraction)로서 비례하는 트렌치들의 총 면적은 전형적으로 75% 미만 및 전형적으로 50% 또는 그 미만이 되어, 웨이퍼의 구조적인 완전성을 보장하고, 웨이퍼가 통상의 방식으로 취급될 수 있는 능력이 유지될 수 있게 한다.
유익하게는, 트렌치 형성은 비아들을 형성하는 데에 이용되는 것과 동일한 식각 공정들에 의해 이루어질 수 있다. 대안적으로, 트렌치(들)는 습식 식각 공정과 같이 보다 정확도가 낮은 공정을 이용하여 형성될 수 있다.
또한, 트렌치의 깊이는 비아의 직경 및 깊이에 따라 보다 커지거나 작아질 수 있다. 명백하게는, 요구되는 트렌치 깊이는, 트렌치 내의 웨이퍼 내에 형성되는 비아가 자신의 완전한 깊이로 씨드될 수 있게 하는 깊이이다. 예를 들어, 전체 750㎛의 두께를 갖는 웨이퍼는, 50㎛ 직경의 비아들이 생성되어야 하는 경우에는 요구되는 영역 내에서 웨이퍼가 400㎛의 두께가 되게 하는 트렌치, 또는 10㎛ 직경의 비아들이 만들어져야 하는 경우에는 웨이퍼가 150㎛의 두께가 되게 하는 트렌치 만을 요구한다. 상기 주목한 바와 같이, 트렌치 내의 웨이퍼가 얇을 수록, 남겨져야 만 하는 웨이퍼의 나머지 영역이 더 커지기는 하지만, 보다 깊은 트렌치들(즉, 보다 얇은 웨이퍼 영역들)이 또한 도모될 수 있다.
어떠한 경우들에 있어서, 전형적으로 가장 좁은 직경의 비아들을 갖는 것들에 대해서는, 전체적인 구조적 완전성을 유지하면서 웨이퍼를 필요한 두께로 감소시키기 위해 2개 이상의 "적층 트렌치들"을 이용할 수 있는 다단(multi-steped)의 시도가 이용될 수 있다.
마지막으로, 비록 이러한 시도가 상기 참조한 공동으로 양도된 특허 출원들에서 설명되는 것과 같은 비아들과 관련하여 예시적으로 설명되지만, 이러한 동일한 시도는 유사한 문제들을 갖는 다른 비아 형성 기술들에 대해서도 이용될 수 있다.
이제, 도면들을 참조하면, 도 1A 내지 1G는 "트렌치" 기술의 하나의 예시적인 시도를 단순화된 형태로 도시한다.
도 1A는 반도체 웨이퍼(100)의 일부를 단순화된 형태로 도시한다. 나타낸 바와 같이, 반도체 웨이퍼는, 프론트 엔드와 백엔드 처리가 모두 완료되었다는 점에서, 완전한(즉, 최대의) 두께를 가지며 다이싱 준비가 되어 있다. 하지만, 본 예를 위해, 이 웨이퍼는 후방으로부터 백엔드 처리의 일부로서 배치되는 금속화층들 중 하나의 층의 어떠한 부분까지 비아들을 부가하기 위한 처리가 행해질 것으로 가정한다.
이러한 공정은 다음과 같이 진행된다.
먼저, 도 1B에 나타낸 바와 같이, 금속이 충진된 깊은 비아들(deep metal filled vias)이 될 영역 위에 트렌치(102)가 형성되지만, 이 웨이퍼는 너무 두꺼워서, 요구되는 깊이까지로의 비아 식각 또는 씨드 증착중 어느 하나, 또는 둘 모두가 가능하지 않게 할 것이다. 트렌치 영역(104)은, (본 예에서는) 연결될 금속화 포인트(114)로부터 충분한 거리를 갖는 새로운 외부 표면(108)을 정의하고, 그 금속화 포인트(114)까지로의 비아 생성 및 씨드 증착에 필요한 기준들을 충족시키기에 충분한 깊이(106)로, 예를 들어 통상의 건식 식각 또는 습식 식각 시도를 이용하여 정의되고 형성된다.
주목할 사항으로서, 트렌치(102)의 표면 형상은 그것을 정의하는 능력에 의해서만 제한된다. 따라서, 특정의 응용에 따라, 단순한 사변형 또는 원형의 형상으로부터 고도로 복잡한 기하학적 형상까지의 임의의 형상이 이용될 수 있다.
다음으로, 요구되는 방식으로 비아가 형성된다. 도 1C 내지 1G에 나타낸 바와 같이, 예시를 위하여, 상기 참조된 특허 출원들에서 설명되는 것과 같은 고리 모양(annular)의 비아 방식이 이용된다.
예시 및 단순화를 위하여, 트렌치(102) 내에 2개의 비아들(110, 112)이 도시된다. 이해의 목적을 위해, 왼쪽의 비아(110)는 금속화층들의 중간 포인트(110)까지 연장되고, 오른쪽의 비아(112)는 제 1 금속화층(116)까지만 연장된다. 하지만, 이해될 사항으로서, 비아들(110, 112)은 서로 다른 깊이를 갖기 때문에, 이들은 동시에 형성되지 않으며, 이러한 비아들이 동일한 직경을 갖는 경우, 공통 깊이의 비아들이 동시에 생성된다. 또한, 이해될 사항으로서, 고리 모양의 비아들(110, 112)은 어떤 식으로든 척도로 나타낸 것이 아니며, 실제로 모든 비율들은 크게 과장되 며, 그 척도가 벗어나 있다.
도면들을 참조하면, 도 1C에 나타낸 바와 같이, 고리 모양의 링 형상 비아 트렌치(118)가 형성된다. 도 1D에 나타낸 바와 같이, 비아 트렌치(118)는 절연물(120)로 채워진다. 도 1E에 나타낸 바와 같이, 절연물(120) 내의 반도체 물질의 안쪽 섬(inner island)(122)은 제거된다. 도 1F에 나타낸 바와 같이, 씨드층(124)이 증착되고, 비아는, 예를 들어 전기 도금 공정(electroplating process)을 이용하여 금속(126)으로 채워진다. 이후, 디바이스 패드들의 형성 또는 본 공정을 이해하는 것과 관련이 없는 다른 실행들과 같은 요구되는 임의의 부가적인 공정 단계들이 수행된다.
마지막으로, 도 1G 및 1H에 나타낸 바와 같이, 이용되는 트렌치의 크기(extent)에 따라(즉, 칩의 경계들을 넘는 단일 트렌치이냐에 따라), (전자의 경우에 대해) 웨이퍼는 단순히 소잉(sawing) 또는 다이싱되거나, 또는 금속이 채워지는 비아들에 의해 형성되는 컨택들(128, 130)에 대한 액세스를 제공하기 위해 얇게 된 다음, 다이싱 또는 소잉될 수 있다. 어느 경우이든, 얇게 하는 방식에 따라, 어떠한 변형 실시예들에서, 새롭게 형성되는 비아들은 포스트(post)(132, 134)들로서 이용되고, 다른 변형 실시예들에서, 비아들은 자신들에게 부착되는 컨택 패드들(128, 130)을 가질 수 있다.
주목할 사항으로서, 비록 이러한 시도가 한 쌍의 비아들에 대해 예시되었지만, 이러한 시도는 단일 비아 또는 (2개로부터 수백개 또는 그 이상까지의) 다수의 비아들에 대해서도 동일하며, 유일한 차이는 이용되는 트렌치의 크기 또는 형상이 다.
도 2는 여기에서 설명되는 하나의 예시적인 시도를 이용하는 웨이퍼(200)를 단순화된 형태로 도시하는 바, 트렌치의 측면으로부터(도 2A) 그리고 A-A에서 절취한 단면 형태(도 2B)로 도시한다. 이러한 시도를 이용하여, 트렌치들(202)은 웨이퍼(200) 상에 형성되는 개별적인 칩들(204)과 정렬되도록 크기 및 형상이 정해지며, 이러한 칩들 보다는 약간 더 크다.
도 3A 내지 3L은 상기 언급한 시도의 변형을 도시하는 바, 예를 들어 두꺼운 웨이퍼 내의 극히 좁은 비아들을 도모하거나 특정의 컨택 형성 요건을 도모하기 위해 2개 이상의 "적층" 트렌치들을 필요로 한다.
상기 시도에서와 같이, 본 시도는 완전히 형성된 웨이퍼(300)로 시작되는 바, 도 3A는 그 단순화된 일부분을 나타낸다.
도 3B에 나타낸 바와 같이, 예를 들어 습식 또는 건식 식각 시도를 다시 한번 이용하여, 웨이퍼(300)의 후방(304)에 트렌치(302)가 형성된다.
다음으로, 도 3C에 나타낸 바와 같이, 제 1 트렌치(302)가 형성되었던 것과 동일한 방식으로 제 1 트렌치(302)의 바닥 표면(즉, 하부 표면)(312)에 한 쌍의 보다 작은 트렌치들(308, 310)이 형성된다. 혼동을 피하기 위해, "동일한 방식"은 단지 제 1 트렌치(302)의 하부 표면(312)이 시작 표면으로서(즉, 제 1 트렌치(302)가 형성되기 전의 웨이퍼(300)의 최초 표면(314) 처럼) 처리됨을 의미한다는 것을 주목해야 한다. 제 1 트렌치를 형성하는 데에 이용되는 것과 동일한 시도가 반드시 이용되어야 함을 의미하는 것은 아니다. 즉, 동일하거나 다른 시도가 이용될 수 있 다.
제 2 깊이 트렌치들(308, 310)을 형성한 후, 이러한 제 2 트렌치들(308, 310)의 바닥 표면(316)과 요구되는 접속 포인트들(318,320) 간의 거리는 의도되는 비아 사이징(via sizing)을 갖는 씨드 증착을 가능하게 하는 데에 필요한 범위 내에 있게 된다.
이제, 실제 비아 형성 공정이 시작될 수 있는 바, 예시 및 단순화를 위해, (상기와 같이, 치수들은 그 척도가 아니라는 것을 염두해 두면서) 기본적인 고리 모양의 비아 시도가 이용된다. 따라서, 도 3D에 나타낸 바와 같이, 고리 모양 비아들(322, 324)이 생성되는 바, 이들은 제 2 트렌치들(308, 310)의 바닥 표면(316)으로부터 각각의 요구되는 접속 포인트들(318, 320), 즉 여기에서 역시 금속화층들 내의 각각의 포인트까지 연장된다.
이때, 주목할 사항으로서, 2개의 다른 트렌치들(302, 308)을 이용하여 적절한 깊이를 설정하였지만, 웨이퍼 단위(on a wafer basis)로, 웨이퍼의 상당 부분의 두께는 최초 표면(314)에서 접속 포인트(318)까지의 두께(N)로 유지된다. 또한, 웨이퍼(300)의 훨씬 더 많은 부분은 N-Z의 두께로 유지되고, 웨이퍼의 작은 부분 만이 N-(Y+Z)의 두께로 유지된다. 또한, 이러한 다중-깊이(또는 다단)의 시도를 이용하게 되면, 웨이퍼를 약화시키는 큰 위험없이, 깊이(Y 및 Z)를 선택함에 있어서 유연성을 얻을 수 있게 된다.
도 3E는 트렌치 측으로부터 절취한 웨이퍼(300)의 일부를 나타낸다. 이에 따라, 도 3E는 표면들 "a", "b" 및 "c"와 고리 모양 트렌치 "d"를 교대로 나타낸다.
도 3F는 고리 모양 비아들(322, 324)이 절연물(326)로 채워진 이후의 웨이퍼(300)를 나타낸다. 도 3G는 고리 모양 절연물(326) 내의 반도체 물질의 섬(328)이 요구되는 금속화 접속 포인트(318, 320)까지 제거된 이후의 웨이퍼(300)를 나타낸다. 도 3H는 빈틈(void)이 씨드되고(322), 금속(324)으로 채워진 이후의 웨이퍼(300)를 나타낸다.
이때, 이러한 시도를 이용하게 되면, 2개의 새로운 옵션들을 이용할 수 있게 된다. 하나의 옵션을 이용하면, 도 3I에 나타낸 바와 같이, 웨이퍼(300)는 다이싱될 수 있고, 칩들은 새롭게 형성된 컨택들(326, 328)을 노출시키도록 얇아지거나, 또는 웨이퍼(300)는 다이싱 이전에 얇게 될 수 있는 바, 어느 경우이든, 예를 들어 요구되거나 필요한 경우, 컨택 패드들(330, 332)의 형성이 뒤따른다(도 3J). 다른 하나의 옵션을 이용하면, 예를 들어 매우 좁은 비아들을 필요로 하는 이유가, 전체 비아 피치와 대조적으로, 접속되어야 하는 포인트와 관련되었던 것이고, 제 2 트렌치들이 적절하게 사이징되고 이격된 경우, 웨이퍼 또는 (다이싱된 경우) 칩은 간단하게 제 2 비아들까지 얇아질 수 있다(도 3K). 이후, 제 2 비아들 자체는, 컨택 패드 형성 공정 이전에 또는 그 일부로서, 도 3L에 나타낸 바와 같이 전도체(334)로 채워질 수 있다. 이러한 방식으로, 보다 큰 웨이퍼 또는 칩 두께가 유지될 수 있게 된다.
도 4는 상기 시도들중 하나를 이용하여 생성되는 웨이퍼의 일부의 사진이다. 알 수 있는 바와 같이, 도 4의 시도에서는, 단일 칩의 경계들 내에서 다수의 트렌치들이 이용되는 바, 이 경우 개별적인 비아 단위(on an individual via basis)로 이용된다.
마지막으로, 다른 변형들에서는, 트렌치들이 다른 목적들로 기능하도록 형성될 수 있다는 것을 주목해야 한다. 예를 들어, 다양한 구현들에 있어서, 트렌치들은 채널 절연물이 고리 모양 트렌치가 되는 것을 돕거나, 또는 리라우팅 트레이스(rerouting trace)가 되거나 아니면 이를 형성하게 될 금속을 한정하도록 설계될 수 있다. 따라서, 유익하게는, 특정의 구현 및 구성에 따라, 트렌치들은 단지 상기 언급한 비아 깊이 문제를 해소하는 것을 넘어 많은 목적들을 행할 수 있다.
따라서, (도면들을 포함하여) 본 설명은 단지 몇 개의 예시적인 실시예들을 나타낸 것일 뿐이다. 읽는 사람의 편의를 위해, 상기 설명은 가능한 모든 실시예들 중에서 본 발명의 원리를 교시하는 대표적인 샘플에 초점을 맞추었다. 상기 설명은 가능한 모든 변형들을 속속들이 열거하고자 시도하지 않았다. 본 발명의 특정 부분에 대한 대안적인 실시예들이 제시되지 않았거나, 또는 어떤 부분에 대한 대안적인 실시예들이 이용될 수 있다는 것이 추가로 설명되지 않았다고 해서, 이러한 대안적인 실시예들을 포기하는 것으로서 간주해서는 안된다. 당업자라면 이러한 설명되지 않은 많은 실시예들은 본 발명의 동일한 원리를 포함하며, 나머지 것들도 동등하다는 것을 이해할 것이다.

Claims (20)

  1. 처리된 웨이퍼에 전기 전도성 비아를 형성하는 방법에 있어서,
    상기 처리된 웨이퍼의 후방에 제1 트렌치를 형성하는 단계;
    단면 영역을 구비하는 제2 트렌치를 상기 제1 트렌치의 종단면(end surface) 내에 형성하는 단계;
    상기 제2 트렌치의 종단면으로부터 연장하는 비아를 상기 처리된 웨이퍼의 후방으로 제1 미리 결정된 깊이까지 형성하는 단계로서, 상기 비아는 상기 제2 트렌치의 단면 영역보다 작은 단면 영역을 구비하는 것인, 상기 비아 형성 단계;
    상기 제1 미리 결정된 깊이와 상기 제2 트렌치의 종단면 사이의 상기 비아 전체 길이(full length) 위에 씨드층을 증착하는 단계;
    상기 비아를 전기 전도성 물질로 채우기 위해 상기 씨드층에 대해 도금 공정을 수행하는 단계;
    적어도 상기 제2 트렌치가 형성된 후에, 상기 처리된 웨이퍼의 후방을 얇게 하는 단계; 및
    상기 처리된 웨이퍼의 후방을 얇게 한 후에, 상기 제2 트렌치 내에 전도체를 증착하는 단계를 포함하는 전기 전도성 비아 형성 방법.
  2. 제1항에 있어서,
    상기 제1 트렌치를 형성하는 단계 또는 상기 제2 트렌치를 형성하는 단계 중 적어도 하나의 단계는, 습식 식각 공정 또는 건식 식각 공정 중 적어도 하나의 공정을 이용하여, 상기 처리된 웨이퍼의 후방을 식각하는 단계를 포함하는 전기 전도성 비아 형성 방법.
  3. 제1항에 있어서,
    상기 처리된 웨이퍼의 후방 내에 상기 제1 트렌치 외의 하나 이상의 트렌치를 형성하는 단계를 더 포함하고,
    상기 하나 이상의 트렌치 및 상기 제1 트렌치는 트렌치 영역을 정의하고, 상기 트렌치 영역은 상기 처리된 웨이퍼의 후방의 전체 면적의 75% 미만인 것인 전기 전도성 비아 형성 방법.
  4. 제3항에 있어서,
    상기 트렌치 영역은 상기 처리된 웨이퍼의 후방의 전체 영역의 50% 미만인 것인 전기 전도성 비아 형성 방법.
  5. 제1항에 있어서, 상기 전도체는 상기 제2 트렌치를 채우는 것인 전기 전도성 비아 형성 방법.
  6. 제1항에 있어서, 상기 제2 트렌치 내에 전도체를 증착하는 단계는,
    컨택 패드 형성 공정의 일부로서 상기 제2 트렌치 내에 상기 전도체를 증착하는 단계를 포함하는 것인 전기 전도성 비아 형성 방법.
  7. 제1항에 있어서,
    상기 제1 트렌치는 제1 주변부를 구비하고, 상기 제2 트렌치는 제2 주변부를 구비하며, 상기 제2 트렌치는 상기 제1 주변부 내에 형성되는 것인 전기 전도성 비아 형성 방법.
  8. 제7항에 있어서, 상기 제1 및 제2 주변부는,
    상기 비아가 상기 전체 길이 위에 상기 씨드층과 증착되고 상기 전기 전도성 물질로 채워지도록 선택되는 것인 전기 전도성 비아 형성 방법.
  9. 제1항에 있어서,
    상기 처리된 웨이퍼는 복수의 칩들을 포함하고,
    상기 방법은 상기 복수의 칩들 중 하나 이상의 칩들의 외부 경계를 넘는 트렌치 영역에 대한 주변부를 정의하는 단계를 더 포함하는 것인 전기 전도성 비아 형성 방법.
  10. 제1항에 있어서, 상기 처리된 웨이퍼의 후방을 얇게 하는 단계는,
    상기 비아 내의 상기 전기 전도성 물질을 노출시키는 단계를 포함하는 것인 전기 전도성 비아 형성 방법.
  11. 제1항에 있어서,
    상기 처리된 웨이퍼는 복수의 칩들을 포함하고,
    상기 방법은 적어도 부분적으로 상기 복수의 칩들 중 하나의 칩의 외부 경계 내에 있는 트렌치 영역에 대한 주변부를 정의하는 단계를 더 포함하는 것인 전기 전도성 비아 형성 방법.
  12. 제1항에 있어서,
    상기 처리된 웨이퍼는 복수의 칩들을 포함하고,
    상기 방법은 상기 복수의 칩들 중 하나의 칩과 정렬되는 트렌치 영역을 정의하는 단계를 더 포함하며,
    상기 트렌치 영역은 상기 복수의 칩들 중 상기 하나의 칩 보다 더 큰 크기를 갖는 것인 전기 전도성 비아를 형성하는 방법.
  13. 제10항에 있어서,
    상기 처리된 웨이퍼의 후방을 얇게 하는 단계 이후, 상기 처리된 웨이퍼로부터 칩을 소잉(sawing) 또는 다이싱(dicing)하는 단계를 더 포함하는 것을 특징으로 하는 전기 전도성 비아 형성 방법.
  14. 제1항에 있어서,
    상기 제1 트렌치는 제1 트렌치 영역을 정의하는 주변 경계를 구비하고,
    상기 제2 트렌치는 상기 제 1 트렌치 영역 내에 형성되는 것인 전기 전도성 비아 형성 방법.
  15. 제14항에 있어서,
    상기 비아 형성 단계는, 상기 제 2 트렌치의 주변 경계 내에 상기 비아를 형성하는 단계를 포함하는 것인 전기 전도성 비아 형성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020097007578A 2006-10-17 2007-10-15 웨이퍼 비아 형성 KR101175393B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US82977206P 2006-10-17 2006-10-17
US60/829,772 2006-10-17

Publications (2)

Publication Number Publication Date
KR20090076914A KR20090076914A (ko) 2009-07-13
KR101175393B1 true KR101175393B1 (ko) 2012-08-20

Family

ID=39314773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097007578A KR101175393B1 (ko) 2006-10-17 2007-10-15 웨이퍼 비아 형성

Country Status (6)

Country Link
US (1) US7871927B2 (ko)
EP (1) EP2074647B1 (ko)
JP (1) JP5269799B2 (ko)
KR (1) KR101175393B1 (ko)
CN (1) CN101553903B (ko)
WO (1) WO2008048925A2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101916754B (zh) * 2010-06-29 2012-08-29 香港应用科技研究院有限公司 通孔和通孔形成方法以及通孔填充方法
US8486805B2 (en) * 2011-03-04 2013-07-16 Institute of Microelectronics, Chinese Academy of Sciences Through-silicon via and method for forming the same
WO2012119333A1 (zh) * 2011-03-04 2012-09-13 中国科学院微电子研究所 穿硅通孔结构及其形成方法
CN102683308B (zh) * 2011-03-11 2015-02-04 中国科学院微电子研究所 穿硅通孔结构及其形成方法
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same
JP5834563B2 (ja) * 2011-07-14 2015-12-24 セイコーエプソン株式会社 半導体装置の製造方法
US11398415B2 (en) * 2018-09-19 2022-07-26 Intel Corporation Stacked through-silicon vias for multi-device packages

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046471A1 (en) * 2004-08-27 2006-03-02 Kirby Kyle K Methods for forming vias of varying lateral dimensions and semiconductor components and assemblies including same
US20060042952A1 (en) * 2004-08-24 2006-03-02 Oliver Steven D Methods for forming interconnects in vias and microelectronic workpieces including such interconnects

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3312878A (en) * 1965-06-01 1967-04-04 Ibm High speed packaging of miniaturized circuit modules
JPH02257643A (ja) * 1989-03-29 1990-10-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5075253A (en) * 1989-04-12 1991-12-24 Advanced Micro Devices, Inc. Method of coplanar integration of semiconductor IC devices
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0831617B2 (ja) * 1990-04-18 1996-03-27 三菱電機株式会社 太陽電池及びその製造方法
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
KR940006696B1 (ko) * 1991-01-16 1994-07-25 금성일렉트론 주식회사 반도체 소자의 격리막 형성방법
EP0516866A1 (en) 1991-05-03 1992-12-09 International Business Machines Corporation Modular multilayer interwiring structure
US5308784A (en) * 1991-10-02 1994-05-03 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
JPH0897375A (ja) * 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
US5587119A (en) * 1994-09-14 1996-12-24 E-Systems, Inc. Method for manufacturing a coaxial interconnect
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5872051A (en) 1995-08-02 1999-02-16 International Business Machines Corporation Process for transferring material to semiconductor chip conductive pads using a transfer substrate
JP2739855B2 (ja) * 1995-12-14 1998-04-15 日本電気株式会社 半導体装置およびその製造方法
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6310484B1 (en) * 1996-04-01 2001-10-30 Micron Technology, Inc. Semiconductor test interconnect with variable flexure contacts
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
JPH10335383A (ja) * 1997-05-28 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH11166935A (ja) * 1997-09-25 1999-06-22 Canon Inc 光検出または照射用の光プローブと該プローブを備えた近視野光学顕微鏡、及該光プローブの製造方法とその製造に用いる基板
US6013551A (en) * 1997-09-26 2000-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of self-aligned floating gate, flash memory cell and device manufactured thereby
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US5962922A (en) * 1998-03-18 1999-10-05 Wang; Bily Cavity grid array integrated circuit package
US6222276B1 (en) * 1998-04-07 2001-04-24 International Business Machines Corporation Through-chip conductors for low inductance chip-to-chip integration and off-chip connections
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6122187A (en) * 1998-11-23 2000-09-19 Micron Technology, Inc. Stacked integrated circuits
US6330145B1 (en) * 1998-12-30 2001-12-11 Stmicroelectronics, Inc. Apparatus and method for contacting a sensor conductive layer
US6316737B1 (en) * 1999-09-09 2001-11-13 Vlt Corporation Making a connection between a component and a circuit board
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6498387B1 (en) * 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6446317B1 (en) * 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
TW525417B (en) * 2000-08-11 2003-03-21 Ind Tech Res Inst Composite through hole structure
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6720245B2 (en) * 2000-09-07 2004-04-13 Interuniversitair Microelektronica Centrum (Imec) Method of fabrication and device for electromagnetic-shielding structures in a damascene-based interconnect scheme
US6740576B1 (en) * 2000-10-13 2004-05-25 Bridge Semiconductor Corporation Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly
JP2002134545A (ja) * 2000-10-26 2002-05-10 Oki Electric Ind Co Ltd 半導体集積回路チップ及び基板、並びにその製造方法
JP4608763B2 (ja) * 2000-11-09 2011-01-12 日本電気株式会社 半導体装置
EP1217656A1 (en) * 2000-12-20 2002-06-26 STMicroelectronics S.r.l. Process for manufacturing components in a semiconductor material with reduction in the starting wafer thickness
US6512300B2 (en) * 2001-01-10 2003-01-28 Raytheon Company Water level interconnection
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US6753199B2 (en) * 2001-06-29 2004-06-22 Xanoptix, Inc. Topside active optical device apparatus and method
TW567554B (en) * 2001-08-08 2003-12-21 Lam Res Corp All dual damascene oxide etch process steps in one confined plasma chamber
US7218349B2 (en) * 2001-08-09 2007-05-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6747347B2 (en) * 2001-08-30 2004-06-08 Micron Technology, Inc. Multi-chip electronic package and cooling system
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US6590278B1 (en) * 2002-01-08 2003-07-08 International Business Machines Corporation Electronic package
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
US20030183943A1 (en) * 2002-03-28 2003-10-02 Swan Johanna M. Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7135777B2 (en) * 2002-05-03 2006-11-14 Georgia Tech Research Corporation Devices having compliant wafer-level input/output interconnections and packages using pillars and methods of fabrication thereof
US6939789B2 (en) * 2002-05-13 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer level chip scale packaging
SG142115A1 (en) * 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US6887792B2 (en) * 2002-09-17 2005-05-03 Hewlett-Packard Development Company, L.P. Embossed mask lithography
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6790775B2 (en) * 2002-10-31 2004-09-14 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
KR100482179B1 (ko) * 2002-12-16 2005-04-14 동부아남반도체 주식회사 반도체 소자 제조방법
ITTO20030269A1 (it) * 2003-04-08 2004-10-09 St Microelectronics Srl Procedimento per la fabbricazione di un dispositivo
US20050046034A1 (en) * 2003-09-03 2005-03-03 Micron Technology, Inc. Apparatus and method for high density multi-chip structures
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US20050104027A1 (en) * 2003-10-17 2005-05-19 Lazarev Pavel I. Three-dimensional integrated circuit with integrated heat sinks
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7157310B2 (en) * 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
US7531448B2 (en) * 2005-06-22 2009-05-12 United Microelectronics Corp. Manufacturing method of dual damascene structure
US7750488B2 (en) * 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US7531407B2 (en) * 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060042952A1 (en) * 2004-08-24 2006-03-02 Oliver Steven D Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US20060046471A1 (en) * 2004-08-27 2006-03-02 Kirby Kyle K Methods for forming vias of varying lateral dimensions and semiconductor components and assemblies including same

Also Published As

Publication number Publication date
CN101553903B (zh) 2012-08-29
CN101553903A (zh) 2009-10-07
EP2074647A4 (en) 2010-07-28
US7871927B2 (en) 2011-01-18
US20080090413A1 (en) 2008-04-17
WO2008048925A2 (en) 2008-04-24
KR20090076914A (ko) 2009-07-13
EP2074647A2 (en) 2009-07-01
JP5269799B2 (ja) 2013-08-21
WO2008048925A3 (en) 2008-07-03
JP2010507260A (ja) 2010-03-04
EP2074647B1 (en) 2012-10-10

Similar Documents

Publication Publication Date Title
KR101175393B1 (ko) 웨이퍼 비아 형성
CN108630596A (zh) 半导体装置的制造方法及半导体装置
JP2010519738A (ja) ポスト−シード成層工程
EP2831913B1 (en) Method of providing a via hole and routing structure
TWI480990B (zh) 晶片封裝體及其形成方法
CN102468156B (zh) 用于制造半导体芯片的方法以及半导体芯片
US20150371956A1 (en) Crackstops for bulk semiconductor wafers
CN106252241A (zh) 芯片封装侧壁焊盘或凸点的制作工艺
JP2006269860A (ja) 貫通導電体およびその製造方法
JP4939452B2 (ja) 半導体装置の製造方法
US8405210B2 (en) Method for producing a plurality of chips and a chip produced accordingly
US7354799B2 (en) Methods for anchoring a seal ring to a substrate using vias and assemblies including an anchored seal ring
CN103094170B (zh) 用于分离多个裸片的方法及用于分离多个裸片的加工设备
US11393785B2 (en) Method for manufacturing electronic chips
US9859184B2 (en) Method of making a plurality of semiconductor devices
CN210110749U (zh) 晶圆及半导体器件
CN210015846U (zh) 晶圆及半导体器件
US6235612B1 (en) Edge bond pads on integrated circuits
CN108630662B (zh) 半导体存储装置及其制造方法
JP5834563B2 (ja) 半導体装置の製造方法
CN115997285A (zh) 硅通孔结构的制备方法和硅通孔结构
US7189638B2 (en) Method for manufacturing metal structure using trench
EP2498287A2 (fr) Procédé de réalisation d'interconnexions verticales à travers des couches structurées.
CN112614845B (zh) 存储器的制作方法
US12154861B2 (en) Frame design in embedded die package

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20090413

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20091019

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110310

Patent event code: PE09021S01D

PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20111128

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120518

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120813

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120813

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20150630

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20160629

Start annual number: 5

End annual number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20190524