KR930008868B1 - 다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 - Google Patents
다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 Download PDFInfo
- Publication number
- KR930008868B1 KR930008868B1 KR1019910009003A KR910009003A KR930008868B1 KR 930008868 B1 KR930008868 B1 KR 930008868B1 KR 1019910009003 A KR1019910009003 A KR 1019910009003A KR 910009003 A KR910009003 A KR 910009003A KR 930008868 B1 KR930008868 B1 KR 930008868B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- interconnect
- metal
- interconnect layer
- semiconductor device
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 70
- 229910052737 gold Inorganic materials 0.000 claims description 70
- 239000010931 gold Substances 0.000 claims description 70
- 239000004065 semiconductor Substances 0.000 claims description 69
- 239000004020 conductor Substances 0.000 claims description 68
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 239000002184 metal Substances 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005260 corrosion Methods 0.000 claims description 26
- 230000007797 corrosion Effects 0.000 claims description 26
- 238000007747 plating Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 13
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 230000027756 respiratory electron transport chain Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 발명에 따른 실시예의 형상을 도시하는 반도체 장치의 횡단면도.
제 2a 도 내지 제 2k 도는 제 1 도에 도시한 반도체 장치의 제조공정을 부분적으로 도시한 도면.
제 3 도는 제 1 도에 도시한 반도체 장치와 상이한 제 2 금 상호 연결층을 갖는 반도체 장치의 횡단면도.
제 4 도는 제 1 도에 도시한 실시예의 공정과 상이한 보조층 제거 공정을 위한 다른 조건을 사용하는 제조공정을 부분적으로 도시하는 도면.
제 5a 도 및 제 5b 도는 상호 연결층 형성 공정에 사용하는 포토레지스트 층의 구조를 도시하는 도면.
제 5c 도 및 제 5d 도는 다른 형태의 포토레지스트 층을 사용하는 상호 연결층 형성 공정을 도시하는 도면.
제 6a 도 내지 제 6d 도는 종래 반도체 장치의 제조 방법을 도시하는 도면.
제 7 도는 종래 반도체 장치의 다른 제조 방법을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 반도체 장치 11a : 실리콘 기판
12,16 : 도체 보조층 13,34,41 : 제 1 상호 연결층
14,35,43 : 내층 절연막 15,42 : 금 연결층(금속 연결층)
17,32 : 제 2 금 상호 연결층
본 발명은 다층 상호 연결 구조를 갖는 반도체 장치와 그러한 반도체 장치의 제조 방법에 관한 것이다.
종래의 반도체 장치용 상호 연결 기술에서는 상호 연결층이 인접 상호 연결층 사이에 제공된 절연막의 상부에 놓이고 그러한 상호 연결층이 절연막내에 형성된 연결 구멍을 통해 하부 상호 연결층에 전기적으로 연결되어 있는 형상을 채택하고 있다. 그러한 상호 연결 형상은 반도체 장치의 특성 및 신뢰도에 중요한 영향을 끼칠 수 있다.
상기 다층 상호 연결 형상은 종래 반도체 장치의 제조 공정을 각각 도시하는 제 6a 도 내지 제 6d 도를 참조해 하기에 설명한다.
제 6a 도는 반도체 구역(71a) 및 절연층(71b)이 반도체 장치의 표면에 형성되어 있고 제 1 상호 연결층(72)이 반도체 구역(71a)의 표면에 형성되어 있는 반도체 장치(71)를 도시한다. 상기 제 1 상호 연결층은 증측에 의해 상기 반도체 구역(71a)상에 피복된 도체 물질을 패턴닝함으로써 형성된다. 상기 다층 상호 연결을 상술한 방법으로 배열된 반도체 기판(71a)상에 제공하기 위해서는 제 6b 도에 도시한 바와 같이 제일 먼저 내층 절연막을 상기 제 1 상호 연결층(72)상에 피복한 후 제 6c 도에 도시한 바와같이 연결 구멍(74)은 제 1 상호 연결층(72)을 내층 절연막(73)의 표면상에 형성되어 있는 상호 연결층에 연결하도록 개방된다. 금속 물질이 증착에 의해 상술한 반도체 기판(71)의 표면상에 피복되어 내층 절연막(73)의 표면상에 금속층이 형성되고 연결 구멍(74)을 메운다. 그러므로, 상기 금속 층은 제 2 상호 연결층(75)을 형성하도록 패턴되며 상기 제 1 및 제 2 상호 연결층(72,75)은 내층 절연막(73)내의 연결 구멍을 통해 서로 전기 연결된다.
반도체 장치를 제조하는 종래의 방법에 있어서, 상기 내층 절연막(73)내의 연결 구멍(74)이 반도체 기판(71)으로부터 금속 물질로 메워지므로 상기 제 1 및 제 2 상호 연결층(72,75)의 피복은 하층의 모양에 더 많은 영향을 받는다. 예를들어, 연결 구멍(74)의 하부에 대한 금속 물질의 피복은 연결 구멍(74) 개구 근처에 부착되어 있는 금속 물질에 의해 방해 받음으로써 연결 구멍(74) 바닥의 모서리부(74a)에 공동을 생성할 것이다. 상기 금속 물질이 연결 구멍(74)의 내부 원주위상에 쉽게 피복되지 않음으로써 연결 구멍(74)내부에 위치하는 제 2 상호 연결층(75)부분이 얇게 형성될 수 있다. 상기 피복의 실패는 바람직하지 않은 전자 이동 등에 의해 시간에 따라 생성되는 차단이나 초기 차단에 기인한 것이다.
상술한 문제점을 극복하기 위해서, 제 7 도에 도시한 도금된 상호 연결층이 사용을 제안하고 있다. 제 7 도는 도체 보조층(83)이 내층 절연막(82)의 표면상에 그리고 연결 구멍(82a)의 내면상에 피복되어 있는 반도체 장치를 도시한다. 상기 반도체 장치에서는 제 2 상호 연결층(84)이 피복되어 있고 상기 연결 구멍(82a)의 내부는 도금 전극으로써 상기 도체 보조층(83)을 사용하여 수행하는 도금에 의해 제 2 상호 연결층(84)으로 메워진다. 그러므로, 상기 금속층을 도체 보조층(83)의 표면으로부터 성장시킬 수 있어 상술한 피복을 개선할 수 있다. 그러나, 이러한 방법에 있어서 연결 구멍(82a)의 종횡비가 큰 경우에는 상기 도체 보조층(83)이 연결 구멍(82a)의 측면상에 존재하므로 연결 구멍(82a)의 개구(82b) 근처에서 성장한 제 2 상호 연결층(84)이 개구(82b)를 폐쇄함으로써 연결 구멍(82a)의 내부에 공동(84b)을 생성한다. 따라서, 연결 구멍(82a) 내부의 전기 저항이 증가하거나 전자 이동으로 인한 차단이 발생할 수 있다. 그러므로, 상기 방법에 있어서는 상호 연결 구조에 도금을 가할 수 있는 범위에 한계가 있다.
반도체 장치의 구조가 미세해지고 단일 반도체 장치의 측면 길이가 더욱 감소됨으로써 연결 구멍의 종횡비가 증가하여 상술한 문제점의 발생 가능성이 증가한다.
종래 기술의 상술한 문제점을 고려하여, 본 발명의 목적은 초기 특성 및 신뢰도를 개선하기 위해 상호 연결층을 서로 전기 연결하는 연결부를 도금에 의해 연결부 하부에 위치한 상호 연결층의 표면으로부터 시작하여 형성되는 반도체 장치를 제공하는 것이다.
상술한 목적을 성취하기 위해 본 발명은 반도체 기판 표면상의 패턴된 상호 연결 구역상에 피복된 도체 보조층과, 상기 도체 보조층의 표면상에 피복되고 도체 보조층을 통해 하부층에 전기 연결된 제 1 상호 연결층과, 상부면이 노출되게 하는 형태로 금속 연결층을 에워싸기 위한 상기 제 1 상호 연결층의 표면상에 피복된 내층 절연막 및 상기 내층 절연막상에 피복되고 상기 금속 연결층을 통해 상기 제 1 상호 연결층에 전기 연결되어 있는 제 2 상호 연결층을 포함하는 다층 상호 연결 구조를 갖는 반도체 장치를 제공한다.
본 발명은 도체 보조층을 반도체 기판의 표면상에 피복하는 보조층 형성 단계와 제 1 상호 연결층을 상기도체 보조층의 표면상에 있는 패턴 상호 연결 구역상에 피복하는 제 1 상호 연결층 형성 단계와 금속 연결층이 형성되는 구역과 대응하는 창부분을 갖는 마스크로 상기 제 1 상호 연결층의 표면을 덮는 마스크 형성 단계와 마스크의 창부분내에 위치하는 상기 제 1 상호 연결층의 표면부분상에 상기 금속 연결층을 형성하는 금속 연결층 형성 단계와 마스크를 제거하는 마스크 제거 단계와 상기 제 1 상호 연결층의 상호 연결 패턴의 반대구역에 위치하는 도체 보조층 부분을 제거하는 도체층 제거 단계와 상부면이 노출된 형태로 상기 금속 연결층을 에워싸기 위해 내층 절연막을 상기 제 1 상호 연결층의 표면에 형성하는 절연막 형성 단계 및 제 2 상호 연결층을 내층 절연막상에 형성하는 제 2 상호 연결층 형성 단계를 포함하는 다층 구조를 갖는 반도체 장치의 제조 방법도 제공한다.
도금에 의해 상기 도체 보조층의 표면상에 형성되는 제 1 상호 연결층을 사용하는 경우에, 상기 제 1 상호 연결 형성 단계는 형성될 상기 제 1 상호 연결층의 패턴 상호 연결 구역에 대응하는 창부분을 갖는 마스크로 도체 보조층의 표면을 덮는 단계와 상기 창부분내에 위치하는 상기 도체 보조층의 표면 부분상에 상기 제 1 상호 연결층을 도금하여 형성하는 단계를 포함한다. 상기 마스크는 상기 마스크 제거 단계에서 제거된다. 상기 경우에 있어서, 상기 제 1 상호 연결층의 측면 바닥 표면보다 그 상부 표면을 더 넓게 형성하도록 제 1 상호 연결층의 측면을 테이퍼되게 함으로써 피복된 상기 내층 절연막이 상기 측면에 근접하는 형태로 상기 제 1 상호 연결층을 형성하는 것이 바람직하다. 이것은 상기 제 1 상호 연결층 형성 공정중 오목 형태의 포토레지스트로 형성된 마스크를 사용함으로 성취할 수 있다.
상기 절연막 부식 단계는 상기 금속 연결층의 상부를 절연막으로 덮는 형태로 상기 제 1 상호 연결층 상부로부터 절연막을 피복하는 단계와 적어도 상기 금속 연결층의 표면이 노출될 때까지 후면 부식을 수행하는 단계를 포함한다. 그런 경우에 있어서 상기 금속 연결층과 제 2 상호 연결층 사이의 접촉 구역을 증가시키도록 상기 금속 연결층의 상부가 내층 절연막의 표면으로부터 돌출할 때까지 상기 후면 부식을 수행하는 것이 바람직하다.
상기 보조층 제거 단계는 마스크로써 제 1 상호 연결층을 사용하여 수행하는 건식 부식법을 포함한다. 도금된 내층 절연막이 제 1 상호 연결층에 근접하도록 상기 금속 연결층 상면의 원주위 및 상기 제 1 상호 연결층 상면의 원주위를 만곡면으로 형성하는 것이 바람직하다. 이것은 상기 금속 연결층의 상면 및 제 1 상호 연결층의 상면이 제거될 때까지 건식 부식을 수행함으로써 성취된다.
상기 제 1 상호 연결층과 금속 연결층 및 제 2 상호 연결층은 금, 은 및 동으로 구성된 그룹으로부터 선택된 금속으로 형성된다.
또한 티타늄이나 몰리브덴 금속으로 형성된 최하층 및 상기 제 2 상호 연결층과 동일한 금속이나 백금 금속으로 형성된 최상층 근처에 상기 도체 보조층을 구성하는 것이 바람직하다.
본 발명에 있어서는, 상기 보조층 형성 단계에서 도체 보조층을 반도체 기판의 측면상에 피복한 후 상기 제 1 상호 연결층이 도금에 의해 도체 보조층 표면에 형성된다. 이때, 상기 도체 보조층은 제거되지 않은 상태로 남아 있다. 상기 제 1 상호 연결층이 금속 연결층에 대응하는 창부분을 갖는 마스크로 덮힌 후 상기 반도체 기판은 상기 창부분내에 금속 연결층을 형성하도록 도체 보조층을 사용하여 도금된다. 그러므로, 제 1상호 연결층의 상호 연결 패턴의 반대 구역상에 있는 상기 도체 보조층이 제거된다. 이런 상태에서, 상기 금속 연결층은 금속 연결층의 상부가 노출된 형태로 상기 내층 절연막을 에워싼다. 그 결과로, 상기 제 2 상호 연결층이 상기 공정을 반복하거나 증착을 이용함으로써 형성된다. 이러한 방법으로, 상기 제 2 상호 연결층은 내층 절연막으로부터 노출된 금속 연결층과 전기 연결되며 교대로 상기 제 1 상호 연결층에 전기 연결된다. 내층 절연막이 형성되기 전에 도금에 의해 금속 연결층을 제 1 상호 연결층의 표면에 형성함으로써 종래의 경우처럼 내층 절연막내의 연결 구멍을 메울 필요가 없다. 따라서, 상기 금속 연결층이 제 1 상호 연결층에 잘 부착되며 금속 연결층이 얇아도 공동이 금속 연결층내에 생성되지 않는다. 그러므로, 낮은 상호 연결 저항과 전자 이동의 발생을 방지할 수 있는 상호 연결 구조를 제공함으로써 반도체 장치의 초기 특성과 신뢰도를 개선할 수 있다.
본 발명에 따른 반도체 장치용 상호 연결 구조의 실시예를 제 1 도를 참조해 설명한다.
본 실시예에 따른 반도체 장치의 횡단면도인 제 1 도의 반도체 장치(11)는 실리콘 기판(11a)의 측면상에 형성된 반도체 구역(11b)를 갖는다. 반도체 구역(11b)이 형성되어 있지 않은 실리콘 기판(11a)의 표면부분은 산화 실리콘 막(11c)으로 피복된다. 상기 반도체 장치(11)는 실리콘 기판(11a) 측면 상에 피복되어 있는 도체 보조층(12)도 갖는다. 상기 도체 보조층은 약 10nm의 두께를 갖고 하층 역할을 하는 티타늄과 약 100nm의 두께를 갖고 상층 역할을 하고 알루미늄층으로 구성된다. 제 1 금 상호 연결층(13)이 도체 보조층(12)의 표면상에 도금된다. 상기 제 1 금 상호 연결층(13)은 약 700nm의 두께를 가지며 도체 보조층(12)을 통해 반도체 구역(11b)과 전기 연결된다. 상기 반도체 장치(11)는 제 1 금 상호 연결층(13)상에 내층 절연막(14)과 상기 내층 절연막(14)내에 형성된 연결 구멍(14a)의 내부에 금 연결층(15 : 금속 연결층)도 갖는다. 상기 금 연결층(15)은 제 1 금 상호 연결층(13)의 표면에 도금함으로써 형성된다. 상기 연결 구멍(14a)은 내층 절연막(14)내에 개방되지 않지만 제 1 금 상호 연결층(13)상에 놓인 상기 금 연결층(15)이 에워싸인 것처럼 내층 절연막(14)을 피복함으로써 형성된다. 상기 금 연결층(15)의 상부는 내층 절연막(14)의 표면으로부터 돌출한다. 상기 반도체 장치(12)는 상기 절연막(14)상의 도체 보조층(16)과 상기 도체 보조층(16)을 통해 금 연결층(15)에 전기 연결되어 있는 제 2 금 상호연결층(17)도 갖는다. 상기 도체 보조층(16)은 약 10nm의 두께를 갖는 티타늄층(16a)과 약 100nm의 두께를 갖는 알루미늄층(16b)으로 구성된다. 상기 티타늄층(16a)은 도체 보조층(16)의 상층 역할을 하고 상기 알루미늄층(16b)은 상층 역할을 한다. 상기 제 2 금 상호 연결층(17)과 제 1 금 상호 연결층(13)은 내층 절연막(14)을 통해 전기 연결을 제공하는 다층 상호 연결 구조를 함께 형성한다. 상기 반도체 장치는 제 2 금 상호 연결층(17)상에 형성된 표면 절연막도 갖는다.
다음에, 상술한 방법으로 배열된 반도체 장치(11)의 제조방법을 제 1 도 및 제 2a 도 내지 제 2k 도를 참조해 설명한다.
제 2a 도 내지 제 2k 도는 반도체 장치의 제조 공정을 도시하는 반도체 장치의 횡단면도이다. 제 2a 도는 아직 상호 연결층이 실리콘 기판상에 형성되지 않았지만 반도체 구역(11b)과 실리콘 산화막(11c)이 실리콘 기판의 표면에 형성되어 있는 실리콘 기판(11a)을 도시한다.
먼저, 제 2b 도에 도시한 바와같이 도체 보조층(12)을 형성하도록(보조층 형성 공정) 상기 상태에서 티타늄층(12a)을 증착에 의해 약 10nm의 두께로 실리콘 기판(11)의 전표면에 피복한 후에 알루미늄층(12b)을 약 100nm의 두께로 티타늄층(12a) 표면에 피복한다.
그후, 제 2c 도에 도시한 바와같이 상호 연결층을 위한 마스크를 형성하도록 볼록 형태의 포토레지스트 층(19)을 약 1μm의 두께로 상기 도체 보조층(12) 표면에 피복하고 난 후에 제 1 상호 연결층의 패턴 상호 연결 구역에 대응하는 창부분(19a)을 형성한다. 그후, 제 2d 도에 도시한 바와같이 약 100nm 두께의 제 1 금 상호 연결층을 창부분(19a)내에 형성하도록(제 1 상호 연결층 형성 공정) 전원 공급용 전극으로써 도체 보조층(12)을 사용하여 실리콘 기판(11)을 금 도금욕 내에 담가 도금을 수행하여 알루미늄 막이 상기 창부분(19a)내에 위치한 도체 보조층(12)의 표면부분으로부터 성장하게 한다.
그후, 제 2e 도에 도시한 바와같이 볼록 형태의 포토레지스트 층(20)을 실리콘 기판(11a) 상부에 약 1μm 의 두께로 피복한 후에 상기 제1 금 상호 연결층(13)을 후에 형성되는 제 2 금 상호 연결층에 연결하기 위한 금속 연결층이 형성되는 구역에 창부분(20a)을 형성한다. 이때, 포토레지스트 물질이 상기 구역에 존재하지 않도록 상기 광저항 물질을 창부분(20a)의 내부로부터 완전히 제거한다(마스크 형성 공정).
그후, 제 2f 도에 도시한 바와같이 전원 공급용 전극으로써 도체 보조층(12)을 사용하여 실리콘 기판(11a)을 금 도금용에 담가 도금을 수행함으로써 상기 창부분(20a)이 위치하는 제 1 금 상호 연결층(13)의 표면부분에 금 연결층(15)이 약 1μm 의 두께로 형성된다.
그후, 제 2g 도에 도시한 바와같이 실리콘 기판(11a)상에 형성된 포토레지스트 층을 제거한다. 이와같은 방법으로 상기 금 연결층(15)이 제 1 금 상호 연결층(13)상에 놓이게 한다(마스크 제거 공정).
그후, 제 2h 도에 도시한 바와같이 CF4와 O2의 혼합가스로 상기 실리콘 기판(11a)의 건식 부식을 수행한다. 이때, 상기 제 1 금 상호 연결층(13)이 건식 부식용 마스크로 사용되며 제 1 금 상호 연결층(13)이 형성되지 않는 구역에 형성되는 도체 보조층(12)과 실리콘 산화막(11c)의 정면이 제거된다(보조층 제거 공정).
계속해서, 제 2i 도에 도시한 바와같이 플라즈마 CVD공정으로 실리콘 산화막(14b)을 실리콘 기판(11) 상부에 약 1.5μm 의 두께로 피복하고 난 후 표면을 편평하게 하기 위해 포토레지스트 층(21)을 실리콘 산화막(14b) 표면에 피복한다. 이 상태에서, 실리콘 산화막(14b)과 포토레지스트 층(21)의 표면을 플라즈마 부식으로 제거한다. 제 2j 도에 도시한 바와같이, 플라즈마 부식은 내층 절연막(14)으로써 역할을 하는 편평한 실리콘 산화막(14b)을 남겨 두기 위해 실리콘 산화막(14b)의 부식율과 포토레지스트 층(21)의 부식율이 동일한 조건하에서 수행된다(후면 부식 공정). 플라즈마 부식은 금 연결층의 상부가 내층 절연막(14) 표면으로부터 돌출(15a)할 때까지 계속한다(절연막 형성 공정).
그후, 상기 제 2 상호 연결층은 보조층 형성 공정에서 시작하여 금 상호 연결층 형성 공정으로 종료하는 상기 공정을 반복하여 형성된다.
즉, 먼저 티타늄층(16a)을 내층 절연막(14)의 표면에 약 10nm의 두께로 증착에 의해 피복한 후 도체 보조층(16)을 형성하도록 상기 금 층을 티타늄층(16a) 표면에 약 100nm의 두께로 피복한다. 그후, 제 2k 도에 도시한 바와같이 볼록 형태의 포토레지스트 층(22)을 도체 보조층(16) 표면에 약 1μm 의 두께로 피복하고 난 후 제 2 상호 연결층의 패턴 상호 연결 구역에 대응하는 창부분(22a)을 형성한다. 그후, 전원 공급용 전극으로써 제2 도체 보조층(16)을 사용하여 실리콘 기판(11a)을 금 도금욕에 담가 도금함으로써 상기 금막이 두께 700nm인 제 2 금 상호연결층(17)을 형성하도록 창부분(22a)내의 위치하는 제 2 도체 보조층(15)의 표면부분으로부터 성장하게 한다. 그후, 포토레지스트 층을 제거하고 CF4와 O2의 혼합가스로 건식 부식을 수행한다. 이때, 제 2 금 상호 연결층(17)은 건식 부식용 마스크로 사용되며 제 2 금 상호 연결층(17)이 형성되지 않은 구역에 형성되는 제 2 도체 보조층(16)과 내층 절연막(14)의 표면을 제거한다.
그후, 표면 절연막(18)을 피복함으로써 제 1 도에 도시한 반도체 장치(11)용 다층 상호 연결을 완성한다(제 2 상호 연결층 형성 공정).
본 발명의 실시예에 있어서, 상기 도체 보조층은 제 1 금 상호 연결층(13)이 형성된 후에 금 연결층(15)이 제 1 금 상호 연결층(13)의 표면에서만 성장하게 하여 상기 금 연결층(15)이 내층 절연막(14)내에 에워싸여 도금용 전원 공급 전극으로써 사용될 수 있을 때까지 제거되지 않은 상태로 남아 있다. 그러므로, 상기 금 연결층(15)이 두꺼워져도 제 1 금 상호 연결층(14)에 잘 부착된다. 또한, 공동도 금 연결층(15)내에 생성되지 않는다. 게다가, 금 연결층(16)이 제 2 금 상호 연결층(18)을 향해 내층 절연막(17a)의 표면으로부터 돌출하므로 금 연결층과 제 2 금 상호 연결층(17) 사이의 접촉 구역이 크고 상기 금 연결층이 제 2 상호 연결층(17)에 근접 연결된다. 그 결과로써, 본 실시예의 상호 연결 구조내에서는 초기 단계에서 전기 저항이 작고 시간에 따라 발생하는 전자 이동의 발생을 제거한다. 그 결과 우수한 초기 특성 및 신뢰도를 제공할 수 있고 반도체 장치의 설계와 제조에 있어서의 두께 허용도를 확대할 수 있다.
또한, 상기 산화막에 잘 부착되는 티타늄층(12a)과 상호 연결층과 동일한 금 물질로 형성된 상부층으로 구성되는 도체 보조층(12)이 제 1 및 제 2 상호 연결층(13)과 실리콘 산화막(11b) 사이 및 제 2 금 상호 연결층(17)과 표면 절연막(18)사이에 존재하므로 상기 제1 및 제2 금 상호 연결층(13,17)이 각각 실리콘 산화막(11b)과 표면 절연막(18)에 잘 부착된다. 또한, 제 1 금 상호 연결층(13)과 금 연결층(15) 및 제 2 금 상호 연결층(17)이 금으로 형성되므로 이들은 낮은 전기 저항을 갖고 불순물에 의한 부식과 그로인한 연결의 차단을 방지할 수 있다.
상기 제 2 상호 연결층 형성 단계 이전에 보조층 형성 공정으로부터 절연막 형성 공정 범위 까지의 공정을 반복함으로서 우수한 초기 특성과 신뢰도를 나타내는 3개 이상의 층을 갖는 상호 연결 구조를 형성할 수 있다.
본 실시예에서, 도금된 상호 연결층은 다층 상호 연결 구조를 형성하는데 사용되었다. 그러나, 제 2 상호 연결층은 피복함으로써 또 상기 층은 증착함으로써 형성될 수 있다. 제 3 도는 상술한 방법으로 제조된 반도체 장치의 횡단면도이다. 제 3 도에서, 반도체 장치(31)의 제 2 금 상호 연결층(32)은 금 연결층(33)의 상부와 직접 연결되어 있으며 금 연결층(33)을 통해 제 1 금 상호 연결층(34)과 교대로 전기 연결된다.
본 반도체 장치(31)에 있어서, 내층 절연막(35)은 상술한 구조를 갖는 반도체 장치의 경우와 같이 금 연결층(33)의 상부(33a)를 돌출시킨 후에 제 2 금 상호연결층(32)을 금 연결층에 증착하여 피복하는 방식으로 형성된다. 그 결과로, 종래 제조 방법의 경우 처럼 연결 구멍(35a)의 내부를 내층 절연막으로 메울 필요가 없음으로 상기 제 2 상호 연결층이 증착에 의해 두꺼운 내층 절연막(35)에 피복되어도 상호 연결 구조의 우수한 초기 특성과 신뢰도를 제공할 수 있다.
상기 실시예에 있어서, 도체 보조층은 CF4와 O2혼합 가스를 사용하는 건식 부식으로 제거된다. 그러나, 건식 부식은 CF4가스만을 사용하여 수행할 수 있다. 그 대안으로써 아르곤 가스와 같은 불활성 가스를 사용하는 이온 밀링을 사용할 수 있다. 부식 조건은 금 상호 연결층의 상부 표면 및 금 연결층의 상부 표면이 도체 보조층과 함께 제거되도록 설정할 수 있다. 그러한 경우에, 상부 표면의 원주위에 위치하는 금 상호 연결층(41)과 금 연결층(42)의 모서리부(41a,42a)가 제거되어 제 4 도에 도시한 바와같이 구부러진다. 따라서, 실리콘 산화막(43)은 제 1 금 상호 연결층(41)과 금 연결층(42)의 모서리부(41a,42a)상에 있는 실리콘 기판(11a)상에 확실히 피복될 수 있다. 피복된 실리콘 산화막(43)은 측면 표면(41b,42b)에 근접해 놓여진다.
볼록 형태의 포토레지스트 대신 오목 형태의 포토레지스트가 도금에 의한 상호 연결층을 형성하는데 사용될 수 있다. 창부분이 개방된 포토레지스트 층에서 저항층(51)의 측면 표면(51a)은 제 5a 도에 도시한 바와 같이 실리콘 기판(11a)에 비해 직각으로 되어 있거나 제 5b 도에 도시한 바와같이 저항층(52)의 바닥 표면(52a)이 더 넓게 되어 있다. 그러나, 오목 형태의 포토레지스트의 경우에 상기 저항층의 정면 표면이 저항층 내부를 비추는 빛의 세기보다 더 큰 세기를 갖는 빛으로 조사되므로 제 5c 도에 도시한 바와같이 저항층의 상부 표면(53a)이 바닥 표면(53b)보다 더 넓게 저항층(53)의 측면 표면이 테이퍼된다. 창부분(53d)이 상호 연결층으로 메워지면 상기 상호 연결층은 저항층(53)의 상부 표면(53a)이 존재함으로써 모서리부(53e)를 충분히 메울 수 없다. 그러나, 상호 연결층이 도금에 의해 형성되는 경우에는 상호 연결층의 성장이 바닥으로부터 시작하여 상방향으로 진행하며 상기 저항층(53)이 제 5c 도에 도시한 바와같이 형성되어도, 상기 창부분(53d')의 모서리부(53e)는 상호 연결층으로 메워질 수 있다. 이러한 결과는 상부 표면(54a)이 바닥 표면(54b)보다 더 좁게 측면 표면(54c)을 테이퍼한 상호 연결층을 형성했기 때문이다. 이런 경우에 있어서 표면으로부터 피복된 내층 절연막을 상호 연결층(54)의 측면 표면(54c)에 확실하게 위치시킴으로써 신뢰도가 높은 상호 연결 구조를 제공할 수 있다.
본 실시예에서, 도체 보조층은 티타늄층과 알루미늄층으로 구성되는 2층 구조를 갖는다. 그러나, 도금중 전원 공급 전극으로 사용할 수 있는 어떤 도체 물질을 사용할 수 있다. 상하층에 대한 도체 보조층의 부착력을 개선하기 위해서 산화막에 잘 부착되는 몰리브덴층을 산화막 표면에 직접 부착하는 하층으로 사용할 수 있는 반면에 도금된 상호 연결층에 잘 부착되는 백금층을 도금된 상호 연결층을 피복하는 상층으로도 사용할 수 있다. 그 대체용으로써, 티타늄 또는 몰리브덴층과 백금층 및 상호 연결층의 금속과 동일한 금속으로 형성된 층도 각각 상층과 중간층 및 하층으로써 사용할 수 있다. 상기 상호 연결층도 은이나 동으로 형성할 수 있다.
상기 실시예에 있어서, 내층 절연막은 피복된 실리콘 산화막과 저항층상에 후면 부식 고정을 수행함으로써 형성된다. 그러나, 편평한 표면과 기판을 형성할 수 있는 어떤 다른 공정도 사용할 수 있다. 예를들어, 인 또는 붕소인 유리층 단독으로 또는 인 또는 붕소인 유리층 및 산화 실리콘, 실리콘 질화물, 실리콘 산질화물과 같은 절연막을 조합해서 또는 상기 절연막을 조합하여 사용할 수 있다.
또한, 전류 파형을 사용하는 DC, 펄스 및 PR 전기 도금법 뿐만 아니라 무전 도금 또는 전기 도금과 무전 도금을 조합하여 사용할 수 있다.
상기 실시예에서, 도금에 의해 형성된 금 연결층(금속 연결층)은 반도체 기판의 제1 및 제2 상호 연결층 사이의 전기 연결을 제공하는데 사용된다. 그러나, 상기 금속 연결층은 제조할 반도체 장치의 기능에 따라 결정되는 최적 위치에 배열되어야 한다. 종래의 상호 연결 구조와 금속 연결층을 조합함으로써 구성되는 다층 상호 연결 구조가 사용될 수 있다.
본 발명에 있어서는 도체 보조층을 반도체 기판의 정면 표면측에 피복한 후에 제 1 상호 연결층을 상기 도체 보조층의 정면 표면상에 형성하며 상기 금속 연결층을 도체 보조층을 사용하는 도금에 의해 제 1 상호 연결층의 정면 표면상에 위치시키고 나서 내층 절연막을 형성한다. 따라서, 본 발명은 다음과 같은 장점을 갖는다.
상기 금속 연결층이 도금에 의해 형성되므로 상기 금속 연결층은 제 1 상호 연결층의 표면에서만 성장한다. 또한, 상기 내층 절연막이 형성되기 전에 상기 금속 연결층이 형성되므로 내층 절연막의 두께는 금속 연결층의 형성에 영향을 끼치지 않는다. 그 결과, 상기 금속 연결층이 제 1 상호 연결층에 잘 부착되고 내부에 공동을 형성하지 않는다. 그러므로, 상기 내층 절연막이 두꺼워지는 경우라도 낮은 초기 상호 연결 저항을 갖고 사용하는 동안 높은 신뢰도를 유지하는 다층 상호 연결 구조를 제공할 수 있다.
상기 금속 연결층의 상부가 내층 절연막 표면으로부터 돌출하는 경우에 금속 연결층과 제 2상호 연결층 사이의 접촉 구역이 증가함으로써 상호 연결 저항이 감소하여 안정한 전기 연결을 제공할 수 있다.
오목 형태의 포토레지스트로 형성된 마스크가 상호 연결층을 형성하는데 사용되는 경우에 제 1 상호 연결층의 바닥이 확대될 수 있다. 그런 경우에, 제 1 상호 연결층의 상부면은 내층 절연막이 제 1 상호 연결층의 측면 상에 피복되는 것을 방해하지 않음으로서 제 1 상호 연결층과 내층 절연막 사이의 부착력을 개선할 수 있다.
상기 도체 보조층이 티타늄 또는 몰리브덴으로 형성된 하층과 제 2 상호 연결층과 동일한 재료 또는 백금으로 형성된 상층을 포함하는 경우에 상기 도체 보조층은 도체 보조층 하부에 위치한 산화막과 도체 보조층 상부에 위치한 상호 연결층에 밀착될 수 있다.
상기 도체 보조층이 마스크로써 제 1 상호 연결층을 사용하는 건식 부식으로 제거되는 경우에 도체 보조층의 제거에 사용하는 마스크의 형성을 제거할 수 있다.
Claims (16)
- 다층 상호 연결 구조를 갖는 반도체 장치에 있어서, 반도체 기판의 표면상에 있는 패턴 상호 연결 구역상에 피복된 도체 보조층과, 상기 도체 보조층의 표면상에 피복되고 상기 도체 보조층을 통해 하층과 전기 연결된 제 1 상호 연결층과, 상기 제 1 상호 연결층의 표면상에 도금하여 피복된 금속 연결층과, 금속 연결층의 상부가 노출된 형태로 상기 금속 연결층을 에워싸는 상기 제 1 상호 연결층의 표면상에 피복된 내층 절연막과, 상기 내층 절연막상에 피복되고 상기 금속 연결층을 통해 상기 제 1 상호 연결층에 전기 연결되는 제 2 상호 연결층을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 상호 연결층은 상기 도체 보조층의 표면에 도금하여 형성되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 1 상호 연결층은 상부 표면이 바닥 표면보다 더 큰 구역을 갖도록 테이퍼된 측부 표면을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 금속 연결층은 상기 내층 절연막의 표면으로부터 돌출하는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항중 어느 항 항에 있어서, 상기 금속 연결층 상부면의 원주위와 상기 제 1 상호 연결층 상부면의 원주위가 만곡되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 상호 연결층과 상기 금속 연결층 및 상기 제 2 상호 연결층은 금, 은 및 동으로 구성되는 그룹에서 선택된 금속으로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 도체 보조층은 티타늄이나 몰리브덴인 금속으로 형성된 하층과 상기 제 2 상호 연결층과 동일한 금속이나 백금인 금속으로 형성된 상층을 포함하는 것을 특징으로 하는 반도체 장치.
- 다층 구조를 갖는 반도체 장치의 제조 방법에 있어서, 도체 보조층을 반도체 기판의 표면상에 피복하는 보조층 형성 단계와, 제 1 상호 연결층을 상기 도체 보조층의 표면에 있는 패턴 상호 연결 구역상에 피복하는 제 1 상호 연결층 형성 단계와, 상기 제 1 상호 연결층 표면을 금속 연결층이 형성될 구역에 대응하는 창부분을 갖는 마스크로 덮는 마스크 형성단계와, 상기 금속 연결층을 상기 마스크의 창부분내에 위치하는 상기 제 1 상호 연결층의 표면부상에 형성하는 금속 연결층 형성 단계와, 상기 마스크를 제거하는 마스크 제거 단계와, 상기 제 1 상호 연결층의 패턴의 반대구역에 위치하는 상기 도체 보조층부를 제거하는 도체층 제거 단계와, 상기 금속 연결층의 상부면이 노출된 형태로 금속 연결층을 에워싸도록 내층 절연막을 상기 제1 상호 연결층의 표면상에 형성하는 절연막 형성 단계와, 제 2 상호 연결층을 상기 내층 절연막상에 형성하는 제 2 상호 연결층 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 있어서, 상기 제 1 상호 연결 형성 단계는 형성될 상기 제 1 상호 연결층의 패턴 상호 연결 구역에 대응하는 창부분을 갖는 마스크로 상기 도체 보조층 표면을 덮는 단계와 상기 제 1 상호 연결층을 창부분내에 위치하는 상기 도체 보조층의 표면부상에 도금하여 형성하는 단계를 포함하며 상기 마스크 제거 단계도 마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 9 항에 있어서, 상기 제 1 상호 연결층을 형성하는데 사용하는 상기 마스크는 오목 형태의 포토레지스트로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항에 내지 제 10 항중 어느 한 항에 있어서, 상기 보조층 제거 단계는 마스크로서 상기 제 1 상호 연결층을 사용하여 수행하는 건식 부식을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 11 항에 있어서, 상기 건식 부식은 상기 금속 연결층의 상면과 상기 제 1 상호 연결층의 면을 제거하는 부식을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 10 항중 어느 한 항에 있어서, 상기 절연막 형성 단계는 상기 금속 연결층을 상기 절연막으로 덮는 형태로 상기 제 1 상호 연결층 상부로부터 절연막을 피복하는 단계와 적어도 상기 금속 연결층이 노출할 때까지 후면 부식을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 13 항에 있어서, 상기 후면 부식 단계는 상기 금속 연결층의 상부가 상기 내층 절연막의 표면으로부터 돌출할 때까지 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 10 항중 어느 한 항에 있어서, 상기 제 1 상호 연결층과 상기 금속 연결층 및 상기 제 2 상호 연결층은 금, 은 및 동으로 구성된 그룹으로부터 선택되는 금속으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 8 항 내지 제 10 항중 어느 한 항에 있어서, 상기 도체 보조층 형성 단계는 최하층으로써 티타늄이나 몰리브덴인 금속을 피복하는 단계와 최상층으로써 상기 제 2 상호 연결층과 동일한 금속이나 백금인 금속을 피복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14675490 | 1990-06-05 | ||
| JP90-146753 | 1990-06-05 | ||
| JP14675390 | 1990-06-05 | ||
| JP90-146754 | 1990-06-05 | ||
| JP3072810A JPH04218920A (ja) | 1990-06-05 | 1991-04-05 | 半導体装置及びその製造方法 |
| JP90-72810 | 1991-04-05 | ||
| JP91-72810 | 1991-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920001706A KR920001706A (ko) | 1992-01-30 |
| KR930008868B1 true KR930008868B1 (ko) | 1993-09-16 |
Family
ID=27301044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910009003A KR930008868B1 (ko) | 1990-06-05 | 1991-05-31 | 다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04218920A (ko) |
| KR (1) | KR930008868B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012002236A1 (en) * | 2010-06-29 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
-
1991
- 1991-04-05 JP JP3072810A patent/JPH04218920A/ja active Pending
- 1991-05-31 KR KR1019910009003A patent/KR930008868B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04218920A (ja) | 1992-08-10 |
| KR920001706A (ko) | 1992-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4842699A (en) | Method of selective via-hole and heat sink plating using a metal mask | |
| US4687552A (en) | Rhodium capped gold IC metallization | |
| JPH04233242A (ja) | Ｉｃステージの製造方法 | |
| KR20010033664A (ko) | 비어 충전과 금속선 패터닝을 상호 접속하기 위한 단일단계의 전기도금 공정 | |
| JPH03505507A (ja) | チタニウムタングステンおよび選択的ｃｖｄタングステンによる凹部相互接続方法 | |
| US5937326A (en) | Method for making semiconductor device having via hole | |
| KR930008868B1 (ko) | 다층상호 연결구조를 갖는 반도체장치와 그 제조 방법 | |
| US5080763A (en) | Method of forming conductor lines of a semiconductor device | |
| JPH0758201A (ja) | 多層配線基板の製造方法 | |
| US5247204A (en) | Semiconductor device having multilayer interconnection structure | |
| JPH02253628A (ja) | 半導体装置の製造方法 | |
| JP2950045B2 (ja) | 半導体装置の製造方法 | |
| JPH10189606A (ja) | 半導体装置のバンプ及びその製造方法 | |
| JPH118249A (ja) | 配線の製法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JPS6379347A (ja) | 半導体装置の製造方法 | |
| JPH0974096A (ja) | はんだバンプ実装用端子電極形成方法 | |
| JPS6362104B2 (ko) | ||
| JPS63161646A (ja) | 半導体装置の製造方法 | |
| JPH04307737A (ja) | 半導体装置の製造方法 | |
| JP3844707B2 (ja) | 金属配線の形成方法 | |
| JPH0234929A (ja) | 半導体装置の製造方法 | |
| JPH01211948A (ja) | 半導体装置の製造方法 | |
| JPH0684908A (ja) | 半導体装置およびその製造方法 | |
| JPH0682669B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080911 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |