JPH01211948A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01211948A JPH01211948A JP3665788A JP3665788A JPH01211948A JP H01211948 A JPH01211948 A JP H01211948A JP 3665788 A JP3665788 A JP 3665788A JP 3665788 A JP3665788 A JP 3665788A JP H01211948 A JPH01211948 A JP H01211948A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
化合物半導体デバイスに設ける多層配線電極の形成方法
に関し、′ 配線間コンタクトの信頼性を高めて、且つ、上下配線間
の容量を増加させないようにすることを目的とし、 オーミック電極部分を開口した絶縁膜上の全面に、配線
金属膜を被着して前記オーミック電極窓を埋め、オーミ
ック電極と該配線金属とを接続する工程と、 次いで、前記絶縁膜上に被着した配線金属膜を斜め方向
からイオンミリングして除去し、前記オーミック電極窓
にのみ配線金属膜を残存させる工程と、 次いで、前記オーミック電極部分および配線部分を開口
したマスクパターンを形成し、選択的に配線金属膜を鍍
金して、前記オーミック電極に接続する配線を形成する
工程とが含まれてなることを特徴とする特 ［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特に、化合物半
導体デバイスに設ける多層配線電極の形成方法に関する
。
に関し、′ 配線間コンタクトの信頼性を高めて、且つ、上下配線間
の容量を増加させないようにすることを目的とし、 オーミック電極部分を開口した絶縁膜上の全面に、配線
金属膜を被着して前記オーミック電極窓を埋め、オーミ
ック電極と該配線金属とを接続する工程と、 次いで、前記絶縁膜上に被着した配線金属膜を斜め方向
からイオンミリングして除去し、前記オーミック電極窓
にのみ配線金属膜を残存させる工程と、 次いで、前記オーミック電極部分および配線部分を開口
したマスクパターンを形成し、選択的に配線金属膜を鍍
金して、前記オーミック電極に接続する配線を形成する
工程とが含まれてなることを特徴とする特 ［産業上の利用分野］ 本発明は半導体装置の製造方法のうち、特に、化合物半
導体デバイスに設ける多層配線電極の形成方法に関する
。
最近、ＨＥＭＴ （高電子移動度トランジスタ）。
ＨＥＴ （ホットニレクロントランジスタ）、ＨＢＴ（
ヘテロバイポーラトランジスタ）などの超高速な化合物
半導体デバイスが開発され、更に、その高集積化が検討
されているが、その際には、信頼性の高い多層配線を形
成することが極めて重要な問題となる。
ヘテロバイポーラトランジスタ）などの超高速な化合物
半導体デバイスが開発され、更に、その高集積化が検討
されているが、その際には、信頼性の高い多層配線を形
成することが極めて重要な問題となる。
［従来の技術］
ＧａＡｓなどの化合物半導体デバイスに設ける電極配線
は、デバイスがマイクロ波などの高周波用であるため、
＾Ｕ系金金属用いられている。その従来の多層配線の形
成方法を第２図（ａ）〜（ｆ）に示す工程順断面図によ
って説明する。
は、デバイスがマイクロ波などの高周波用であるため、
＾Ｕ系金金属用いられている。その従来の多層配線の形
成方法を第２図（ａ）〜（ｆ）に示す工程順断面図によ
って説明する。
第２図（ａ）参照；化合物半導体基板１に設けたオーミ
ック電極２上に化学気相成長（ＣＶ Ｄ）法によって絶
縁膜３（膜厚１μｍ程度）を被着し、フォトプロセスを
用いてレジスト膜パターン４を形成し、絶縁膜３をパタ
ーンニングして電極窓（スルーホール）を開口する。オ
ーミック電極２はＡｕ／Ｎｉ／ＡｕＧｅ （上側／中央
／下側）からなるｉ基金属電極で、絶縁膜３は例えば、
Ｓｉｇｈ （酸化シリコン） Ｊ１ｇ／Ｓｉ３Ｎ４
（窒化シリコン）膜（上層／下層）から構成した膜で
ある。
ック電極２上に化学気相成長（ＣＶ Ｄ）法によって絶
縁膜３（膜厚１μｍ程度）を被着し、フォトプロセスを
用いてレジスト膜パターン４を形成し、絶縁膜３をパタ
ーンニングして電極窓（スルーホール）を開口する。オ
ーミック電極２はＡｕ／Ｎｉ／ＡｕＧｅ （上側／中央
／下側）からなるｉ基金属電極で、絶縁膜３は例えば、
Ｓｉｇｈ （酸化シリコン） Ｊ１ｇ／Ｓｉ３Ｎ４
（窒化シリコン）膜（上層／下層）から構成した膜で
ある。
第２図（ｂｌ参照；次いで、その上面にスパッタ法によ
ってＷＳｉｘ （タングステンシリサイド）膜５（膜
厚１０００人）を被着し、その上にＴｉ （チタン）膜
６ （膜厚５０人）を蒸着し、更に、その上にＡｕ （
金）膜７ （膜厚１０００人）を蒸着した後、表面に電
極配線部分を開口したレジスト膜パターン８ （膜厚１
μｍ程度）を形成する。なお、ここに、Ｔｉ膜６は絶縁
膜３とＡｕ膜７との密着を良（するためのものである。
ってＷＳｉｘ （タングステンシリサイド）膜５（膜
厚１０００人）を被着し、その上にＴｉ （チタン）膜
６ （膜厚５０人）を蒸着し、更に、その上にＡｕ （
金）膜７ （膜厚１０００人）を蒸着した後、表面に電
極配線部分を開口したレジスト膜パターン８ （膜厚１
μｍ程度）を形成する。なお、ここに、Ｔｉ膜６は絶縁
膜３とＡｕ膜７との密着を良（するためのものである。
第２図（Ｃ）参照；次いで、全面に被着したＡｕ／Ｔｉ
／ＷＳｉｘをメツキ電極にして、配線部分にＡｕ膜９（
１μｍ程度；以下にメツキＡｕ膜と呼ぶ）を鍍金する。
／ＷＳｉｘをメツキ電極にして、配線部分にＡｕ膜９（
１μｍ程度；以下にメツキＡｕ膜と呼ぶ）を鍍金する。
第２図（ｄ）参照；次いで、レジスト膜パターン８を除
去し、更に、メツキＡｕ膜９以外に露出したＡｕ膜７．
Ｔｉ膜６．ＷＳｉｘ膜５を除去して、第１層目の配線を
完成する。
去し、更に、メツキＡｕ膜９以外に露出したＡｕ膜７．
Ｔｉ膜６．ＷＳｉｘ膜５を除去して、第１層目の配線を
完成する。
第２図ｔｅｌ参照；次いで、再びＣＶＤ法により絶縁膜
１３（層間絶縁膜）を被着し、フォトプロセスを用いて
レジスト膜パターン１４を形成し、絶縁膜１３をパター
ンニングして電極窓（スルーホール）を開口する。
１３（層間絶縁膜）を被着し、フォトプロセスを用いて
レジスト膜パターン１４を形成し、絶縁膜１３をパター
ンニングして電極窓（スルーホール）を開口する。
第２図（ｆ）参照；しかる後、上記と同様にして、Ｗ
Ｓ ｉ ｘ膜１５． Ｔｉ膜１６． Ａｕ膜１７を被着
し、更に、選択的に配線部分にメツキＡｕ膜１９を鍍金
して、第２層目の配線を完成する。
Ｓ ｉ ｘ膜１５． Ｔｉ膜１６． Ａｕ膜１７を被着
し、更に、選択的に配線部分にメツキＡｕ膜１９を鍍金
して、第２層目の配線を完成する。
以上が従来からおこなわれている２層配線の形成方法の
例である。
例である。
［発明が解決しようとする課題］
ところが、上記のような形成方法を用いて形成する場合
、２層、３層と多層配線の上層になる程、スルーホール
における段差が大きくなるために、眉間絶縁膜を被着し
、レジスト膜パターンをマスクにして電極窓を開口した
際（第２図（ｅ）工程参照）、スルーホールの底部表面
に絶縁膜が残存したり（第２図（１１りに××で示す）
、あるいは、レジスト膜が残ったりして、電極部の接続
が不完全になると云う問題が起こる。この問題はデバイ
スが微細化されて電極窓が小さくなる程、その傾向が強
くなり、また、多層配線の上層になる程、段差が激しく
なって、このようなスルーホール接続の信頼性が低下す
る。
、２層、３層と多層配線の上層になる程、スルーホール
における段差が大きくなるために、眉間絶縁膜を被着し
、レジスト膜パターンをマスクにして電極窓を開口した
際（第２図（ｅ）工程参照）、スルーホールの底部表面
に絶縁膜が残存したり（第２図（１１りに××で示す）
、あるいは、レジスト膜が残ったりして、電極部の接続
が不完全になると云う問題が起こる。この問題はデバイ
スが微細化されて電極窓が小さくなる程、その傾向が強
くなり、また、多層配線の上層になる程、段差が激しく
なって、このようなスルーホール接続の信頼性が低下す
る。
一方、この段差を緩和するために、眉間絶縁膜の膜厚を
薄くすれば絶縁膜やレジスト膜が除去され易いが、その
場合は、配線間の容量が大きくなり、デバイス特性が害
されることになり、従って、層間絶縁膜の膜厚を薄くす
ることは困難である。
薄くすれば絶縁膜やレジスト膜が除去され易いが、その
場合は、配線間の容量が大きくなり、デバイス特性が害
されることになり、従って、層間絶縁膜の膜厚を薄くす
ることは困難である。
特に、基板ｌと第１の配線間の絶縁膜３の容量はデバイ
スに直接影響するため近年の素子高速化に伴って厚膜化
される傾向にある。
スに直接影響するため近年の素子高速化に伴って厚膜化
される傾向にある。
本発明はこのような問題点を解消させ、配線間コンタク
トの信頼性を高めて、且つ、上下配線間の容量を増加さ
せないようにすることを目的とした多層配線の形成方法
を提案するものである。
トの信頼性を高めて、且つ、上下配線間の容量を増加さ
せないようにすることを目的とした多層配線の形成方法
を提案するものである。
［課題を解決するための手段］
その目的は、オーミック電極部分を開口した絶縁膜上の
全面に、配線金属膜を被着して前記オーミック電極窓を
埋め、オーミック電極と該配線金属とを接続する工程と
、 次いで、前記絶縁膜上に被着した配線金属膜を斜め方向
からイオンミリングして除去し、前記オーミック電極窓
にのみ配線金属膜を残存させる工程と、 次いで、前記オーミック電極部分および配線部分を開口
したレジストパターンを形成し、選択的に配線金属膜を
鍍金して、前記オーミック電極に接続する配線を形成す
る工程とが含まれる製造方法によって達成される。
全面に、配線金属膜を被着して前記オーミック電極窓を
埋め、オーミック電極と該配線金属とを接続する工程と
、 次いで、前記絶縁膜上に被着した配線金属膜を斜め方向
からイオンミリングして除去し、前記オーミック電極窓
にのみ配線金属膜を残存させる工程と、 次いで、前記オーミック電極部分および配線部分を開口
したレジストパターンを形成し、選択的に配線金属膜を
鍍金して、前記オーミック電極に接続する配線を形成す
る工程とが含まれる製造方法によって達成される。
［作用］
即ち、本発明は、斜め方向からのイオンミリング法を利
用して予め電極窓に配線金属膜を埋め、しかる後、従来
と同様に配線金属膜を選択的に鍍金する。
用して予め電極窓に配線金属膜を埋め、しかる後、従来
と同様に配線金属膜を選択的に鍍金する。
そうすれば、絶縁膜などの残りがなくなって、スルーホ
ールの信頼性が向上する。
ールの信頼性が向上する。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｆ）は本発明にかかる形成方法の工程
順断面図を示しており、以下に順を追って説明する。
順断面図を示しており、以下に順を追って説明する。
第１図（ａ）：従来と同様に、化合物半導体基板１のオ
ーミック電極２を含む面上にＣＶＤ法によって絶縁膜３
（膜厚１μｍ程度）を被着し、これをパターンニングし
て電極窓（スルーホール）を開口した後、その上面にス
パッタ法によってＷ Ｓ ｉ ｘ ”膜２１（膜厚１
０００人）を被着し、その上にＴｉ篩膜２（膜厚５０人
）を蒸着し、更に、その上に蒸着法によってＡｕ膜２３
を被着する。１膜２３の膜厚はスルーホールの高さとほ
ぼ同じ高さ、例えば、０．７〜１．１μｍの高さに被着
する。
ーミック電極２を含む面上にＣＶＤ法によって絶縁膜３
（膜厚１μｍ程度）を被着し、これをパターンニングし
て電極窓（スルーホール）を開口した後、その上面にス
パッタ法によってＷ Ｓ ｉ ｘ ”膜２１（膜厚１
０００人）を被着し、その上にＴｉ篩膜２（膜厚５０人
）を蒸着し、更に、その上に蒸着法によってＡｕ膜２３
を被着する。１膜２３の膜厚はスルーホールの高さとほ
ぼ同じ高さ、例えば、０．７〜１．１μｍの高さに被着
する。
第１図（ｂ）二次いで、斜め方向（例えば、斜角度４０
°の方向）の両方向からアルゴン（Ａｒ）イオンを照射
するイオンミリング法によって、Ａｕ膜２３゜Ｔｉ篩膜
２を除去する。このとき、ＷＳｉｘ膜２１が露出すれば
表面の色が変化するために、それをイオンミリングの終
点にする。なお、照射角度はスルーホールのアスペクト
比（縦横比）によって変化させるもので、かくして、ス
ルーホール内部のみＡｕ膜２３を埋める。
°の方向）の両方向からアルゴン（Ａｒ）イオンを照射
するイオンミリング法によって、Ａｕ膜２３゜Ｔｉ篩膜
２を除去する。このとき、ＷＳｉｘ膜２１が露出すれば
表面の色が変化するために、それをイオンミリングの終
点にする。なお、照射角度はスルーホールのアスペクト
比（縦横比）によって変化させるもので、かくして、ス
ルーホール内部のみＡｕ膜２３を埋める。
第１図（Ｃ）：次いで、更に、その上面に続けてＴｉ篩
膜４（膜厚５０人） 、 Ａｕ膜２５（膜厚１０００人
） 、 Ｔｉ篩膜６（膜厚５０人）を蒸着する。ここに
、Ｔｉ篩膜６はレジスト膜との密着を良くするために介
在させる膜である。
膜４（膜厚５０人） 、 Ａｕ膜２５（膜厚１０００人
） 、 Ｔｉ篩膜６（膜厚５０人）を蒸着する。ここに
、Ｔｉ篩膜６はレジスト膜との密着を良くするために介
在させる膜である。
第１図（ｄ）二次いで、電極配線部分を開口したレジス
ト膜パターン２７（膜厚１μｍ程度；マスクパターン）
）を形成し、開口した部分のＴｉ篩膜６をＣＦ４＋０２
ガスを用いたドライエツチングによって除去した後、全
面に被着したＴ ｉ ／ Ａ ｕ ／ Ｔ ｉ ／ Ｗ
Ｓ ｉ×をメツキ電極にして、電極配線部分にメツキ
Ａｕ膜２８ （０，６〜０．８μｍ程度）を鍍金する。
ト膜パターン２７（膜厚１μｍ程度；マスクパターン）
）を形成し、開口した部分のＴｉ篩膜６をＣＦ４＋０２
ガスを用いたドライエツチングによって除去した後、全
面に被着したＴ ｉ ／ Ａ ｕ ／ Ｔ ｉ ／ Ｗ
Ｓ ｉ×をメツキ電極にして、電極配線部分にメツキ
Ａｕ膜２８ （０，６〜０．８μｍ程度）を鍍金する。
第１図（ｅ）参照；次いで、レジスト膜パターン２７を
除去し、更に、メツキＡｕ膜２８以外に露出したＴｉ篩
膜６．へＵ膜２５． Ｔｉ篩膜４． ＷＳｉｘ膜２１を
除去して、第１層目の配線を完成する。Ｔｉ篩膜６．２
４およびＷＳｉｘ膜２１の除去はＣＦ４ ＋０２ガスを
用いたドライエツチングにより、１膜２５の除去はアル
ゴンイオンを用いたイオンミリング法によっておこなう
。
除去し、更に、メツキＡｕ膜２８以外に露出したＴｉ篩
膜６．へＵ膜２５． Ｔｉ篩膜４． ＷＳｉｘ膜２１を
除去して、第１層目の配線を完成する。Ｔｉ篩膜６．２
４およびＷＳｉｘ膜２１の除去はＣＦ４ ＋０２ガスを
用いたドライエツチングにより、１膜２５の除去はアル
ゴンイオンを用いたイオンミリング法によっておこなう
。
第１図（ｆ）参照；次いで、再びＣＶＤ法により絶縁膜
２９（層間絶縁膜）を被着し、これをフォトプロセスに
よりパターンニングして電極窓（スルーホール）を開け
る。以降は第２層目の配線を形成する。
２９（層間絶縁膜）を被着し、これをフォトプロセスに
よりパターンニングして電極窓（スルーホール）を開け
る。以降は第２層目の配線を形成する。
上記が本発明にかかる配線の形成方法で、このようにし
て、予めスルーホールをＡｕ膜２３で埋めておけば、段
差が緩和されて絶縁膜などの残りがなくなり、スルーホ
ールを用いる多層電極配線の信頼性向上に役立つ。且つ
、本発明を適用すれば、層間絶縁膜を厚くして配線間容
置を低減することもできる。
て、予めスルーホールをＡｕ膜２３で埋めておけば、段
差が緩和されて絶縁膜などの残りがなくなり、スルーホ
ールを用いる多層電極配線の信頼性向上に役立つ。且つ
、本発明を適用すれば、層間絶縁膜を厚くして配線間容
置を低減することもできる。
［発明の効果〕
以上の実施例の説明から明らかなように、本発明によれ
ば多層配線の信頼性が向上し、配線遅延も減少できて、
ＧａＡｓなど化合物半導体装置の高集積化、高性能化に
大きく貢献するものである。
ば多層配線の信頼性が向上し、配線遅延も減少できて、
ＧａＡｓなど化合物半導体装置の高集積化、高性能化に
大きく貢献するものである。
第１図（ａ）〜（ｆ）は本発明にかかる多層配線の形成
方法の工程順断面図、 第２図は［ａ）〜（ｆ）は従来の多層配線の形成方法の
工程順断面図である。 図において、 ｌは化合物半導体基板、 ２はオーミック電極、 ３、１３．２９は絶縁膜、 ４、 ８．１４．２７はレジスト膜パターン、５、１５
．２１はＷ Ｓ ｉχ膜、 ６、 １６．２２．２４．２６はＴｉ膜、７、１７．２
３．２５はＡｕ膜、 ９．２８はメツキ八ＵＮ 第 ２ 図（ブの１） 第２図（イ／１２）
方法の工程順断面図、 第２図は［ａ）〜（ｆ）は従来の多層配線の形成方法の
工程順断面図である。 図において、 ｌは化合物半導体基板、 ２はオーミック電極、 ３、１３．２９は絶縁膜、 ４、 ８．１４．２７はレジスト膜パターン、５、１５
．２１はＷ Ｓ ｉχ膜、 ６、 １６．２２．２４．２６はＴｉ膜、７、１７．２
３．２５はＡｕ膜、 ９．２８はメツキ八ＵＮ 第 ２ 図（ブの１） 第２図（イ／１２）
Claims (1)
- 【特許請求の範囲】 オーミック電極部分を開口した絶縁膜上の全面に、配
線金属膜を被着して前記オーミック電極窓を埋め、オー
ミック電極と該配線金属とを接続する工程と、 次いで、前記絶縁膜上に被着した配線金属膜を斜め方向
からイオンミリングして除去し、前記オーミック電極窓
にのみ配線金属膜を残存させる工程と、 次いで、前記オーミック電極部分および配線部分を開口
したマスクパターンを形成し、選択的に配線金属膜を鍍
金して、前記オーミック電極に接続する配線を形成する
工程とが含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3665788A JPH01211948A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3665788A JPH01211948A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211948A true JPH01211948A (ja) | 1989-08-25 |
Family
ID=12475929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3665788A Pending JPH01211948A (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
| JP2006005351A (ja) * | 2004-06-17 | 2006-01-05 | Sharp Corp | メッキ法による金属パターン形成方法 |
-
1988
- 1988-02-18 JP JP3665788A patent/JPH01211948A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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