JPH03270234A - 半導体装置の製造法方 - Google Patents
半導体装置の製造法方Info
- Publication number
- JPH03270234A JPH03270234A JP7145290A JP7145290A JPH03270234A JP H03270234 A JPH03270234 A JP H03270234A JP 7145290 A JP7145290 A JP 7145290A JP 7145290 A JP7145290 A JP 7145290A JP H03270234 A JPH03270234 A JP H03270234A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hole
- metal film
- plated
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000001020 plasma etching Methods 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 238000001947 vapour-phase growth Methods 0.000 claims abstract description 6
- 238000007747 plating Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 abstract description 8
- 238000005530 etching Methods 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 103
- 239000007789 gas Substances 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
多層配線を有する半導体デバイスの配線形成方法に関し
、 スルーホール内の空孔をなくして、配線間コンタクトの
信頼性を高めることを目的とし、導電層表面のスルーホ
ールを含む絶縁膜上に金属膜を被着して、次に、気相成
長によるスペーサ膜を戒長し、更に、該スペーサ膜をリ
アクティブイオンエツチングして前記スルーホールの側
壁のみに残存させる工程と、 次いで、全面に第１メッキ金属膜を被着し、次に、遮蔽
マスクを前記スルーホールの内部上面のみに被覆して、
他の第１メッキ金属膜を除去する工程と、 次いで、前記遮蔽マスクを除去して前記スルーホール内
部の第１メッキ金属膜を露出させる工程と、次いで、前
記スルーホール部分を開口したレジスト膜マスクを形成
し、□選択的にスルーホール部分に第２メッキ金属膜を
鍍金する工程とが含まれてなることを特徴とする。
、 スルーホール内の空孔をなくして、配線間コンタクトの
信頼性を高めることを目的とし、導電層表面のスルーホ
ールを含む絶縁膜上に金属膜を被着して、次に、気相成
長によるスペーサ膜を戒長し、更に、該スペーサ膜をリ
アクティブイオンエツチングして前記スルーホールの側
壁のみに残存させる工程と、 次いで、全面に第１メッキ金属膜を被着し、次に、遮蔽
マスクを前記スルーホールの内部上面のみに被覆して、
他の第１メッキ金属膜を除去する工程と、 次いで、前記遮蔽マスクを除去して前記スルーホール内
部の第１メッキ金属膜を露出させる工程と、次いで、前
記スルーホール部分を開口したレジスト膜マスクを形成
し、□選択的にスルーホール部分に第２メッキ金属膜を
鍍金する工程とが含まれてなることを特徴とする。
本発明は半導体装置の製造方法のうち、特に多層配線を
有する半導体デバイスの配線形成方法に関する。
有する半導体デバイスの配線形成方法に関する。
近年、半導体デバイスが高集積化、微細化され、その上
面に形成する多層配線を上下に接続するスルーホールも
微細化されて、スルーホールによる配線接続の信頼性向
上が重要な課題となってきている。
面に形成する多層配線を上下に接続するスルーホールも
微細化されて、スルーホールによる配線接続の信頼性向
上が重要な課題となってきている。
ＨＢＴ （ヘテロバイポーラトランジスタ）などの超高
速な化合物半導体デバイスが開発され、更に、その高集
積化が検討されているが、そのようなＧａＡｓなどから
なる化合物半導体デバイスに設ける電極配線は、デバイ
スがマイクロ波などの高周波用であるため、Ａｕ系金属
が用いられている。
速な化合物半導体デバイスが開発され、更に、その高集
積化が検討されているが、そのようなＧａＡｓなどから
なる化合物半導体デバイスに設ける電極配線は、デバイ
スがマイクロ波などの高周波用であるため、Ａｕ系金属
が用いられている。
そのスルーホール（ｔｈｏｕｇｈ ｈｏｌｅ ；電極
窓）部分を含む従来の配線形成方法を第２図（ａ）〜（
ｄ）に示す工程順断面図によって説明する。
窓）部分を含む従来の配線形成方法を第２図（ａ）〜（
ｄ）に示す工程順断面図によって説明する。
第２図（ａ）参照；化合物半導体基板１に設けた下層配
線２上に化学気相成長（ＣＶＤ）法によって絶縁膜３（
膜厚１μｍ程度）を被着し、フォトプロセスを用いて絶
縁膜３をパターンニングしてスルーホールＨを開口する
。
線２上に化学気相成長（ＣＶＤ）法によって絶縁膜３（
膜厚１μｍ程度）を被着し、フォトプロセスを用いて絶
縁膜３をパターンニングしてスルーホールＨを開口する
。
第２図（ハ）参照；次いで、ＷＳｉ／Ｔｉ／Ａｕ／Ｔｉ
（下層／中央／上層）からなる複層金属膜４を連続的
にスパッタ法で膜厚１０００人（ＷＳｉ） １５０人（
Ｔｉ）／１０００大（Ａｕ） １５０人（Ｔｉ ）程度
に堆積する。なお、真空を破ることなく連続スパッタす
る場合はＷＳｉとＡｕとの間のＴｉは省いても良い。次
に、スルーホールＨ部分を露出させたレジスト膜マスク
５を形成する。
（下層／中央／上層）からなる複層金属膜４を連続的
にスパッタ法で膜厚１０００人（ＷＳｉ） １５０人（
Ｔｉ）／１０００大（Ａｕ） １５０人（Ｔｉ ）程度
に堆積する。なお、真空を破ることなく連続スパッタす
る場合はＷＳｉとＡｕとの間のＴｉは省いても良い。次
に、スルーホールＨ部分を露出させたレジスト膜マスク
５を形成する。
第２図（Ｃ）参照：次いで、複層金属膜４の最上層のＴ
ｉをＣＦ、＋Ｏｚガスを反応ガスとしたプラズマエツチ
ング法にてエツチングして除去する。なお、このエツチ
ング反応ガスとしては他にＳＦ。
ｉをＣＦ、＋Ｏｚガスを反応ガスとしたプラズマエツチ
ング法にてエツチングして除去する。なお、このエツチ
ング反応ガスとしては他にＳＦ。
やＮＦ、を用いても良いが、このＴｉはレジスト膜５と
複層金属膜４との密着を良くするためのものであるから
取り除いておく。次に、複層金属膜４をメッキ電極にし
てメッキＡｕ膜６（膜厚１μｍ程度）を露出させたスル
ーホールＨ部分に鍍金する。
複層金属膜４との密着を良くするためのものであるから
取り除いておく。次に、複層金属膜４をメッキ電極にし
てメッキＡｕ膜６（膜厚１μｍ程度）を露出させたスル
ーホールＨ部分に鍍金する。
第２図（ｄ）参照；次いで、レジスト膜マスク５を除去
し、更に、メッキＡｕ膜６以外の露出部分のＷＳｉ／
Ｔｉ／ Ａｕ／ Ｔｉからなる複層金属膜４を除去する
。
し、更に、メッキＡｕ膜６以外の露出部分のＷＳｉ／
Ｔｉ／ Ａｕ／ Ｔｉからなる複層金属膜４を除去する
。
この除去方法は、ＷＳｉとＴｉとをＣＦ、＋０２ガスに
よるプラズマエツチング法にてエツチング除去し、Ａｕ
をＡｒガスを用いたスパッタエツチング法にてエツチン
グ除去する。
よるプラズマエツチング法にてエツチング除去し、Ａｕ
をＡｒガスを用いたスパッタエツチング法にてエツチン
グ除去する。
以上が従来からおこなわれているスルーホール部分を含
む配線の形成方法の例である。
む配線の形成方法の例である。
ところが、上記のような形成方法によって形成した場合
、第２図（例えば、第２図（ｂ））に見られるように、
スパッタ法で被着した複層金属膜４がスルーホール上端
でスルーホール内側に向かってオーバーハング状に堆積
される。この現象はスパッタ法で被着した成膜の一般的
傾向である。
、第２図（例えば、第２図（ｂ））に見られるように、
スパッタ法で被着した複層金属膜４がスルーホール上端
でスルーホール内側に向かってオーバーハング状に堆積
される。この現象はスパッタ法で被着した成膜の一般的
傾向である。
このようなオーバーハング状に形成された複層金属膜の
上にメッキＡｕ膜６を鍍金すると、メッキ膜の成長が等
方向なために、第２図（Ｃ）、 （ｄ）に見られる（矢
印で示す）ように、Ａｕ膜６の内部に空孔を発生する。
上にメッキＡｕ膜６を鍍金すると、メッキ膜の成長が等
方向なために、第２図（Ｃ）、 （ｄ）に見られる（矢
印で示す）ように、Ａｕ膜６の内部に空孔を発生する。
そうすれば、このＡｕ）ｌ！６上に絶縁膜を被覆し、更
に、このスルーホールＨ上に同様にしてスルーホールを
形成して金属膜（＾Ｕ膜など）を埋め込むと、その形成
工程で熱膨張などのために空孔の内部からガスが噴出し
てスルーホール相互の接続ができなくなると云う問題が
起こる。また、スルーホールＨ上にスルーホールを形成
する場合だけではなく、スルーホールＨ上に配線を形成
する場合も同様にガスが吹き出す問題が発生する。
に、このスルーホールＨ上に同様にしてスルーホールを
形成して金属膜（＾Ｕ膜など）を埋め込むと、その形成
工程で熱膨張などのために空孔の内部からガスが噴出し
てスルーホール相互の接続ができなくなると云う問題が
起こる。また、スルーホールＨ上にスルーホールを形成
する場合だけではなく、スルーホールＨ上に配線を形成
する場合も同様にガスが吹き出す問題が発生する。
本発明はこのような問題点を解消させて、スルーホール
内の空孔をなくして、配線間コンタクト（接続）の信頼
性を高めることを目的とした配線形成方法を提案するも
のである。
内の空孔をなくして、配線間コンタクト（接続）の信頼
性を高めることを目的とした配線形成方法を提案するも
のである。
その課題は、第１図に示すように、導電層表面のスルー
ホールＨを含む絶縁膜３上に金属膜４を被着して、次に
、気相成長によるスペーサ膜１２を威長し、更に、該ス
ペーサ膜をリアクティブイオンエツチングして前記スル
ーホールの側壁のみに残存させる工程と、 次いで、全面に第１メッキ金属膜１３を被着し、次に、
遮蔽マスク１４を前記スルーホールの内部上面のみに被
覆して、他の第１メッキ金属膜を除去する工程と、 次いで、前記遮蔽マスク１４を除去して前記スルーホー
ル内部の第１メッキ金属膜１３を露出させる工程と、 次いで、前記スルーホール部分を開口したレジスト膜マ
スク１５を形成し、選択的にスルーホール部分に第２メ
ッキ金属膜１６を鍍金する工程とが含まれる形成方法に
よって解決される６ 〔作用〕 即ち、本発明は、スルーホール内の空孔をなくするため
に、スルーホールの内部側壁に気相成長膜を被着して、
次に、第１メッキ金属膜をスルーホールの内部に埋没さ
せ、その後に、第２メッキ金属膜を選択的に鍍金する。
ホールＨを含む絶縁膜３上に金属膜４を被着して、次に
、気相成長によるスペーサ膜１２を威長し、更に、該ス
ペーサ膜をリアクティブイオンエツチングして前記スル
ーホールの側壁のみに残存させる工程と、 次いで、全面に第１メッキ金属膜１３を被着し、次に、
遮蔽マスク１４を前記スルーホールの内部上面のみに被
覆して、他の第１メッキ金属膜を除去する工程と、 次いで、前記遮蔽マスク１４を除去して前記スルーホー
ル内部の第１メッキ金属膜１３を露出させる工程と、 次いで、前記スルーホール部分を開口したレジスト膜マ
スク１５を形成し、選択的にスルーホール部分に第２メ
ッキ金属膜１６を鍍金する工程とが含まれる形成方法に
よって解決される６ 〔作用〕 即ち、本発明は、スルーホール内の空孔をなくするため
に、スルーホールの内部側壁に気相成長膜を被着して、
次に、第１メッキ金属膜をスルーホールの内部に埋没さ
せ、その後に、第２メッキ金属膜を選択的に鍍金する。
そうすると、スルーホール内の空孔が埋められて、電極
配線の信頼性が向上させることができる。
配線の信頼性が向上させることができる。
以下、図面を参照して実施例によって詳細に説明すると
、第１図（ａ）〜（ロ）は本発明にかかる形成方法の工
程順断面図を示している。
、第１図（ａ）〜（ロ）は本発明にかかる形成方法の工
程順断面図を示している。
第１図（ａ）；まず、化合物半導体基板１上の下層配線
２ （導電層）を含む表面にＣＶＤ法によって絶縁膜３
（膜厚１μｍ程度）を被着し、これをパターンニングし
てスルーホールＨを開口する。次に、その上面にスパッ
タ法によってＷＳｉ／Ｔｉ／Ａｕ／Ｔｉ（下層／中央／
上層）からなる複層金属膜４を膜厚１０００人（ＷＳｉ
） １５０Ａ （Ｔｉ） ／１０００入（Ａ１１）１５
０λ（Ｔｉ）程度に被着し、次に、スパッタ法によって
Ａｕ膜１１（膜厚１０００人）を被着し、更に、その上
にプラズマ気相成長（プラズマＣＶＤ）法によって窒化
シリコン（ＳｉＮｘ）膜１２（スペーサ膜）を（膜厚１
０００〜２０００人）を被着する。この５ｉＮＸ膜工２
ば５ｉＨａとＮ Ｈ３とを反応ガスとしたプラズマＣＶ
Ｄ法によって威長させるが、ＳｉＮ、＋膜１２の代わり
に同様のＣＶＤ法によって５ｉＯｚ膜や５ｉＯＮ膜を威
長さセても良い。なお、真空を破ることなく連続スパッ
タする場合はＷＳｉとＡｕとの間のＴｉは省いても良く
、また、Ａｕ膜１１も連続して堆積する方法が望ましい
。
２ （導電層）を含む表面にＣＶＤ法によって絶縁膜３
（膜厚１μｍ程度）を被着し、これをパターンニングし
てスルーホールＨを開口する。次に、その上面にスパッ
タ法によってＷＳｉ／Ｔｉ／Ａｕ／Ｔｉ（下層／中央／
上層）からなる複層金属膜４を膜厚１０００人（ＷＳｉ
） １５０Ａ （Ｔｉ） ／１０００入（Ａ１１）１５
０λ（Ｔｉ）程度に被着し、次に、スパッタ法によって
Ａｕ膜１１（膜厚１０００人）を被着し、更に、その上
にプラズマ気相成長（プラズマＣＶＤ）法によって窒化
シリコン（ＳｉＮｘ）膜１２（スペーサ膜）を（膜厚１
０００〜２０００人）を被着する。この５ｉＮＸ膜工２
ば５ｉＨａとＮ Ｈ３とを反応ガスとしたプラズマＣＶ
Ｄ法によって威長させるが、ＳｉＮ、＋膜１２の代わり
に同様のＣＶＤ法によって５ｉＯｚ膜や５ｉＯＮ膜を威
長さセても良い。なお、真空を破ることなく連続スパッ
タする場合はＷＳｉとＡｕとの間のＴｉは省いても良く
、また、Ａｕ膜１１も連続して堆積する方法が望ましい
。
この際、スパッタ法によって被着させた膜はカバレイジ
（被覆性）が悪くてオーバーハング状に形成されるが、
ＣＶＤ法によって被着させた膜はカバレイジが良く、ス
ルーホール側壁のオーバーハング下の窪みも被覆される
。
（被覆性）が悪くてオーバーハング状に形成されるが、
ＣＶＤ法によって被着させた膜はカバレイジが良く、ス
ルーホール側壁のオーバーハング下の窪みも被覆される
。
第１図（ｂ）；次いで、上面から５ｉＮｚ膜１２をＣＦ
４、ＣＨＦ、を反応ガスとしたりアクティブイオンエツ
チング（ＲＩ Ｅ ； ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ）法にてエツチングして除去する。そうす
ると、スルーホール側壁の窪みのみにＳｉＮヶ膜１２を
残存させることができる。
４、ＣＨＦ、を反応ガスとしたりアクティブイオンエツ
チング（ＲＩ Ｅ ； ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈｉｎｇ）法にてエツチングして除去する。そうす
ると、スルーホール側壁の窪みのみにＳｉＮヶ膜１２を
残存させることができる。
第１図（Ｃ）；次いで、＾Ｕ膜１１および複層金属膜４
をメッキ電極にして第１メッキＡｕ膜１３をスルーホー
ルＨを含む全面に鍍金する。−その際、スルーホールＨ
内部に被着した第１メッキＡｕ膜とそれ以外の表面に被
着した第１メッキＡｕ膜とが接続しないように、薄い膜
厚で被着させる必要がある。
をメッキ電極にして第１メッキＡｕ膜１３をスルーホー
ルＨを含む全面に鍍金する。−その際、スルーホールＨ
内部に被着した第１メッキＡｕ膜とそれ以外の表面に被
着した第１メッキＡｕ膜とが接続しないように、薄い膜
厚で被着させる必要がある。
第１図（ｄ）；次いで、ポリイミド膜１４ （膜厚２０
００人程度形成蔽マスク）をスルーホールＨを含む全面
に塗布する。この時、ポリイミド膜の代わりに５ｉＣｈ
膜とＳＯＧ （スピンオングラス）膜とを塗布しても良
く、要するに隙間を十分に埋める膜であれば良い。
００人程度形成蔽マスク）をスルーホールＨを含む全面
に塗布する。この時、ポリイミド膜の代わりに５ｉＣｈ
膜とＳＯＧ （スピンオングラス）膜とを塗布しても良
く、要するに隙間を十分に埋める膜であれば良い。
第１図（ｅ）；次いで、酸素を用いたプラズマエツチン
グ法で表面上のポリイミド膜１４を除去し、厚く被着し
たポリイミド膜１４がスルーホール内部の第１メンキＡ
ｕ膜１３上にのみ残存するようにエツチングを制御する
。
グ法で表面上のポリイミド膜１４を除去し、厚く被着し
たポリイミド膜１４がスルーホール内部の第１メンキＡ
ｕ膜１３上にのみ残存するようにエツチングを制御する
。
第１図（ｆ）；次いで、ポリイミド膜１４で被覆された
スルーホール内部を除く表面上に露出した第１メッキＡ
ｕ膜１３およびＡｕ膜１１をＡｒガスを用いたスパッタ
エツチング法によってエツチング除去する。
スルーホール内部を除く表面上に露出した第１メッキＡ
ｕ膜１３およびＡｕ膜１１をＡｒガスを用いたスパッタ
エツチング法によってエツチング除去する。
この時、ＷＳｉ ／ Ｔｉ ／ Ａｕ ／ Ｔｉからな
る複層金属膜４の最上層のＴｉはエツチングストッパー
としての役目をすると共に、後記する次工程のレジスト
膜マスクとの密着を良くするために役立つ。
る複層金属膜４の最上層のＴｉはエツチングストッパー
としての役目をすると共に、後記する次工程のレジスト
膜マスクとの密着を良くするために役立つ。
第１図（濁：次いで、酸素プラズマエツチング法でスル
ーホール上に残存しているボリイごド膜１４を除去し、
続いて、スルーホールＨ部分を露出させたレジスト膜マ
スク１５を形成し、このレジスト膜マスク１５を保護膜
にして複層金属膜４の最上層のＴｉをＣＦ、 十ｏｚガ
スを用いたプラズマエツチング法にてエツチングして除
去する。
ーホール上に残存しているボリイごド膜１４を除去し、
続いて、スルーホールＨ部分を露出させたレジスト膜マ
スク１５を形成し、このレジスト膜マスク１５を保護膜
にして複層金属膜４の最上層のＴｉをＣＦ、 十ｏｚガ
スを用いたプラズマエツチング法にてエツチングして除
去する。
第１図（ロ）；引き続き、レジスト膜マスク１５を保護
膜にし、複層金属膜４をメッキ電極にして第１メンキ＾
Ｕ膜１３部分を露出させたスルーホールＨ部分に第２メ
ッキＡｕ膜１６を鍍金する。次に、レジスト膜マスク１
５を除去して、第２メッキＡｕ膜１６以外の部分に露出
しているＷ Ｓ ｉ ／ Ｔ ｉ ／ Ａ ｕ ／ Ｔ
ｉからなる複層金属膜４を除去する。その除去方法は
Ｗ Ｓ ｉとＴｉとをＣＦ、＋Ｏ□ガスによるプラズマ
エツチング法、ＡｕをＡｒガスを用いたスパッタエツチ
ング法で除去する。
膜にし、複層金属膜４をメッキ電極にして第１メンキ＾
Ｕ膜１３部分を露出させたスルーホールＨ部分に第２メ
ッキＡｕ膜１６を鍍金する。次に、レジスト膜マスク１
５を除去して、第２メッキＡｕ膜１６以外の部分に露出
しているＷ Ｓ ｉ ／ Ｔ ｉ ／ Ａ ｕ ／ Ｔ
ｉからなる複層金属膜４を除去する。その除去方法は
Ｗ Ｓ ｉとＴｉとをＣＦ、＋Ｏ□ガスによるプラズマ
エツチング法、ＡｕをＡｒガスを用いたスパッタエツチ
ング法で除去する。
上記が本発明にかかる配線の形成方法であり、このよう
に、予めスルーホールを５ｉＮＸ膜１２（気相成長膜）
および第１メッキ＾Ｕ膜１３で埋めておけば空孔が発生
せず、スルーホールを含む多層電極配線を高信頼化させ
ることができる。
に、予めスルーホールを５ｉＮＸ膜１２（気相成長膜）
および第１メッキ＾Ｕ膜１３で埋めておけば空孔が発生
せず、スルーホールを含む多層電極配線を高信頼化させ
ることができる。
なお、アスペクト比の大きいスルーホールの場合には、
上記第１図（Ｃ）〜第工図（ｆ）に説明した工程を繰り
返えしておこなって、第２．第３のメッキＡｕ膜を鍍金
する必要がある。また、ポリイミド膜の代わりに５１０
ｇ膜とＳＯＧ膜とを塗布した場合は、酸素プラズマエツ
チング法の代わりにＣＦ。
上記第１図（Ｃ）〜第工図（ｆ）に説明した工程を繰り
返えしておこなって、第２．第３のメッキＡｕ膜を鍍金
する必要がある。また、ポリイミド膜の代わりに５１０
ｇ膜とＳＯＧ膜とを塗布した場合は、酸素プラズマエツ
チング法の代わりにＣＦ。
、ＣＨＦｚを反応ガスとしたプラズマエツチング法でエ
ツチングするが、その時、複層金属膜４の最上層のＴ１
がエツチングされるためにその点に留意して、例えば、
Ｔｉの再被着工程も必要になる。
ツチングするが、その時、複層金属膜４の最上層のＴ１
がエツチングされるためにその点に留意して、例えば、
Ｔｉの再被着工程も必要になる。
且つ、上記例はスルーホールのみに着目した形成方法で
説明しているが、このスルーホールＦｌ没工程を含んで
上層配線を同時に形成する形成方法も同様になる。
説明しているが、このスルーホールＦｌ没工程を含んで
上層配線を同時に形成する形成方法も同様になる。
更に、本発明はシリコン半導体などにおけるＡｕバンプ
などのハンプ電極の形成方法にも適用できるものである
。
などのハンプ電極の形成方法にも適用できるものである
。
以上の実施例の説明から明らかなように、本発明によれ
ばスルーホール内部に空孔が発生せず、スルーホールを
含む多層配線の信頼性が向上して、半導体デバイスの高
信頼化に大きく貢献するものである。
ばスルーホール内部に空孔が発生せず、スルーホールを
含む多層配線の信頼性が向上して、半導体デバイスの高
信頼化に大きく貢献するものである。
第１図（ａ）〜（ロ）は本発明にかかる配線形成方法の
工程順断面図、 第２図は（ａ）〜（ｄ）は従来の配線形成方法の工程順
断面図である。 図において、 １は化合物半導体基板、 ２は下層配線（導電層）、 ３は絶縁膜、 ４はＷ Ｓ ｉ ／ Ｔ ｉ ／ Ａ ｕ ／ Ｔ ｉ
からなる複層金属膜（金属膜）、 ５．１５はレジスト膜マスク、 ６はメッキＡｕＷｊ！、 １１はＡｕ膜、 １２は５ｉＮ）＋膜（スペーサ膜）、 １３は第１メッキＡｕ膜（第１メッキ金属膜）、１４は
ポリイミド膜（遮蔽マスク）、 １６は第２メッキＡｕ膜（第２メッキ金属膜）を示して
いる。 第 １ １１Ｃキ／＋１） 第 図 （セｅ２）
工程順断面図、 第２図は（ａ）〜（ｄ）は従来の配線形成方法の工程順
断面図である。 図において、 １は化合物半導体基板、 ２は下層配線（導電層）、 ３は絶縁膜、 ４はＷ Ｓ ｉ ／ Ｔ ｉ ／ Ａ ｕ ／ Ｔ ｉ
からなる複層金属膜（金属膜）、 ５．１５はレジスト膜マスク、 ６はメッキＡｕＷｊ！、 １１はＡｕ膜、 １２は５ｉＮ）＋膜（スペーサ膜）、 １３は第１メッキＡｕ膜（第１メッキ金属膜）、１４は
ポリイミド膜（遮蔽マスク）、 １６は第２メッキＡｕ膜（第２メッキ金属膜）を示して
いる。 第 １ １１Ｃキ／＋１） 第 図 （セｅ２）
Claims (1)
- 【特許請求の範囲】 導電層表面のスルーホールを含む絶縁膜上に金属膜を
被着して、次に、気相成長によるスペーサ膜を成長し、
更に、該スペーサ膜をリアクティブイオンエッチングし
て前記スルーホールの側壁のみに残存させる工程と、 次いで、全面に第１メッキ金属膜を被着し、次に、遮蔽
マスクを前記スルーホールの内部上面のみに被覆して、
他の第１メッキ金属膜を除去する工程と、 次いで、前記遮蔽マスクを除去して前記スルーホール内
部の第１メッキ金属膜を露出させる工程と、次いで、前
記スルーホール部分を開口したレジスト膜マスクを形成
し、選択的にスルーホール部分に第２メッキ金属膜を鍍
金する工程とが含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7145290A JPH03270234A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造法方 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7145290A JPH03270234A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造法方 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270234A true JPH03270234A (ja) | 1991-12-02 |
Family
ID=13460973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7145290A Pending JPH03270234A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造法方 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270234A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290734A (en) * | 1991-06-04 | 1994-03-01 | Vlsi Technology, Inc. | Method for making anti-fuse structures |
| KR20010091913A (ko) * | 2000-03-16 | 2001-10-23 | 포만 제프리 엘 | 집적 회로 소자의 차폐된 상호 접속부 |
-
1990
- 1990-03-20 JP JP7145290A patent/JPH03270234A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5290734A (en) * | 1991-06-04 | 1994-03-01 | Vlsi Technology, Inc. | Method for making anti-fuse structures |
| KR20010091913A (ko) * | 2000-03-16 | 2001-10-23 | 포만 제프리 엘 | 집적 회로 소자의 차폐된 상호 접속부 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2564474B2 (ja) | 深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層 | |
| US5310695A (en) | Interconnect structure in semiconductor device and method for making the same | |
| JPH04229618A (ja) | 集積回路デバイスの接点及びその形成方法 | |
| JP3202657B2 (ja) | 半導体装置の製造方法 | |
| JPH03270234A (ja) | 半導体装置の製造法方 | |
| JPH1041389A (ja) | 半導体装置の製造方法 | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH0394451A (ja) | 半導体装置の配線構造 | |
| US6309963B1 (en) | Method for manufacturing semiconductor device | |
| JPH03248429A (ja) | 半導体装置の製造方法 | |
| JPH053215A (ja) | 半導体装置の製造方法 | |
| JPH0536839A (ja) | 半導体装置の製造方法 | |
| JPH09321141A (ja) | 半導体装置の製造方法 | |
| JP2753098B2 (ja) | 半導体装置の製造方法 | |
| JPH03209828A (ja) | 多層構造半導体装置の製造方法 | |
| JPH01211948A (ja) | 半導体装置の製造方法 | |
| JPH06177255A (ja) | 半導体集積回路装置の製造方法 | |
| JPS62261153A (ja) | 半導体装置の製造方法 | |
| JPH0570938B2 (ja) | ||
| JPH05259132A (ja) | 半導体装置の製造方法 | |
| JPH0629240A (ja) | 半導体装置並びにその製造方法 | |
| JPH04207054A (ja) | 半導体装置の製造方法 | |
| JPH0260058B2 (ja) | ||
| JP2000277522A (ja) | 半導体装置とその製造方法 | |
| JPH09172069A (ja) | 金属薄膜形成方法 |