JPH03209828A - 多層構造半導体装置の製造方法 - Google Patents

多層構造半導体装置の製造方法

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JPH03209828A
JPH03209828A JP550890A JP550890A JPH03209828A JP H03209828 A JPH03209828 A JP H03209828A JP 550890 A JP550890 A JP 550890A JP 550890 A JP550890 A JP 550890A JP H03209828 A JPH03209828 A JP H03209828A
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insulating film
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Noriaki Oda
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野〕 本発明はポリイミド系有機絶縁膜を層間絶縁膜とする多
層配線構造半導体装置に関するものである。
〔従来の技術〕
従来技術による多層配線構造半導体装置について、第2
図(a>、(b)、第3図を参照して説明する。
はじめに第2図(a)に示すように、拡散層が形成され
たシリコン基板1の表面に下層配線2を形成し、ポリイ
ミドからなる有機塗布膜3を回転塗布し、フォトレジス
ト4を形成する。
つぎにプラズマエツチングによりCF4+H2+N2の
混合ガスを用いて底部に向って徐々に狭まる開口部6を
形成する。
このあと第2図(b)に示すように、上層配線8を形成
する。
従来技術によるもう一つの構造は、第3図に示すように
、有機系塗布膜3の表面にマスクとなる窒化シリコン膜
などからなる無機系絶縁膜5を堆積してからフォトレジ
スト4をパターニングする。
つぎにRIE法によりCF 4+ 82 + N 2の
混合ガスを用いて無機系絶縁膜5をエツチングしてから
、SF6  (50%以下)+02カスに切り替えて有
機塗布膜3をエツチングすると、切り立ったシャープな
開口部6が得られる。
〔発明が解決しようとする課題〕
従来技術による多層配線構造においては、層間絶縁膜と
して、ポリイミド系有機塗布膜が用いられている。
上層配線形成時において、選択CVD法でW(タングス
テン)を埋め込んだり、スパッタによりA、&−8i−
Cu配線金属を堆積する工程で、有機塗布膜のスルーホ
ール内壁から気化した水分などがこれらの金属や材料ガ
スと反応して、上層配線の密着性が悪くなり、抵抗が大
きくなったり、オープンになったり、信頼度が劣化する
原因になっていた。
またスルーホール開口の最小径は、フォトリソグラフィ
の最小寸法と同しか、それ以上に大きくなるので、高速
化、高密度化のためのパターンの微細化に限度がある。
〔課題を解決するための手段〕
3 本発明の多層配線構造は、スルーホールを開口したポリ
イミド系有機塗布膜を層間絶縁膜として上層配線と下層
配線とが接続され、スルーホールが底部に向って狭まる
階段型の形状をもち、スパッタ法またはプラズマCVD
法で形成された窒化シリコン膜または酸化窒化シリコン
膜からなる側壁で被覆されているものである。
〔実施例〕
本発明の一実施例について、第1図(a>〜(i)を参
照して説明する。
はじめに第1図(a)に示すように、下層配線2が形成
されたシリコン基板1の表面に、下層配線の上で厚さが
1μmになるポリイミド系の有機塗布膜3を回転塗布し
、250℃、30分と、400℃、1時間のキュアを行
なったのち、スパッタ法またはプラズマCVD法により
窒化シリコン膜または酸化窒化シリコン膜からなる無機
系絶縁膜5を堆積する。
つぎにフォトレジスト4をパターニングし、RIE法に
よりCF 4 + 82 十N 2の混合ガスを用いて
無機系絶縁膜5をエツチングしてから、SF6  (5
0%以下)+02ガスに切り替えて有機塗布M3を深さ
約0.2μmだけエツチングする。
つぎに第1図(b)に示すように、フォトレジスト4を
除去してから、全面に無機系絶縁膜5を堆積する。
つぎに第1図(c)に示すように、RIE法で無機系絶
縁膜7をエツチングして側壁7を残す。
つぎに第1図(d)に示すように、R,IE法で有機塗
布膜3を深さ約0.2μmだけエツチングする。
つぎに第1図(e)に示すように、無機系絶縁膜5を堆
積する。
つぎにRIE法で無機系絶縁膜5をエツチングしく第1
図(fil無機系絶縁膜5を堆積する工程を3回繰り返
して、第1図(g)、第1図(h)を経て開口部7が、
底部に向って狭まる階段型の形状のスルーホールが完成
する。
つぎに第1図(i)に示すように、上層配線85 を形成して2層配線が完成する。
〔発明の効果〕
ポリイミド系有機塗布膜からなるスルーホールの内壁が
、スパッタ法またはプラズマCVD法で形成された無機
系絶縁膜(窒化シリコン膜または酸化窒化シリコン膜)
からなる側壁で被覆されているので、上層配線形成時に
おいて、選択CVD法でW(タングステン)を埋め込ん
だり、スパッタによりAβ−8i−Cu配線金属を堆積
する工程で、有機塗布膜のスルーホール内壁から気化し
た水分などがこれらの配線金属やその材料ガスと反応し
て、上層配線の密着性が悪くなり、抵抗が大きくなった
り、オープンになったりする問題が解決されたので、ス
ルーホール電極構造の信頼度が著しく向上した。
またスルーホールの上部形状がフォトレジストパターン
によって決定され、下部に向って狭まる階段型の形状に
なっているため、下部の開口径をパターニング時(上部
)の最小寸法の数分の−にまで縮小することが可能にな
った。
さらに無機系絶縁膜からなる側壁で被覆された有機塗布
膜のスルーホールが、上部から下部に向って階段状に狭
まる開口を形成しているため、内壁から気化した水分の
排出を完全に防御する効果がある。
【図面の簡単な説明】
第1図(a)〜(i)は本発明の一実施例を示す断面図
、第2図(a)、(b)、第3図は従来技術を示す断面
図。 1・・・シリコン基板、2・・・下層配線、3・・・有
機塗布膜、4・・・フォトレジスト、5・・・無機系絶
縁膜、6・・・開口部、7・・・側壁、8・・・上層配
線。

Claims (1)

    【特許請求の範囲】
  1. スルーホールを形成したポリイミド系有機塗布膜を層間
    絶縁膜として上層配線と下層配線とが接続されている多
    層配線構造半導体装置において、前記スルーホールが底
    部に向って狭まる階段型の形状で、スパッタ法またはプ
    ラズマCVD法で形成された窒化シリコン膜または酸化
    窒化シリコン膜からなる側壁で被覆されていることを特
    徴とする半導体装置の製造方法。
JP550890A 1990-01-12 1990-01-12 多層構造半導体装置の製造方法 Expired - Fee Related JP2940041B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193126A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置及びその製造方法
US6633082B1 (en) 1997-05-30 2003-10-14 Nec Corporation Semiconductor device and method for manufacturing the semiconductor device
US7375007B2 (en) 2004-01-09 2008-05-20 Seiko Epson Corporation Method of manufacturing a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193126A (ja) * 1993-12-27 1995-07-28 Nec Corp 半導体装置及びその製造方法
US6633082B1 (en) 1997-05-30 2003-10-14 Nec Corporation Semiconductor device and method for manufacturing the semiconductor device
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