JP2564474B2 - 深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層 - Google Patents
深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層Info
- Publication number
- JP2564474B2 JP2564474B2 JP6517073A JP51707394A JP2564474B2 JP 2564474 B2 JP2564474 B2 JP 2564474B2 JP 6517073 A JP6517073 A JP 6517073A JP 51707394 A JP51707394 A JP 51707394A JP 2564474 B2 JP2564474 B2 JP 2564474B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- opening
- dielectric
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/164—Three dimensional processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/973—Substrate orientation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、一般的には集積回路製造技術に関し、特
に、三次元集積回路アセンブリーの製造技術に関する。
に、三次元集積回路アセンブリーの製造技術に関する。
〔発明の背景〕 多チップモジュールのような三次元集積回路アセンブ
リーの製造においては、二つの活性回路層の間に配線層
が配置されて、単一の電源経路指定機能（power routin
g functions）が与えられる。その結果、二つの配線層
の主表面の間を垂直に信号および電力トレースを運ぶた
めに、導電性のビア又はフィードスルーが必要とされ
る。
リーの製造においては、二つの活性回路層の間に配線層
が配置されて、単一の電源経路指定機能（power routin
g functions）が与えられる。その結果、二つの配線層
の主表面の間を垂直に信号および電力トレースを運ぶた
めに、導電性のビア又はフィードスルーが必要とされ
る。
多くの応用のために、配線層は比較的薄い（略10〜50
μｍ）シリコン層を具備しており、該シリコン層は加工
されて、フィードスルーが必要とされる部位に、該層を
貫通する開口部が形成される。引き続くメタライゼーシ
ョン工程において、適切な金属が該開口部内に蒸着さ
れ、シリコン層の片面から他面への導電性接続が与えら
れる。
μｍ）シリコン層を具備しており、該シリコン層は加工
されて、フィードスルーが必要とされる部位に、該層を
貫通する開口部が形成される。引き続くメタライゼーシ
ョン工程において、適切な金属が該開口部内に蒸着さ
れ、シリコン層の片面から他面への導電性接続が与えら
れる。
しかしながら、二つの表面の間に高品質かつ低抵抗の
接続を得ようとすると、しばしば困難な問題に遭遇す
る。この問題の一部は、垂直プロファイルのシリコン溝
を形成するための従来のエッチングプロセス、例えば、
フィードスルー開口部を形成するために用いる反応性イ
オンエッチングに起因する。かなりの深さ（典型的には
10〜50μｍ）に亘ってメタライゼーション蒸着を施さな
ければならないことと、開口部側壁が本質的に垂直であ
ることとが相俟って、開口部内の金属膜厚およびカバレ
ッジの変化をもたらす。これによって、最適な電気抵抗
および信頼性よりも劣った、電気的接続が形成されてし
まう。
接続を得ようとすると、しばしば困難な問題に遭遇す
る。この問題の一部は、垂直プロファイルのシリコン溝
を形成するための従来のエッチングプロセス、例えば、
フィードスルー開口部を形成するために用いる反応性イ
オンエッチングに起因する。かなりの深さ（典型的には
10〜50μｍ）に亘ってメタライゼーション蒸着を施さな
ければならないことと、開口部側壁が本質的に垂直であ
ることとが相俟って、開口部内の金属膜厚およびカバレ
ッジの変化をもたらす。これによって、最適な電気抵抗
および信頼性よりも劣った、電気的接続が形成されてし
まう。
従って、本発明の一つの目的は、半導体材料内に、信
頼性のある低抵抗の電気的フィードスルーの形成方法を
提供することである。
頼性のある低抵抗の電気的フィードスルーの形成方法を
提供することである。
本発明の更なる目的は、多チップ・モジュールで用い
るのに適しており、また低抵抗かつ高信頼性のフィード
スルーを含んだ電気的配線層の形成方法を提供すること
である。
るのに適しており、また低抵抗かつ高信頼性のフィード
スルーを含んだ電気的配線層の形成方法を提供すること
である。
本発明の更に別の目的は、フィードスルーを有する電
気的シリコン配線層であって、そのフィードスルーが、
接触金属のステップカバレッジを改善するために内側に
傾斜した側壁を有しているシリコン配線層を提供するこ
とである。
気的シリコン配線層であって、そのフィードスルーが、
接触金属のステップカバレッジを改善するために内側に
傾斜した側壁を有しているシリコン配線層を提供するこ
とである。
三次元集積回路の垂直層の間で電気信号および電力を
移動させる配線層および該配線層の製造方法によって、
上記の問題および他の問題は克服され、また本発明の目
的が達成される。この電気的配線層の重要な特徴は、配
線層が一面から他面に信号ラインおよび電力を送るフィ
ードスルーにある。本発明に従って製造されるこのフィ
ードスルーは、以下に述べるものを含めて多くの利点を
有している。
移動させる配線層および該配線層の製造方法によって、
上記の問題および他の問題は克服され、また本発明の目
的が達成される。この電気的配線層の重要な特徴は、配
線層が一面から他面に信号ラインおよび電力を送るフィ
ードスルーにある。本発明に従って製造されるこのフィ
ードスルーは、以下に述べるものを含めて多くの利点を
有している。
第一に、この方法は現存の標準的なウエハー加工プロ
セスを用いるので、大量生産（high volume manufactur
ing）が容易である。
セスを用いるので、大量生産（high volume manufactur
ing）が容易である。
第二に、標準的なメタライゼーションを用いているに
もかかわらず、このフィードスルーは活性回路層間にお
ける信号または電力の低抵抗経路を与える。
もかかわらず、このフィードスルーは活性回路層間にお
ける信号または電力の低抵抗経路を与える。
第三に、このフィードスルーは、絶縁材料として熱的
に成長され又は滞積された二酸化シリコンを用いること
によって、優れた電気的分離を与える。
に成長され又は滞積された二酸化シリコンを用いること
によって、優れた電気的分離を与える。
第四に、均一に傾斜したプロファイルによって、深い
（50μｍ）フィードスルー内であっても、高導電性およ
び高信頼性を得るための金属の優れたステップカバレッ
ジが与えられる。
（50μｍ）フィードスルー内であっても、高導電性およ
び高信頼性を得るための金属の優れたステップカバレッ
ジが与えられる。
第五に、本発明の方法によって達成される寸法制御性
は、フィードスルーを、裏面ウエハー・フォトリソグラ
フィー・アラインメント・ターゲットに用いることを可
能とする。
は、フィードスルーを、裏面ウエハー・フォトリソグラ
フィー・アラインメント・ターゲットに用いることを可
能とする。
本発明に従えば、二つの活性回路層の間に配置するた
めの配線層が提供される。この配線層は、第一表面およ
び第二表面（第一表面の反対側）を有するシリコン層を
含んでいる。第一誘電体層が前記第一表面を覆って配置
され、第二誘電体層が前記第二表面を覆って配置され
る。配線層には、前記シリコン層を貫通する開口部内に
形成された少なくとも一つの導電性フィードスルーを含
んでいる。この開口部は、誘電体材料および頂面コンタ
クトを形成する導電性材料でコーティングされた側壁を
有している。第二コンタクトは、基板を除去した後に、
前記シリコン層の裏面から形成される。
めの配線層が提供される。この配線層は、第一表面およ
び第二表面（第一表面の反対側）を有するシリコン層を
含んでいる。第一誘電体層が前記第一表面を覆って配置
され、第二誘電体層が前記第二表面を覆って配置され
る。配線層には、前記シリコン層を貫通する開口部内に
形成された少なくとも一つの導電性フィードスルーを含
んでいる。この開口部は、誘電体材料および頂面コンタ
クトを形成する導電性材料でコーティングされた側壁を
有している。第二コンタクトは、基板を除去した後に、
前記シリコン層の裏面から形成される。
本発明に従えば、前記側壁は、前記開口部の面積が前
記シリコン層の第二表面でよりも前記第一表面でより大
きくなるような傾斜を有しており、これによってコンタ
クト金属のステップカバレッジが改善される。
記シリコン層の第二表面でよりも前記第一表面でより大
きくなるような傾斜を有しており、これによってコンタ
クト金属のステップカバレッジが改善される。
本発明の現在の好ましい実施例においては、前記シリ
コン層は＜100＞シリコンからなり、略10μｍ〜略50μ
ｍの厚さを有している。前記開口部は、この＜100＞シ
リコン層をKOHでエッチングして形成され、略54.7度で
内則に傾斜した側壁プロファイルが与えられる。前記第
一誘電体層および第二誘電体層、並びに前記誘電体コー
ティング材料は、全て二酸化シリコンからなっている。
コン層は＜100＞シリコンからなり、略10μｍ〜略50μ
ｍの厚さを有している。前記開口部は、この＜100＞シ
リコン層をKOHでエッチングして形成され、略54.7度で
内則に傾斜した側壁プロファイルが与えられる。前記第
一誘電体層および第二誘電体層、並びに前記誘電体コー
ティング材料は、全て二酸化シリコンからなっている。
前記シリコン層は、基板、接合酸化物層およびシリコ
ン層を含む接合シリコン構造から得られる。このシリコ
ン層の頂面加工を終了した後に、基板を除去することに
より、前記シリコン層の底面加工が可能になる。
ン層を含む接合シリコン構造から得られる。このシリコ
ン層の頂面加工を終了した後に、基板を除去することに
より、前記シリコン層の底面加工が可能になる。
本発明の上記特徴および他の特徴は、発明添付の図面
を参照し、後述の発明の詳細な記述を読むことによって
更に明確に理解されるであろう。ここで、 図1a〜1dの夫々は、本発明の方法を示す配線層の断面
図（実寸法ではない）である。
を参照し、後述の発明の詳細な記述を読むことによって
更に明確に理解されるであろう。ここで、 図1a〜1dの夫々は、本発明の方法を示す配線層の断面
図（実寸法ではない）である。
図２は、二つの活性回路層の間に配置された配線層を
示す断面図（実寸法ではない）である。
示す断面図（実寸法ではない）である。
電気的配線層、特にそのフィードスルーを製造する現
在の好ましい方法を、図1a〜1dを参照して説明する。シ
リコン基板10、接合酸化物層12および重層された＜100
＞シリコン膜層14を含む接合シリコン構造体１につい
て、加工が開始される。一例を挙げれば、シリコン基板
10の厚さは略500μｍ、SiO2誘電体層12の厚さは略10,00
0オングストローム、シリコン膜層14の厚さは略10〜50
μｍである。これら特徴を有する接合シリコン構造体
は、商業的に入手可能であるか、或いは公知の技術を用
いて製造することができる。
在の好ましい方法を、図1a〜1dを参照して説明する。シ
リコン基板10、接合酸化物層12および重層された＜100
＞シリコン膜層14を含む接合シリコン構造体１につい
て、加工が開始される。一例を挙げれば、シリコン基板
10の厚さは略500μｍ、SiO2誘電体層12の厚さは略10,00
0オングストローム、シリコン膜層14の厚さは略10〜50
μｍである。これら特徴を有する接合シリコン構造体
は、商業的に入手可能であるか、或いは公知の技術を用
いて製造することができる。
なお、本発明の教示は、略10〜50μｍの厚さを有する
シリコン層を使用する場合のみに限定されるものではな
い。この厚さ範囲は単なる例示であり、この実施例で上
記厚さを採用したのは、この範囲の厚さを有するように
加工されたときに、配線層は必要な物理的強度および剛
性を示すからである。しかしながら、上記範囲外の厚さ
を有する半導体材料層でも、本発明の教示による利益を
受けることができる。本発明の教示は一般に、半導体層
が、従来の垂直プロファイル孔エッチングプロセスを用
ると、最適な金属カバレッジよりも劣った結果を生じる
ような厚さを有する場合に利点を有する。例えば、略１
μｍの厚さを有する半導体層は、本発明の教示により利
益を得ることができる。
シリコン層を使用する場合のみに限定されるものではな
い。この厚さ範囲は単なる例示であり、この実施例で上
記厚さを採用したのは、この範囲の厚さを有するように
加工されたときに、配線層は必要な物理的強度および剛
性を示すからである。しかしながら、上記範囲外の厚さ
を有する半導体材料層でも、本発明の教示による利益を
受けることができる。本発明の教示は一般に、半導体層
が、従来の垂直プロファイル孔エッチングプロセスを用
ると、最適な金属カバレッジよりも劣った結果を生じる
ような厚さを有する場合に利点を有する。例えば、略１
μｍの厚さを有する半導体層は、本発明の教示により利
益を得ることができる。
上記の例において、シリコン膜層14の厚さは略25μｍ
である。
である。
第一ステップでは、熱酸化により、シリコン膜層14上
に厚さ3000オングストロームの二酸化シリコン層16を成
長させる。熱酸化により二酸化シリコン層16を成長させ
る方法としては、1000℃の蒸気プロセスが適している。
に厚さ3000オングストロームの二酸化シリコン層16を成
長させる。熱酸化により二酸化シリコン層16を成長させ
る方法としては、1000℃の蒸気プロセスが適している。
第二ステップでは、フォトレジスト18を堆積し、フィ
ードスルーのマスクを用いて該フォトレジスト18をパタ
ーンニングする。このフィードスルーマスクは、フィー
ドスルーが望まれる場所に孔20を形成するようにパター
ンニングされる。孔20の径は、好ましくはシリコン膜層
14の厚さの略２倍よりも大きい。このような孔20の径と
シリコン膜層14の厚さとの間の関係は、引き続きシリコ
ン膜層14を貫通してエッチングにより形成される開口部
の内側に傾斜した側壁を与えることに由来するものであ
り、この関係によって、エッチングされた開口部の底部
に正しい直径が得られることが分かっている。
ードスルーのマスクを用いて該フォトレジスト18をパタ
ーンニングする。このフィードスルーマスクは、フィー
ドスルーが望まれる場所に孔20を形成するようにパター
ンニングされる。孔20の径は、好ましくはシリコン膜層
14の厚さの略２倍よりも大きい。このような孔20の径と
シリコン膜層14の厚さとの間の関係は、引き続きシリコ
ン膜層14を貫通してエッチングにより形成される開口部
の内側に傾斜した側壁を与えることに由来するものであ
り、この関係によって、エッチングされた開口部の底部
に正しい直径が得られることが分かっている。
図1aは、フォトレジスト層18に孔20を形成した後の構
造を示す断面図である。
造を示す断面図である。
次に、厚さ3000オングストロームのSiO2層16を、孔20
を介して、干渉オキサイドエッチ（BOE）又はドライ・
プラズマエッチングによってエッチングする。これによ
り、下地のシリコン膜層14の頂面が孔20の領域内に露出
される。次いで、標準の剥離プロセスによって、フォト
レジスト層18を剥がして除去する。
を介して、干渉オキサイドエッチ（BOE）又はドライ・
プラズマエッチングによってエッチングする。これによ
り、下地のシリコン膜層14の頂面が孔20の領域内に露出
される。次いで、標準の剥離プロセスによって、フォト
レジスト層18を剥がして除去する。
次のステップでは、酸化膜層16のエッチングで形成さ
れた開口部を介して、KOHによるシリコン膜層14のエッ
チングを行なう。シリコンの縦方向のエッチング速度は
4000オングストローム／分であるのに対して、SiO2のエ
ッチング速度は8.5オングストローム／分に過ぎない。
このエッチング速度の顕著な差によって、シリコンに対
する極めて高い選択性（470:1）が与えられる。また、K
OHによるエッチングは、＜100＞シリコンをエッチング
したときに54.7度の傾斜した側壁が得られるような、シ
リコン結晶に沿った異方性エッチングの性質を有してい
る。10,000オングストロームの接合酸化物層12は、選択
性の高い「エッチングストッパ」を提供し、高レベルの
プロセス自由度をもたらす。
れた開口部を介して、KOHによるシリコン膜層14のエッ
チングを行なう。シリコンの縦方向のエッチング速度は
4000オングストローム／分であるのに対して、SiO2のエ
ッチング速度は8.5オングストローム／分に過ぎない。
このエッチング速度の顕著な差によって、シリコンに対
する極めて高い選択性（470:1）が与えられる。また、K
OHによるエッチングは、＜100＞シリコンをエッチング
したときに54.7度の傾斜した側壁が得られるような、シ
リコン結晶に沿った異方性エッチングの性質を有してい
る。10,000オングストロームの接合酸化物層12は、選択
性の高い「エッチングストッパ」を提供し、高レベルの
プロセス自由度をもたらす。
図1bは、シリコン膜層14を上記のようにエッチングし
た後の構造を示す断面図である。図示のように、傾斜し
た側壁22に起因して、エッチングされた開口部の径は、
シリコン層14の頂面側の方が、該シリコン層の底面側
（SiO2層12に隣接した面）よりも大きくなっている。
た後の構造を示す断面図である。図示のように、傾斜し
た側壁22に起因して、エッチングされた開口部の径は、
シリコン層14の頂面側の方が、該シリコン層の底面側
（SiO2層12に隣接した面）よりも大きくなっている。
次のステップでは、傾斜側壁22上に、厚さ3000オング
ストロームの二酸化シリコンからなるトレンチ分離層24
を、熱的に（熱酸化）成長させる。この誘電体層24の具
体的な厚さは、回路の要求に適合するように選択され
る。また、LPCVDまたはPECVDによって成長させた堆積酸
化膜を用いてもよい。
ストロームの二酸化シリコンからなるトレンチ分離層24
を、熱的に（熱酸化）成長させる。この誘電体層24の具
体的な厚さは、回路の要求に適合するように選択され
る。また、LPCVDまたはPECVDによって成長させた堆積酸
化膜を用いてもよい。
次いで、全面に導電性メタライゼーション蒸着を行な
う。例えば、標準のスパッタリングにより、7500オング
ストロームのアルミニウム／シリコン／銅膜を形成す
る。しかし、具体的なメタライゼーション系は、具体的
な回路要求に合致するように選択すればよい。次に、標
準のフォトリソグラフィー技術および従来の湿式または
乾式の金属エッチングプロセスを用いて、導電性メタラ
イゼーション層をパターンニングする。これによって、
傾斜側壁の22上には、酸化物誘電体層24,16に積層され
た金属コンタクト26が形成される。メタライゼーション
層の具体的なパターンは、回路要求に依存して決定され
る。このステップにおいては、必要な他の導電性配線も
同時に、二酸化シリコン層16上にパターンニングにより
形成される。
う。例えば、標準のスパッタリングにより、7500オング
ストロームのアルミニウム／シリコン／銅膜を形成す
る。しかし、具体的なメタライゼーション系は、具体的
な回路要求に合致するように選択すればよい。次に、標
準のフォトリソグラフィー技術および従来の湿式または
乾式の金属エッチングプロセスを用いて、導電性メタラ
イゼーション層をパターンニングする。これによって、
傾斜側壁の22上には、酸化物誘電体層24,16に積層され
た金属コンタクト26が形成される。メタライゼーション
層の具体的なパターンは、回路要求に依存して決定され
る。このステップにおいては、必要な他の導電性配線も
同時に、二酸化シリコン層16上にパターンニングにより
形成される。
図1cは、メタライゼーション層のパターンニングおよ
びエッチング、並びに頂面の金属コンタクト26の形成を
行なった後の構造を示す断面図である。
びエッチング、並びに頂面の金属コンタクト26の形成を
行なった後の構造を示す断面図である。
移動間伐プロセス（transfer thinning process）を
用いて、まず上記構造体の頂面をキャリアウエハー（例
えばサファイア）にマウントし、次いでKOHエッチング
により接合シリコン構造１からシリコン基板10を除去す
ることにより、厚さ10,000オングストロームの接合酸化
物層12を露出させる。なお、キャリアウエハーは図示さ
れていない。
用いて、まず上記構造体の頂面をキャリアウエハー（例
えばサファイア）にマウントし、次いでKOHエッチング
により接合シリコン構造１からシリコン基板10を除去す
ることにより、厚さ10,000オングストロームの接合酸化
物層12を露出させる。なお、キャリアウエハーは図示さ
れていない。
次に、導電材を充填されたフィードスルーにより定義
されたフォトリソグラフィー・アラインメント・ターゲ
ットを用いて、接合酸化物層12をエッチングするが、既
に蒸着されたコンタクト26の金属はエッチングしない標
準の「パッドエッチ」（湿式または乾式のプロセス）を
用いることにより、露出された10,000オングストローム
の接合酸化物層12をパターンニングし、開孔する。次い
で、標準の加工プロセスを用いることにより裏面金属を
蒸着し、パターンニングして、金属／金属の界面領域30
に沿って頂面コンタクト26と電気的に結合された裏面コ
ンタクト28を形成する。これによって、シリコン層14の
片面から他面への接続が完成し、頂面金属コンタクト26
により定義される深いフィードスルー42を有し、且つ傾
斜側壁および隣接した裏面金属コンタクト28を有する配
線層40が形成される（図1d）。二酸化シリコン誘導体層
12,16および24は、フィードスルー42の導電性材料とシ
リコン層14との間の電気的分離を与える。
されたフォトリソグラフィー・アラインメント・ターゲ
ットを用いて、接合酸化物層12をエッチングするが、既
に蒸着されたコンタクト26の金属はエッチングしない標
準の「パッドエッチ」（湿式または乾式のプロセス）を
用いることにより、露出された10,000オングストローム
の接合酸化物層12をパターンニングし、開孔する。次い
で、標準の加工プロセスを用いることにより裏面金属を
蒸着し、パターンニングして、金属／金属の界面領域30
に沿って頂面コンタクト26と電気的に結合された裏面コ
ンタクト28を形成する。これによって、シリコン層14の
片面から他面への接続が完成し、頂面金属コンタクト26
により定義される深いフィードスルー42を有し、且つ傾
斜側壁および隣接した裏面金属コンタクト28を有する配
線層40が形成される（図1d）。二酸化シリコン誘導体層
12,16および24は、フィードスルー42の導電性材料とシ
リコン層14との間の電気的分離を与える。
上記の方法を、10〜50μｍの種々の厚さの接合シリコ
ン膜を有する幾つかのウエハー上で実施した。そのフィ
ードスルー42を、断面および走査電子顕微鏡（SEM）を
用いて評価した。SEMの結果では、フードスルー42内に
メタライゼーションの薄い部分は観察されず、優れたス
テップカバレッジが確認された。次いで、既述したよう
にして、ウエハーの裏面間伐を行なった。フィードスル
ーで定義されたアラインメント・ターゲットは、キャノ
ン社のMPA−600フォトリソグラフィー装置を用いて首尾
よく確認された。
ン膜を有する幾つかのウエハー上で実施した。そのフィ
ードスルー42を、断面および走査電子顕微鏡（SEM）を
用いて評価した。SEMの結果では、フードスルー42内に
メタライゼーションの薄い部分は観察されず、優れたス
テップカバレッジが確認された。次いで、既述したよう
にして、ウエハーの裏面間伐を行なった。フィードスル
ーで定義されたアラインメント・ターゲットは、キャノ
ン社のMPA−600フォトリソグラフィー装置を用いて首尾
よく確認された。
本発明によるフィードスルー42の加工は、従来の方法
で形成されたフィードスルーに比較して、下記の利点を
含む多くの利点を有している。
で形成されたフィードスルーに比較して、下記の利点を
含む多くの利点を有している。
第一に、この方法は現在の標準的なウエハー加工プロ
セスを用いているので、大量生産が容易である。
セスを用いているので、大量生産が容易である。
第二に、標準的なメタライゼーションを用いているに
もかかかわらず、フィードスルー42は活性層間における
信号または電力のための低抵抗経路を提供する。
もかかかわらず、フィードスルー42は活性層間における
信号または電力のための低抵抗経路を提供する。
第三に、このフィードスルー42は、絶縁材料として熱
的成長（熱酸化）または滞積（蒸着）による二酸化シリ
コンを用いることによって、優れた電気的分離を与え
る。
的成長（熱酸化）または滞積（蒸着）による二酸化シリ
コンを用いることによって、優れた電気的分離を与え
る。
第四に、均一に傾斜したプロファイルによって、深い
（50μｍ）フィードスルー内であっても、高導電性およ
び高信頼性を得るための金属の優れたステップカバレッ
ジが与えられる。
（50μｍ）フィードスルー内であっても、高導電性およ
び高信頼性を得るための金属の優れたステップカバレッ
ジが与えられる。
第五に、本発明の方法によって達成される寸法制御性
は、フィードスルーを、裏面ウエハー・フォトリソグラ
フィー・アラインメント・ターゲットに用いることを可
能とする。
は、フィードスルーを、裏面ウエハー・フォトリソグラ
フィー・アラインメント・ターゲットに用いることを可
能とする。
図２は、多チップ・モジュール50の断面図であり、第
一の活性回路層44と第二の活性回路層46との間に配置さ
れた配線層40を示している。実際問題としては、適切な
数の配線層40を配置すれば、三以上の活性回路層を用い
てもよい。一つのフィードスルー42だけが図示されてい
るけれども、活性回路層44および46の間で縦方向の接続
を与えるために、多くのフィードスルーを形成してもよ
い。モジュール50は混成技術（ハイブリダイゼーション
技術）によって製造され、また活性回路層をフィードス
ルー42に電気的に結合するために、インジウム・バンプ
コンタクト48を用いてもよい。厚さ50μｍまでのシリコ
ン層14を使用することにより、配線層40に必要な剛性が
与えられ、また配線層は混成化の際に負荷される力に耐
えることができる。
一の活性回路層44と第二の活性回路層46との間に配置さ
れた配線層40を示している。実際問題としては、適切な
数の配線層40を配置すれば、三以上の活性回路層を用い
てもよい。一つのフィードスルー42だけが図示されてい
るけれども、活性回路層44および46の間で縦方向の接続
を与えるために、多くのフィードスルーを形成してもよ
い。モジュール50は混成技術（ハイブリダイゼーション
技術）によって製造され、また活性回路層をフィードス
ルー42に電気的に結合するために、インジウム・バンプ
コンタクト48を用いてもよい。厚さ50μｍまでのシリコ
ン層14を使用することにより、配線層40に必要な剛性が
与えられ、また配線層は混成化の際に負荷される力に耐
えることができる。
以上、本発明を好ましい実施例に関連して説明した
が、当業者は、本発明の範囲および精神を逸脱すること
なく、その形態および詳細に変更を加え得ることを理解
するであろう。
が、当業者は、本発明の範囲および精神を逸脱すること
なく、その形態および詳細に変更を加え得ることを理解
するであろう。
Claims (8)
- 【請求項１】半導体層内に導電性フィードスルーを形成
する方法であって、 基板と、該基板の表面を覆う第一表面およびこの第一表
面とは反対側の第二表面を有する誘電体層と、該誘電体
層の前記第二表面を覆う第一表面および該第一表面とは
反対側の第二表面を有する半導体層とを含む多層構造体
を製造する工程と、 前記半導体層を貫通する少なくとも一つの開口部（その
側壁は、該開口部の径が半導体層の第一表面側よりも第
二表面側の方で大きくなるように傾斜している）を形成
して、前記誘電体層の第二表面の一部を露出させ、更に
前記開口部の側壁を誘電材料で被覆する工程と、 前記傾斜した側壁および前記誘電体層の露出した第二表
面部分に、導電性材料を蒸着する工程と、 前記基板を除去して、前記誘電体層の第一表面を露出さ
せる工程と、 前記半導体層を貫通する開口部に一致させて、前記誘電
体層を貫通する開口部を形成し、前記誘電体層の第二表
面部分に蒸着された前記導電性材料の一部を露出させる
工程と、 前記誘電体層を貫通して形成された前記開口部内に導電
性材料を蒸着し、この誘電体層を貫通する開口部内の導
電性材料を、前記半導体層を貫通する開口部内に蒸着さ
れた前記導電性材料に電気的に結合させる工程とを具備
した方法。 - 【請求項２】請求の範囲第１項に記載の方法であって、
前記半導体層が＜100＞シリコンであり、前記半導体層
を貫通する少なくとも一つの開口部を形成する工程が前
記＜100＞シリコンをKOHでエッチングする工程を含む方
法。 - 【請求項３】請求の範囲第１項に記載の方法であって、
前記半導体層を貫通する少なくとも一つの開口部を形成
する工程には、その初期工程として、 前記半導体層の前記第二表面上に誘電体層を形成する工
程と、 該誘電体層を貫通する孔（その面積は、前記半導体層の
厚さの関数である）を開孔する工程とが含まれる方法。 - 【請求項４】請求の範囲第１項に記載の方法であって、
前記半導体層が略10μｍ〜略50μｍの厚さを有する＜10
0＞シリコンからなり、また前記半導体層を貫通する少
なくとも一つの開口部を形成する工程が、 前記＜100＞シリコン層の前記第二表面上に酸化物層を
形成する工程と、 該酸化物層を貫通する孔（その径は、前記＜100＞シリ
コン層の厚さの少なくとも略２倍である）を開孔する工
程と、 該孔を介して、前記＜100＞シリコンをKOHでエッチング
する工程とが含まれる方法。 - 【請求項５】請求の範囲第２項に記載の方法であって、
前記傾斜が54.7度に略等しい方法。 - 【請求項６】二つの活性回路層の間に配置するための配
線層であって、 第一表面および該第一表面とは反対側の第二表面を有す
るシリコン層と、 前記第一表面上に形成された第一誘電体層と、 前記第二表面上に形成された第二誘電体層と、 前記シリコン層を貫通する開口部内に形成された少なく
とも一つの導電性フィードスルーとを具備し、 前記シリコン層は略10μｍ〜略50μｍの厚さを有する＜
100＞シリコンからなり、 前記開口部は、前記＜100＞シリコン層をKOHでエッチン
グして形成されており、誘電体材料でコーティングされ
た側壁を有し、また該誘電体コーティングの上には導電
性材料が形成されており、更に、前記側壁は、前記開口
部の面積が前記シリコン層の第二表面でよりも前記シリ
コン層の第一表面でより大きくなるような54.7度に略等
しい傾斜を有している配線層。 - 【請求項７】請求の範囲第６項に記載の配線層であっ
て、前記導電性材料がアルミニウム／シリコン／銅から
なる配線層。 - 【請求項８】請求の範囲第６項に記載の配線層であっ
て、前記第１誘電体層、前記第二誘電体層および前記誘
電体コーティング材料が全て二酸化シリコンからなる配
線層。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6,215 | 1993-01-19 | ||
| US08/006,215 US5322816A (en) | 1993-01-19 | 1993-01-19 | Method for forming deep conductive feedthroughs |
| US006,215 | 1993-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07505982A JPH07505982A (ja) | 1995-06-29 |
| JP2564474B2 true JP2564474B2 (ja) | 1996-12-18 |
Family
ID=21719828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6517073A Expired - Lifetime JP2564474B2 (ja) | 1993-01-19 | 1994-01-10 | 深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5322816A (ja) |
| JP (1) | JP2564474B2 (ja) |
| DE (2) | DE4490400C2 (ja) |
| GB (1) | GB2280783B (ja) |
| WO (1) | WO1994017548A1 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646067A (en) * | 1995-06-05 | 1997-07-08 | Harris Corporation | Method of bonding wafers having vias including conductive material |
| US5618752A (en) * | 1995-06-05 | 1997-04-08 | Harris Corporation | Method of fabrication of surface mountable integrated circuits |
| JP3537447B2 (ja) | 1996-10-29 | 2004-06-14 | トル‐シ・テクノロジーズ・インコーポレイテッド | 集積回路及びその製造方法 |
| US6882030B2 (en) * | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| US6448153B2 (en) | 1996-10-29 | 2002-09-10 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
| SE511425C2 (sv) * | 1996-12-19 | 1999-09-27 | Ericsson Telefon Ab L M | Packningsanordning för integrerade kretsar |
| SE511377C2 (sv) * | 1996-12-19 | 1999-09-20 | Ericsson Telefon Ab L M | Viaanordning |
| SE9604678L (sv) * | 1996-12-19 | 1998-06-20 | Ericsson Telefon Ab L M | Bulor i spår för elastisk lokalisering |
| DE69737262T2 (de) * | 1997-11-26 | 2007-11-08 | Stmicroelectronics S.R.L., Agrate Brianza | Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen |
| US6137129A (en) * | 1998-01-05 | 2000-10-24 | International Business Machines Corporation | High performance direct coupled FET memory cell |
| US6297531B2 (en) | 1998-01-05 | 2001-10-02 | International Business Machines Corporation | High performance, low power vertical integrated CMOS devices |
| US6222276B1 (en) | 1998-04-07 | 2001-04-24 | International Business Machines Corporation | Through-chip conductors for low inductance chip-to-chip integration and off-chip connections |
| US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6717254B2 (en) | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
| US6787916B2 (en) | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
| US6848177B2 (en) * | 2002-03-28 | 2005-02-01 | Intel Corporation | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US20030183943A1 (en) * | 2002-03-28 | 2003-10-02 | Swan Johanna M. | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| US6908845B2 (en) * | 2002-03-28 | 2005-06-21 | Intel Corporation | Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme |
| NO317845B1 (no) * | 2002-11-29 | 2004-12-20 | Thin Film Electronics Asa | Mellomlagsforbindelser for lagdelte elektroniske innretninger |
| NO321381B1 (no) * | 2004-07-22 | 2006-05-02 | Thin Film Electronics Asa | Elektrisk viaforbindelse og tilknyttet kontaktanordning samt fremgangsmate til deres fremstilling |
| US7755466B2 (en) * | 2006-04-26 | 2010-07-13 | Honeywell International Inc. | Flip-chip flow sensor |
| US7901989B2 (en) | 2006-10-10 | 2011-03-08 | Tessera, Inc. | Reconstituted wafer level stacking |
| US8513789B2 (en) * | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
| US7829438B2 (en) * | 2006-10-10 | 2010-11-09 | Tessera, Inc. | Edge connect wafer level stacking |
| US7759166B2 (en) * | 2006-10-17 | 2010-07-20 | Tessera, Inc. | Microelectronic packages fabricated at the wafer level and methods therefor |
| US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
| US7791199B2 (en) * | 2006-11-22 | 2010-09-07 | Tessera, Inc. | Packaged semiconductor chips |
| US7952195B2 (en) * | 2006-12-28 | 2011-05-31 | Tessera, Inc. | Stacked packages with bridging traces |
| EP2575166A3 (en) | 2007-03-05 | 2014-04-09 | Invensas Corporation | Chips having rear contacts connected by through vias to front contacts |
| WO2009017758A2 (en) | 2007-07-27 | 2009-02-05 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8193615B2 (en) | 2007-07-31 | 2012-06-05 | DigitalOptics Corporation Europe Limited | Semiconductor packaging process using through silicon vias |
| US8551815B2 (en) | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
| US8043895B2 (en) | 2007-08-09 | 2011-10-25 | Tessera, Inc. | Method of fabricating stacked assembly including plurality of stacked microelectronic elements |
| US8680662B2 (en) * | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
| DE102008033395B3 (de) * | 2008-07-16 | 2010-02-04 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement |
| TWI468093B (zh) | 2008-10-31 | 2015-01-01 | Princo Corp | 多層基板之導孔結構及其製造方法 |
| CN101728355A (zh) * | 2008-11-03 | 2010-06-09 | 巨擘科技股份有限公司 | 多层基板的导孔结构及其制造方法 |
| US8466542B2 (en) * | 2009-03-13 | 2013-06-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
| US20110139484A1 (en) * | 2009-12-15 | 2011-06-16 | Advanced Bionics, Llc | Hermetic Electrical Feedthrough |
| FR2957749A1 (fr) | 2010-03-22 | 2011-09-23 | Sorin Crm Sas | Procede de realisation d'une traversee electrique dans la paroi metallique d'un boitier, notamment de dispositif medical actif, et dispositif pourvu d'une telle traversee |
| US8796135B2 (en) | 2010-07-23 | 2014-08-05 | Tessera, Inc. | Microelectronic elements with rear contacts connected with via first or via middle structures |
| US8598695B2 (en) | 2010-07-23 | 2013-12-03 | Tessera, Inc. | Active chip on carrier or laminated chip having microelectronic element embedded therein |
| US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
| US8791575B2 (en) | 2010-07-23 | 2014-07-29 | Tessera, Inc. | Microelectronic elements having metallic pads overlying vias |
| US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
| US8610259B2 (en) | 2010-09-17 | 2013-12-17 | Tessera, Inc. | Multi-function and shielded 3D interconnects |
| US8736066B2 (en) * | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
| US8637968B2 (en) | 2010-12-02 | 2014-01-28 | Tessera, Inc. | Stacked microelectronic assembly having interposer connecting active chips |
| US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
| US8610264B2 (en) | 2010-12-08 | 2013-12-17 | Tessera, Inc. | Compliant interconnects in wafers |
| EP2873437B1 (fr) * | 2013-11-13 | 2017-02-15 | Sorin CRM SAS | Traversée électrique pour boitier de dispositif médical actif |
| US10107662B2 (en) | 2015-01-30 | 2018-10-23 | Honeywell International Inc. | Sensor assembly |
| US20190357364A1 (en) * | 2018-05-17 | 2019-11-21 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component Carrier With Only Partially Filled Thermal Through-Hole |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150749A (en) * | 1983-12-03 | 1985-07-03 | Standard Telephones Cables Ltd | Integrated circuits |
| US5166097A (en) * | 1990-11-26 | 1992-11-24 | The Boeing Company | Silicon wafers containing conductive feedthroughs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954458A (en) * | 1982-06-03 | 1990-09-04 | Texas Instruments Incorporated | Method of forming a three dimensional integrated circuit structure |
| US4596069A (en) * | 1984-07-13 | 1986-06-24 | Texas Instruments Incorporated | Three dimensional processing for monolithic IMPATTs |
| US4765864A (en) * | 1987-07-15 | 1988-08-23 | Sri International | Etching method for producing an electrochemical cell in a crystalline substrate |
| GB2237929A (en) * | 1989-10-23 | 1991-05-15 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| US5135606A (en) * | 1989-12-08 | 1992-08-04 | Canon Kabushiki Kaisha | Process for preparing electrical connecting member |
-
1993
- 1993-01-19 US US08/006,215 patent/US5322816A/en not_active Expired - Lifetime
-
1994
- 1994-01-10 JP JP6517073A patent/JP2564474B2/ja not_active Expired - Lifetime
- 1994-01-10 GB GB9418860A patent/GB2280783B/en not_active Expired - Lifetime
- 1994-01-10 DE DE4490400A patent/DE4490400C2/de not_active Expired - Lifetime
- 1994-01-10 DE DE4490400T patent/DE4490400T1/de active Pending
- 1994-01-10 WO PCT/US1994/000371 patent/WO1994017548A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2150749A (en) * | 1983-12-03 | 1985-07-03 | Standard Telephones Cables Ltd | Integrated circuits |
| US5166097A (en) * | 1990-11-26 | 1992-11-24 | The Boeing Company | Silicon wafers containing conductive feedthroughs |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2280783B (en) | 1996-11-13 |
| DE4490400C2 (de) | 2001-05-17 |
| US5322816A (en) | 1994-06-21 |
| DE4490400T1 (de) | 1995-04-27 |
| WO1994017548A1 (en) | 1994-08-04 |
| GB9418860D0 (en) | 1994-11-09 |
| GB2280783A (en) | 1995-02-08 |
| JPH07505982A (ja) | 1995-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2564474B2 (ja) | 深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層 | |
| CN101091243B (zh) | 单掩模通孔的方法和装置 | |
| JPS63258021A (ja) | 接続孔の形成方法 | |
| JPS63313837A (ja) | 埋込み多重レベル間相互接続体装置 | |
| JP2785768B2 (ja) | 半導体装置の製造方法 | |
| JPH01503021A (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JPH08335634A (ja) | 半導体装置の製造方法 | |
| KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
| KR100435137B1 (ko) | 두꺼운도체를갖는모노리식마이크로파집적회로를제조하는방법 | |
| JPH065673B2 (ja) | 半導体装置とその製造方法 | |
| JP3317279B2 (ja) | 半導体装置の製造方法 | |
| US6599825B2 (en) | Method for forming wiring in semiconductor device | |
| JPS61264736A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001148423A (ja) | 半導体装置の製造方法 | |
| JPH0570301B2 (ja) | ||
| KR0172791B1 (ko) | 반도체 소자의 다층배선 형성방법 | |
| KR100191709B1 (ko) | 미세 콘택홀의 형성방법 | |
| JPH0590262A (ja) | 半導体装置およびその製造方法 | |
| KR100232224B1 (ko) | 반도체소자의 배선 형성방법 | |
| JPH04267329A (ja) | 半導体装置の製造方法 | |
| JPS58122751A (ja) | 半導体装置 | |
| JPH1027842A (ja) | 半導体装置の製造方法 | |
| JPH05226278A (ja) | 半導体装置の製造方法 | |
| JPH05166938A (ja) | 多層配線の形成方法 | |
| JPS633435A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100919 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 16 |