JPH1027842A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1027842A JPH1027842A JP18244996A JP18244996A JPH1027842A JP H1027842 A JPH1027842 A JP H1027842A JP 18244996 A JP18244996 A JP 18244996A JP 18244996 A JP18244996 A JP 18244996A JP H1027842 A JPH1027842 A JP H1027842A
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Abstract
(57)【要約】
【課題】 マスク合わせずれが原因で、トレンチ側壁と
配線層との間で接合リークが生じていた。 【解決手段】 トレンチをシリコン酸化膜２０３で埋め
込み、シリコン酸化膜２０６を堆積し、素子領域に対応
する部分を開孔し、ホールの内面を覆うように絶縁膜２
０９を形成し、絶縁膜２０９に異方性エッチングを行い
少なくともトレンチの側壁に残して素子領域の表面を露
出させ、配線層２１０を形成し、トレンチの側壁と配線
層２１０との間に絶縁膜２０９を介在させる。
配線層との間で接合リークが生じていた。 【解決手段】 トレンチをシリコン酸化膜２０３で埋め
込み、シリコン酸化膜２０６を堆積し、素子領域に対応
する部分を開孔し、ホールの内面を覆うように絶縁膜２
０９を形成し、絶縁膜２０９に異方性エッチングを行い
少なくともトレンチの側壁に残して素子領域の表面を露
出させ、配線層２１０を形成し、トレンチの側壁と配線
層２１０との間に絶縁膜２０９を介在させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にトレンチ素子分離構造におけるコンタ
クト部の形成方法に関する。
法に係わり、特にトレンチ素子分離構造におけるコンタ
クト部の形成方法に関する。
【０００２】
【従来の技術】従来の製造方法によりトレンチ素子分離
構造のコンタクト部を形成する手順を、図３の縦断面図
に工程別に示す。図３（ａ）に示されるように、半導体
基板３０１の素子分離領域にトレンチを形成して素子領
域を凸状にし、トレンチを埋めるようにシリコン酸化膜
３０２を堆積して平坦化する。
構造のコンタクト部を形成する手順を、図３の縦断面図
に工程別に示す。図３（ａ）に示されるように、半導体
基板３０１の素子分離領域にトレンチを形成して素子領
域を凸状にし、トレンチを埋めるようにシリコン酸化膜
３０２を堆積して平坦化する。
【０００３】図３（ｂ）のように、さらにシリコン酸化
膜３０３を表面全体に堆積し、その表面にレジストを塗
布する。そして、半導体基板３０１の素子領域に対応し
た部分を開孔したレジスト膜３０４を形成する。このレ
ジスト膜３０４をマスクとしてシリコン酸化膜３０３に
パターニングを行い、図３（ｃ）に示されるように半導
体基板３０１の素子領域の表面を露出させる。
膜３０３を表面全体に堆積し、その表面にレジストを塗
布する。そして、半導体基板３０１の素子領域に対応し
た部分を開孔したレジスト膜３０４を形成する。このレ
ジスト膜３０４をマスクとしてシリコン酸化膜３０３に
パターニングを行い、図３（ｃ）に示されるように半導
体基板３０１の素子領域の表面を露出させる。
【０００４】そして、図３（ｄ）のように表面全体にア
ルミニウム等の導電膜から成る配線層３０７を形成し、
配線層３０７と半導体基板３０１の素子領域の表面との
間でコンタクトをとる。
ルミニウム等の導電膜から成る配線層３０７を形成し、
配線層３０７と半導体基板３０１の素子領域の表面との
間でコンタクトをとる。
【０００５】
【発明が解決しようとする課題】しかし、従来の製造方
法によりコンタクト部を形成すると、次のような問題が
生じていた。図３（ａ）において半導体基板３０１にト
レンチを形成するときのフォトマスクと、図３（ｂ）に
おけるレジスト膜３０４にパターニングを行うときのフ
ォトマスクとの間に合わせずれが存在する。これによ
り、図３（ｃ）のように素子分離領域におけるフィール
ド酸化膜としてのシリコン酸化膜３０２の表面が、半導
体基板３０１の素子領域の表面よりも下方に後退する。
半導体基板３０１の素子領域には拡散層が形成されてい
るが、この拡散層よりも下方までトレンチの側壁が露出
する。この結果、図３（ｄ）のようにトレンチ側壁に絶
縁膜が存在しない状態で配線層３０７が形成され、拡散
層と半導体基板３０１との間の接合部と配線層３０７と
の間で接合リークが生じていた。
法によりコンタクト部を形成すると、次のような問題が
生じていた。図３（ａ）において半導体基板３０１にト
レンチを形成するときのフォトマスクと、図３（ｂ）に
おけるレジスト膜３０４にパターニングを行うときのフ
ォトマスクとの間に合わせずれが存在する。これによ
り、図３（ｃ）のように素子分離領域におけるフィール
ド酸化膜としてのシリコン酸化膜３０２の表面が、半導
体基板３０１の素子領域の表面よりも下方に後退する。
半導体基板３０１の素子領域には拡散層が形成されてい
るが、この拡散層よりも下方までトレンチの側壁が露出
する。この結果、図３（ｄ）のようにトレンチ側壁に絶
縁膜が存在しない状態で配線層３０７が形成され、拡散
層と半導体基板３０１との間の接合部と配線層３０７と
の間で接合リークが生じていた。
【０００６】本発明は上記事情に鑑み、素子分離構造に
おいて半導体基板と配線層との間における接合リークの
発生を防止し得る半導体装置の製造方法を提供すること
を目的とする。
おいて半導体基板と配線層との間における接合リークの
発生を防止し得る半導体装置の製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の素子分離領域にトレンチを形成
する工程と、前記半導体基板の表面全体に第１のシリコ
ン酸化膜を堆積して前記トレンチを埋めた後、平坦化を
行って前記素子領域の表面を露出させる工程と、前記第
１のシリコン酸化膜及び前記素子領域の表面上に第２の
シリコン酸化膜を堆積し、前記素子領域に対応する部分
を開孔してホールを形成する工程と、前記第２のシリコ
ン酸化膜の表面上と前記ホールの内面を覆うように絶縁
膜を形成する工程と、前記絶縁膜に異方性エッチングを
行い、少なくとも前記ホールにおいて露出したトレンチ
の側壁に前記絶縁膜を残して前記素子領域の表面を露出
させる工程と、表面全体に導電膜を堆積し、パターニン
グを行って配線層を形成する工程とを備え、前記トレン
チの側壁と前記配線層との間に前記絶縁膜を介在させる
ことを特徴としている。
造方法は、半導体基板の素子分離領域にトレンチを形成
する工程と、前記半導体基板の表面全体に第１のシリコ
ン酸化膜を堆積して前記トレンチを埋めた後、平坦化を
行って前記素子領域の表面を露出させる工程と、前記第
１のシリコン酸化膜及び前記素子領域の表面上に第２の
シリコン酸化膜を堆積し、前記素子領域に対応する部分
を開孔してホールを形成する工程と、前記第２のシリコ
ン酸化膜の表面上と前記ホールの内面を覆うように絶縁
膜を形成する工程と、前記絶縁膜に異方性エッチングを
行い、少なくとも前記ホールにおいて露出したトレンチ
の側壁に前記絶縁膜を残して前記素子領域の表面を露出
させる工程と、表面全体に導電膜を堆積し、パターニン
グを行って配線層を形成する工程とを備え、前記トレン
チの側壁と前記配線層との間に前記絶縁膜を介在させる
ことを特徴としている。
【０００８】ここで、トレンチを形成した後、第１の絶
縁膜を形成して第１のシリコン酸化膜でトレンチを埋め
込んでもよく、この場合にはトレンチの側壁と配線層と
の間に、第１及び第２の絶縁膜が介在する。
縁膜を形成して第１のシリコン酸化膜でトレンチを埋め
込んでもよく、この場合にはトレンチの側壁と配線層と
の間に、第１及び第２の絶縁膜が介在する。
【０００９】
【発明の実施の形態】以下、本発明の一実施の形態によ
る半導体装置の製造方法について、図面を参照して説明
する。
る半導体装置の製造方法について、図面を参照して説明
する。
【００１０】図１（ａ）において、半導体基板２０１の
表面上に、熱酸化法により約摂氏９００度に加熱してシ
リコン酸化膜２０２を形成する。さらに、その表面上に
ＣＶＤ（chemical vapor deposition ）法により約３０
００オングストロームの膜厚で多結晶シリコン膜２０
３、シリコン酸化膜２０４を順に、トレンチ形成のため
のマスク材として形成する。シリコン酸化膜２０４の表
面上にレジストを塗布し、半導体基板２０１の素子領域
に対応した部分が残るようにパターニングし、レジスト
膜２０５を形成する。
表面上に、熱酸化法により約摂氏９００度に加熱してシ
リコン酸化膜２０２を形成する。さらに、その表面上に
ＣＶＤ（chemical vapor deposition ）法により約３０
００オングストロームの膜厚で多結晶シリコン膜２０
３、シリコン酸化膜２０４を順に、トレンチ形成のため
のマスク材として形成する。シリコン酸化膜２０４の表
面上にレジストを塗布し、半導体基板２０１の素子領域
に対応した部分が残るようにパターニングし、レジスト
膜２０５を形成する。
【００１１】図１（ｂ）に示されるように、レジスト膜
２０５をマスクとしてシリコン酸化膜２０４にエッチン
グを行い、パターニングされたシリコン酸化膜２０４を
形成する。
２０５をマスクとしてシリコン酸化膜２０４にエッチン
グを行い、パターニングされたシリコン酸化膜２０４を
形成する。
【００１２】このシリコン酸化膜２０４をマスクとし
て、多結晶シリコン膜２０３、シリコン酸化膜２０２及
び半導体基板２０１の表面に順に反応性イオンエッチン
グを行い、多結晶シリコン膜２０３、シリコン酸化膜２
０２を除去すると、素子領域を凸状に残存させた状態
で、半導体基板２０１の素子分離領域に約０．７μm の
深さのトレンチが形成される。この状態で、エッチング
によるダメージを回復するため、図１（ｃ）のように半
導体基板２０１の表面に熱酸化法によりシリコン酸化膜
２０２ａを形成する。
て、多結晶シリコン膜２０３、シリコン酸化膜２０２及
び半導体基板２０１の表面に順に反応性イオンエッチン
グを行い、多結晶シリコン膜２０３、シリコン酸化膜２
０２を除去すると、素子領域を凸状に残存させた状態
で、半導体基板２０１の素子分離領域に約０．７μm の
深さのトレンチが形成される。この状態で、エッチング
によるダメージを回復するため、図１（ｃ）のように半
導体基板２０１の表面に熱酸化法によりシリコン酸化膜
２０２ａを形成する。
【００１３】図１（ｄ）のように、トレンチを埋め込む
ためにＬＰＣＶＤ（Low Pressure chemical Vapor Depo
sition）法によりシリコン酸化膜２０３をトレンチの深
さ以上の膜厚で堆積する。ＣＭＰ（化学的機械的研磨）
技術を用いてシリコン酸化膜２０３の表面を、半導体基
板２０１の素子領域の表面とほぼ同じ高さまで研磨し、
表面を平坦化する。
ためにＬＰＣＶＤ（Low Pressure chemical Vapor Depo
sition）法によりシリコン酸化膜２０３をトレンチの深
さ以上の膜厚で堆積する。ＣＭＰ（化学的機械的研磨）
技術を用いてシリコン酸化膜２０３の表面を、半導体基
板２０１の素子領域の表面とほぼ同じ高さまで研磨し、
表面を平坦化する。
【００１４】図１（ｅ）のように、表面全体にＣＶＤ法
により約５０００オングストロームの膜厚でシリコン酸
化膜２０６を堆積する。シリコン酸化膜２０６の表面に
レジストを塗布し、半導体基板２０１の素子領域に対応
した部分を開孔したレジスト膜２０７を形成する。
により約５０００オングストロームの膜厚でシリコン酸
化膜２０６を堆積する。シリコン酸化膜２０６の表面に
レジストを塗布し、半導体基板２０１の素子領域に対応
した部分を開孔したレジスト膜２０７を形成する。
【００１５】このレジスト膜２０７をマスクとして、シ
リコン酸化膜２０６に反応性イオンエッチングを行い、
図１（ｆ）のように半導体基板２０１の素子領域の表面
を露出する。ここで、半導体基板２０１に対してシリコ
ン酸化膜２０３が高い選択比で除去されるようにエッチ
ングを行う。図１（ａ）におけるレジスト膜２０５の形
成に用いたフォトマスクと、図１（ｅ）におけるレジス
ト膜２０７の形成に用いたフォトマスクとの間に合わせ
ずれがあると、図１（ｆ）に示されたように半導体基板
２０１の凸部の表面のみならず、トレンチの側壁が露出
した状態になる。
リコン酸化膜２０６に反応性イオンエッチングを行い、
図１（ｆ）のように半導体基板２０１の素子領域の表面
を露出する。ここで、半導体基板２０１に対してシリコ
ン酸化膜２０３が高い選択比で除去されるようにエッチ
ングを行う。図１（ａ）におけるレジスト膜２０５の形
成に用いたフォトマスクと、図１（ｅ）におけるレジス
ト膜２０７の形成に用いたフォトマスクとの間に合わせ
ずれがあると、図１（ｆ）に示されたように半導体基板
２０１の凸部の表面のみならず、トレンチの側壁が露出
した状態になる。
【００１６】次に、図１（ｇ）のように、表面全体にＬ
ＰＣＶＤ法により絶縁膜２０９を約２００オングストロ
ームの膜厚で形成する。この絶縁膜２０９は、酸化シリ
コン又は窒化シリコン等の絶縁物質で形成する。
ＰＣＶＤ法により絶縁膜２０９を約２００オングストロ
ームの膜厚で形成する。この絶縁膜２０９は、酸化シリ
コン又は窒化シリコン等の絶縁物質で形成する。
【００１７】図１（ｈ）のように、絶縁膜２０９に反応
性イオンエッチングを行い、少なくとも半導体基板２０
１のトレンチの側壁を残して他の部分は除去する。図示
されたように、通常はトレンチの側壁のみならず、シリ
コン酸化膜２０３及び２０６の側面にも絶縁膜２０９が
残存する。このエッチングにより、半導体基板２０１の
素子領域の表面に存在していた絶縁膜２０９は除去さ
れ、露出する。この後、アルミニウムや高融点金属等か
ら成る導電物質をＬＰＣＶＤ法により堆積し、所定のパ
ターンにパターニングを行い、配線層２１０を形成す
る。
性イオンエッチングを行い、少なくとも半導体基板２０
１のトレンチの側壁を残して他の部分は除去する。図示
されたように、通常はトレンチの側壁のみならず、シリ
コン酸化膜２０３及び２０６の側面にも絶縁膜２０９が
残存する。このエッチングにより、半導体基板２０１の
素子領域の表面に存在していた絶縁膜２０９は除去さ
れ、露出する。この後、アルミニウムや高融点金属等か
ら成る導電物質をＬＰＣＶＤ法により堆積し、所定のパ
ターンにパターニングを行い、配線層２１０を形成す
る。
【００１８】このように、本実施の形態ではマスク合わ
せずれが生じて図１（ｆ）のようにトレンチ側壁が露出
した場合にも、図１（ｃ）のようにシリコン酸化膜２０
２でトレンチ側壁を覆い、さらに図１（ｇ）のように絶
縁膜２０９を形成してエッチングを行い、図１（ｈ）の
ようにトレンチ側壁に残存させる。これにより、半導体
基板２０１のトレンチ側壁における拡散層よりも下方の
部分と、配線層２１０との間にシリコン酸化膜２０２と
絶縁膜２０９が存在し両者が絶縁されるため、接合リー
クが生じるのを防止することができる。
せずれが生じて図１（ｆ）のようにトレンチ側壁が露出
した場合にも、図１（ｃ）のようにシリコン酸化膜２０
２でトレンチ側壁を覆い、さらに図１（ｇ）のように絶
縁膜２０９を形成してエッチングを行い、図１（ｈ）の
ようにトレンチ側壁に残存させる。これにより、半導体
基板２０１のトレンチ側壁における拡散層よりも下方の
部分と、配線層２１０との間にシリコン酸化膜２０２と
絶縁膜２０９が存在し両者が絶縁されるため、接合リー
クが生じるのを防止することができる。
【００１９】本発明の他の実施の形態による半導体装置
の製造方法について、図２を用いて説明する。本実施の
形態は、上述した実施の形態と比較し、図１（ｃ）にお
いてトレンチが形成された半導体基板２０１の表面にシ
リコン酸化膜２０２を形成しない点のみが相違する。こ
の後、図２（ａ）のようにＬＰＣＶＤ法によりシリコン
酸化膜１０２をトレンチの深さ以上の膜厚で堆積し、Ｃ
ＭＰ技術で表面を平坦化する。
の製造方法について、図２を用いて説明する。本実施の
形態は、上述した実施の形態と比較し、図１（ｃ）にお
いてトレンチが形成された半導体基板２０１の表面にシ
リコン酸化膜２０２を形成しない点のみが相違する。こ
の後、図２（ａ）のようにＬＰＣＶＤ法によりシリコン
酸化膜１０２をトレンチの深さ以上の膜厚で堆積し、Ｃ
ＭＰ技術で表面を平坦化する。
【００２０】図２（ｂ）のように、表面全体にＣＶＤ法
により約５０００オングストロームの膜厚でシリコン酸
化膜１０３を堆積し、素子領域に対応した部分を開孔し
たレジスト膜１４を形成する。
により約５０００オングストロームの膜厚でシリコン酸
化膜１０３を堆積し、素子領域に対応した部分を開孔し
たレジスト膜１４を形成する。
【００２１】レジスト膜１０４をマスクとして、シリコ
ン酸化膜１０３に反応性イオンエッチングを行い、図２
（ｃ）のように半導体基板１０１の素子領域の表面を露
出する。表面全体にＬＰＣＶＤ法により絶縁膜１０６を
約２００オングストロームの膜厚で形成する。
ン酸化膜１０３に反応性イオンエッチングを行い、図２
（ｃ）のように半導体基板１０１の素子領域の表面を露
出する。表面全体にＬＰＣＶＤ法により絶縁膜１０６を
約２００オングストロームの膜厚で形成する。
【００２２】図２（ｄ）のように、絶縁膜１０６に反応
性イオンエッチングを行い、少なくとも半導体基板１０
２のトレンチの側壁を残して他の部分は除去する。この
後、アルミニウムや高融点金属等から成る導電物質をＬ
ＰＣＶＤ法により堆積してパターニングを行い、配線層
１０７を形成する。
性イオンエッチングを行い、少なくとも半導体基板１０
２のトレンチの側壁を残して他の部分は除去する。この
後、アルミニウムや高融点金属等から成る導電物質をＬ
ＰＣＶＤ法により堆積してパターニングを行い、配線層
１０７を形成する。
【００２３】このように、本実施の形態においても、マ
スク合わせずれが生じて図２（ｃ）のようにトレンチ側
壁が露出した場合にも、図２（ｄ）のように絶縁膜１０
６を形成し、エッチングを行って図２（ｅ）のようにト
レンチ側壁に残存させる。これにより、半導体基板１０
２のトレンチ側壁における拡散層よりも下方の部分と、
配線層１０７との間に絶縁膜１０７が存在して両者が絶
縁され、接合リークの発生が防止される。
スク合わせずれが生じて図２（ｃ）のようにトレンチ側
壁が露出した場合にも、図２（ｄ）のように絶縁膜１０
６を形成し、エッチングを行って図２（ｅ）のようにト
レンチ側壁に残存させる。これにより、半導体基板１０
２のトレンチ側壁における拡散層よりも下方の部分と、
配線層１０７との間に絶縁膜１０７が存在して両者が絶
縁され、接合リークの発生が防止される。
【００２４】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、半導体基
板の表面にトレンチを形成する工程は、図１（ａ）〜
（ｃ）に示されたものと同一である必要はなく、半導体
基板に対して高い選択比でエッチングを行うことができ
る物質をマスク材として用いればよい。
て、本発明を限定するものではない。例えば、半導体基
板の表面にトレンチを形成する工程は、図１（ａ）〜
（ｃ）に示されたものと同一である必要はなく、半導体
基板に対して高い選択比でエッチングを行うことができ
る物質をマスク材として用いればよい。
【００２５】また、図１（ｃ）において、半導体基板２
０１の表面を覆うようにシリコン酸化膜２０２を形成し
ている。しかし、絶縁性を有するものであれば例えばシ
リコン窒化膜を形成していもよい。これにより、図１
（ｆ）においてシリコン酸化膜２０３及び２０６に対し
て異方性エッチングを行う場合にも、高い選択比でトレ
ンチの側壁にシリコン窒化膜を残して、配線層２１０と
の間で絶縁性を確保することができる。
０１の表面を覆うようにシリコン酸化膜２０２を形成し
ている。しかし、絶縁性を有するものであれば例えばシ
リコン窒化膜を形成していもよい。これにより、図１
（ｆ）においてシリコン酸化膜２０３及び２０６に対し
て異方性エッチングを行う場合にも、高い選択比でトレ
ンチの側壁にシリコン窒化膜を残して、配線層２１０と
の間で絶縁性を確保することができる。
【００２６】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、トレンチの側壁に絶縁膜を形成
した後、配線層を形成することで、トレンチの側壁と配
線層との間を絶縁し、接合リークが生じるのを防止する
ことができ、歩留まりの向上に寄与することができる。
置の製造方法によれば、トレンチの側壁に絶縁膜を形成
した後、配線層を形成することで、トレンチの側壁と配
線層との間を絶縁し、接合リークが生じるのを防止する
ことができ、歩留まりの向上に寄与することができる。
【図１】本発明の一実施の形態による半導体装置の製造
方法を工程別に示した縦断面図。
方法を工程別に示した縦断面図。
【図２】本発明の他の実施の形態による半導体装置の製
造方法を工程別に示した縦断面図。
造方法を工程別に示した縦断面図。
【図３】従来の半導体装置の製造方法を工程別に示した
縦断面図。
縦断面図。
１０１、２０１ 半導体基板 １０２、１０３、２０２、２０４、２０６、 シリコン
酸化膜 １０４、２０５、２０７ レジスト膜 １０６、２０９ 絶縁膜 １０７、２１０ 配線層 ２０３ 多結晶シリコン膜
酸化膜 １０４、２０５、２０７ レジスト膜 １０６、２０９ 絶縁膜 １０７、２１０ 配線層 ２０３ 多結晶シリコン膜
Claims (2)
- 【請求項１】半導体基板の素子分離領域にトレンチを形
成する工程と、 前記半導体基板の表面全体に第１のシリコン酸化膜を堆
積して前記トレンチを埋めた後、平坦化を行って前記素
子領域の表面を露出させる工程と、 前記第１のシリコン酸化膜及び前記素子領域の表面上に
第２のシリコン酸化膜を堆積し、前記素子領域に対応す
る部分を開孔してホールを形成する工程と、 前記第２のシリコン酸化膜の表面上と前記ホールの内面
を覆うように絶縁膜を形成する工程と、 前記絶縁膜に異方性エッチングを行い、少なくとも前記
ホールにおいて露出したトレンチの側壁に前記絶縁膜を
残して前記素子領域の表面を露出させる工程と、 表面全体に導電膜を堆積し、パターニングを行って配線
層を形成する工程とを備え、 前記トレンチの側壁と前記配線層との間に前記絶縁膜を
介在させることを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の素子分離領域にトレンチを形
成する工程と、 表面全体に第１の絶縁膜を形成する工程と、 表面全体に第１のシリコン酸化膜を堆積して前記トレン
チを埋めた後、平坦化を行って前記素子領域の表面を露
出させる工程と、 前記第１のシリコン酸化膜及び前記素子領域の表面上に
第２のシリコン酸化膜を堆積し、前記素子領域に対応す
る部分を開孔してホールを形成する工程と、 前記第２のシリコン酸化膜の表面上と前記ホールの内面
を覆うように第２の絶縁膜を形成する工程と、 前記第２の絶縁膜に異方性エッチングを行い、少なくと
も前記ホールにおいて露出したトレンチの側壁の前記第
１の絶縁膜の表面上に前記第２の絶縁膜を残して前記素
子領域の表面を露出させる工程と、 表面全体に導電膜を堆積し、パターニングを行って配線
層を形成する工程とを備え、 前記トレンチの側壁と前記配線層との間に、前記第１及
び第２の絶縁膜を介在させることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18244996A JPH1027842A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18244996A JPH1027842A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027842A true JPH1027842A (ja) | 1998-01-27 |
Family
ID=16118467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18244996A Pending JPH1027842A (ja) | 1996-07-11 | 1996-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027842A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051472A (en) * | 1996-09-26 | 2000-04-18 | Nec Corporation | Semiconductor device and method of producing the same |
-
1996
- 1996-07-11 JP JP18244996A patent/JPH1027842A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051472A (en) * | 1996-09-26 | 2000-04-18 | Nec Corporation | Semiconductor device and method of producing the same |
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