JPH09321141A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09321141A JPH09321141A JP16092396A JP16092396A JPH09321141A JP H09321141 A JPH09321141 A JP H09321141A JP 16092396 A JP16092396 A JP 16092396A JP 16092396 A JP16092396 A JP 16092396A JP H09321141 A JPH09321141 A JP H09321141A
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Abstract
(57)【要約】
【課題】 Ｗプラグのプラグロスを抑制することがで
き、しかも、トレンチングを抑えることができる半導体
装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１上の層間絶縁膜２にコンタク
トホールＣを形成し、層間絶縁膜２上にＴｉ膜およびＴ
ｉＮ膜を順次形成してＴｉＮ／Ｔｉ膜の二層膜からなる
密着層３を形成し、密着層３上にＷ膜４を形成した後、
Ｗ膜４および密着層３を層間絶縁膜２の表面が露出する
までエッチバックして、コンタクトホールＣ内にＷプラ
グを形成する。密着層３のＴｉＮ膜の厚さを１５０ｎｍ
〜２００ｎｍとするとともに、密着層３のエッチバック
を、低スパッタ性のＲＩＥ法による第１のエッチング工
程および高スパッタ性のＲＩＥ法による第２のエッチン
グ工程の二段階に分けて行う。密着層３のエッチバック
の第１のエッチング工程は、層間絶縁膜２の表面が露出
する直前で停止し、Ｗ膜４の表面を密着層３の表面から
突出させる。
き、しかも、トレンチングを抑えることができる半導体
装置の製造方法を提供する。 【解決手段】 Ｓｉ基板１上の層間絶縁膜２にコンタク
トホールＣを形成し、層間絶縁膜２上にＴｉ膜およびＴ
ｉＮ膜を順次形成してＴｉＮ／Ｔｉ膜の二層膜からなる
密着層３を形成し、密着層３上にＷ膜４を形成した後、
Ｗ膜４および密着層３を層間絶縁膜２の表面が露出する
までエッチバックして、コンタクトホールＣ内にＷプラ
グを形成する。密着層３のＴｉＮ膜の厚さを１５０ｎｍ
〜２００ｎｍとするとともに、密着層３のエッチバック
を、低スパッタ性のＲＩＥ法による第１のエッチング工
程および高スパッタ性のＲＩＥ法による第２のエッチン
グ工程の二段階に分けて行う。密着層３のエッチバック
の第１のエッチング工程は、層間絶縁膜２の表面が露出
する直前で停止し、Ｗ膜４の表面を密着層３の表面から
突出させる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、いわゆるブランケットタングステ
ン（Ｗ）プロセスによりコンタクトホール内にＷプラグ
を形成する半導体装置の製造に適用して好適なものであ
る。
造方法に関し、特に、いわゆるブランケットタングステ
ン（Ｗ）プロセスによりコンタクトホール内にＷプラグ
を形成する半導体装置の製造に適用して好適なものであ
る。
【０００２】
【従来の技術】半導体デバイスの高集積化や微細化に伴
う、アルミニウム（Ａｌ）配線のコンタクトホール部に
おけるカバレッジを確保するために、コンタクトホール
内にＷプラグを形成する方法が知られている。図８〜図
１２は、このようなＷプラグをコンタクトホール内に形
成する従来の半導体装置の製造方法を示す。すなわち、
従来の半導体装置の製造方法においては、まず、図８に
示すように、あらかじめ素子（図示せず）が形成された
シリコン（Ｓｉ）基板１０１上に、例えば、化学気相成
長（ＣＶＤ）法などにより二酸化シリコン（ＳｉＯ2 ）
膜のような層間絶縁膜１０２を全面に形成する。次に、
この層間絶縁膜１０２上に所定形状のレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、例えばドライエッチング法により層間絶縁
膜１０２の所定部分をエッチング除去することによりコ
ンタクトホールＣ´を形成する。図示は省略するが、こ
のコンタクトホールＣ´の部分におけるＳｉ基板１０１
中には拡散層が形成されている。この後、エッチングマ
スクに用いたレジストパターンを除去する。
う、アルミニウム（Ａｌ）配線のコンタクトホール部に
おけるカバレッジを確保するために、コンタクトホール
内にＷプラグを形成する方法が知られている。図８〜図
１２は、このようなＷプラグをコンタクトホール内に形
成する従来の半導体装置の製造方法を示す。すなわち、
従来の半導体装置の製造方法においては、まず、図８に
示すように、あらかじめ素子（図示せず）が形成された
シリコン（Ｓｉ）基板１０１上に、例えば、化学気相成
長（ＣＶＤ）法などにより二酸化シリコン（ＳｉＯ2 ）
膜のような層間絶縁膜１０２を全面に形成する。次に、
この層間絶縁膜１０２上に所定形状のレジストパターン
（図示せず）を形成した後、このレジストパターンをマ
スクとして、例えばドライエッチング法により層間絶縁
膜１０２の所定部分をエッチング除去することによりコ
ンタクトホールＣ´を形成する。図示は省略するが、こ
のコンタクトホールＣ´の部分におけるＳｉ基板１０１
中には拡散層が形成されている。この後、エッチングマ
スクに用いたレジストパターンを除去する。
【０００３】次に、図９に示すように、例えばスパッタ
リング法により全面にチタン（Ｔｉ）膜および窒化チタ
ン（ＴｉＮ）膜を順次形成して、ＴｉＮ／Ｔｉ膜の二層
膜からなる密着層１０３を形成する。ここで、層間絶縁
膜２上における密着層１０３のＴｉ膜の厚さは例えば３
０ｎｍに選ばれ、ＴｉＮ膜の厚さは例えば７０ｎｍに選
ばれる。
リング法により全面にチタン（Ｔｉ）膜および窒化チタ
ン（ＴｉＮ）膜を順次形成して、ＴｉＮ／Ｔｉ膜の二層
膜からなる密着層１０３を形成する。ここで、層間絶縁
膜２上における密着層１０３のＴｉ膜の厚さは例えば３
０ｎｍに選ばれ、ＴｉＮ膜の厚さは例えば７０ｎｍに選
ばれる。
【０００４】次に、図１０に示すように、例えばＣＶＤ
法により、全面にＷ膜１０４を形成してコンタクトホー
ルＣ´を埋める。ここで、Ｗ膜１０４は、その表面がほ
ぼ平坦となるように十分厚く形成される。
法により、全面にＷ膜１０４を形成してコンタクトホー
ルＣ´を埋める。ここで、Ｗ膜１０４は、その表面がほ
ぼ平坦となるように十分厚く形成される。
【０００５】次に、図１１に示すように、Ｗ膜１０４を
反応性イオンエッチング（ＲＩＥ）法により、Ｓｉ基板
１０１の表面と垂直方向に密着層１０３の表面が露出す
るまでエッチバックする。次に、密着層１０３をＲＩＥ
法により、Ｓｉ基板１０１の表面と垂直方向に層間絶縁
膜１０２の表面が露出するまでエッチバックする。これ
により、コンタクトホールＣ´内にＷプラグ１０５が形
成される。ここで、密着層１０３は、Ｗプラグ１０５の
下地に対する密着性を高める働きをする。
反応性イオンエッチング（ＲＩＥ）法により、Ｓｉ基板
１０１の表面と垂直方向に密着層１０３の表面が露出す
るまでエッチバックする。次に、密着層１０３をＲＩＥ
法により、Ｓｉ基板１０１の表面と垂直方向に層間絶縁
膜１０２の表面が露出するまでエッチバックする。これ
により、コンタクトホールＣ´内にＷプラグ１０５が形
成される。ここで、密着層１０３は、Ｗプラグ１０５の
下地に対する密着性を高める働きをする。
【０００６】次に、例えばスパッタリング法によりアル
ミニウム（Ａｌ）膜を全面に形成し、このＡｌ膜上に所
定形状のレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、例えばドライエ
ッチング法により、Ａｌ膜の所定部分をエッチング除去
してパターニングする。これにより、図１２に示すよう
に、Ｗプラグ１０５上にＡｌ配線１０６が形成される。
この後、このエッチングマスクに用いたレジストパター
ンを除去する。以上のようにして、目的とする半導体装
置が製造される。
ミニウム（Ａｌ）膜を全面に形成し、このＡｌ膜上に所
定形状のレジストパターン（図示せず）を形成した後、
このレジストパターンをマスクとして、例えばドライエ
ッチング法により、Ａｌ膜の所定部分をエッチング除去
してパターニングする。これにより、図１２に示すよう
に、Ｗプラグ１０５上にＡｌ配線１０６が形成される。
この後、このエッチングマスクに用いたレジストパター
ンを除去する。以上のようにして、目的とする半導体装
置が製造される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法では、上述のＷ膜１０４お
よび密着層１０３をエッチバックする工程において、下
地の層間絶縁膜１０２との界面における密着層１０３を
除去する際に、コンタクトホールＣ´内のＷプラグ１０
５の上部がエッチングされてしまうため、層間絶縁膜１
０２の表面に対するＷプラグ１０５の表面の落ち込み、
いわゆるプラグロス（またはリセス）が発生するという
弊害があった。また、このとき、コンタクトホールＣ´
の側壁上の密着層１０３もエッチングされてしまうた
め、Ｗプラグ１０５の表面に対する密着層１０３の頂部
の落ち込み、いわゆるトレンチング（またはガウジン
グ）が発生するという弊害があった。
従来の半導体装置の製造方法では、上述のＷ膜１０４お
よび密着層１０３をエッチバックする工程において、下
地の層間絶縁膜１０２との界面における密着層１０３を
除去する際に、コンタクトホールＣ´内のＷプラグ１０
５の上部がエッチングされてしまうため、層間絶縁膜１
０２の表面に対するＷプラグ１０５の表面の落ち込み、
いわゆるプラグロス（またはリセス）が発生するという
弊害があった。また、このとき、コンタクトホールＣ´
の側壁上の密着層１０３もエッチングされてしまうた
め、Ｗプラグ１０５の表面に対する密着層１０３の頂部
の落ち込み、いわゆるトレンチング（またはガウジン
グ）が発生するという弊害があった。
【０００８】特に、Ｗプラグ１０５のプラグロスが大き
くなると、上述の図１２に示したように、Ｗプラグ１０
５上にＡｌ配線１０６を形成した場合、Ｗプラグ１０５
の表面と層間絶縁膜１０２の表面との間に、プラグロス
の分だけ段差が生じているため、Ｗプラグ１０５直上の
部分のＡｌ配線１０６が大きく落ち込み、Ａｌ配線１０
６のカバレッジが悪化するという問題を引き起こしてい
た。これにより、このＡｌ配線１０６のエレクトロマイ
グレーション耐性が劣化するなど、デバイス特性に多大
な影響を与えていた。したがって、この発明の目的は、
タングステンプラグのプラグロスの発生を抑制すること
ができ、しかも、トレンチングの発生を抑えることがで
きる半導体装置の製造方法を提供することにある。
くなると、上述の図１２に示したように、Ｗプラグ１０
５上にＡｌ配線１０６を形成した場合、Ｗプラグ１０５
の表面と層間絶縁膜１０２の表面との間に、プラグロス
の分だけ段差が生じているため、Ｗプラグ１０５直上の
部分のＡｌ配線１０６が大きく落ち込み、Ａｌ配線１０
６のカバレッジが悪化するという問題を引き起こしてい
た。これにより、このＡｌ配線１０６のエレクトロマイ
グレーション耐性が劣化するなど、デバイス特性に多大
な影響を与えていた。したがって、この発明の目的は、
タングステンプラグのプラグロスの発生を抑制すること
ができ、しかも、トレンチングの発生を抑えることがで
きる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、半導体基板上に絶縁膜を形成する工程
と、絶縁膜に半導体基板の表面に達する開口を形成する
工程と、絶縁膜上に少なくとも上層が窒化チタン膜から
なる密着層を形成する工程と、密着層上にタングステン
膜を形成する工程と、タングステン膜および密着層を少
なくとも絶縁膜が露出するまで反応性イオンエッチング
法によりエッチバックすることにより、開口を埋めるよ
うにタングステンプラグを形成する工程とを有する半導
体装置の製造方法において、絶縁膜上における密着層の
窒化チタン膜の厚さが１００ｎｍ以上２００ｎｍ以下と
なるように密着層を形成するとともに、密着層のエッチ
バックを、第１の反応性イオンエッチング法によりタン
グステン膜の表面が密着層の表面から突出するように密
着層をエッチングする工程と、第１の反応性イオンエッ
チング法よりもスパッタ性の高い第２の反応性イオンエ
ッチング法により密着層をエッチングする工程とに分け
て行うようにしたことを特徴とする。
に、この発明は、半導体基板上に絶縁膜を形成する工程
と、絶縁膜に半導体基板の表面に達する開口を形成する
工程と、絶縁膜上に少なくとも上層が窒化チタン膜から
なる密着層を形成する工程と、密着層上にタングステン
膜を形成する工程と、タングステン膜および密着層を少
なくとも絶縁膜が露出するまで反応性イオンエッチング
法によりエッチバックすることにより、開口を埋めるよ
うにタングステンプラグを形成する工程とを有する半導
体装置の製造方法において、絶縁膜上における密着層の
窒化チタン膜の厚さが１００ｎｍ以上２００ｎｍ以下と
なるように密着層を形成するとともに、密着層のエッチ
バックを、第１の反応性イオンエッチング法によりタン
グステン膜の表面が密着層の表面から突出するように密
着層をエッチングする工程と、第１の反応性イオンエッ
チング法よりもスパッタ性の高い第２の反応性イオンエ
ッチング法により密着層をエッチングする工程とに分け
て行うようにしたことを特徴とする。
【００１０】上述のように構成されたこの発明によれ
ば、層間絶縁膜上における密着層のＴｉＮ膜の厚さが１
００ｎｍ〜２００ｎｍと、従来の場合に比べて厚く形成
されている。このため、後に行われる密着層のエッチバ
ックの工程において、スパッタ性の低い第１の反応性イ
オンエッチング法により密着層をエッチングする際に、
この密着層の表面に対してタングステン膜の表面を、十
分高く突出させることができる。これにより、第２の反
応性イオンエッチング法により密着層をエッチングする
際に、タングステン膜の厚さの減少を少なくすることが
できるので、タングステンプラグのプラグロスの発生を
抑制することができる。
ば、層間絶縁膜上における密着層のＴｉＮ膜の厚さが１
００ｎｍ〜２００ｎｍと、従来の場合に比べて厚く形成
されている。このため、後に行われる密着層のエッチバ
ックの工程において、スパッタ性の低い第１の反応性イ
オンエッチング法により密着層をエッチングする際に、
この密着層の表面に対してタングステン膜の表面を、十
分高く突出させることができる。これにより、第２の反
応性イオンエッチング法により密着層をエッチングする
際に、タングステン膜の厚さの減少を少なくすることが
できるので、タングステンプラグのプラグロスの発生を
抑制することができる。
【００１１】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。図１〜図７は、Ｗプラグをコンタクトホール内に形
成するようにした、この発明の一実施形態による半導体
装置の製造方法を示す。すなわち、この半導体装置の製
造方法においては、まず、図１に示すように、あらかじ
め素子（図示せず）が形成されたＳｉ基板１上に、例え
ば、ＣＶＤ法などによりＳｉＯ2 膜のような層間絶縁膜
２を全面に形成する。次に、この層間絶縁膜２上に所定
形状のレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、例えばドライエッ
チング法により層間絶縁膜２の所定部分をエッチング除
去することによりコンタクトホールＣを形成する。図示
は省略するが、このコンタクトホールＣの部分における
Ｓｉ基板１中には拡散層が形成されている。この後、エ
ッチングマスクに用いたレジストパターンを除去する。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。図１〜図７は、Ｗプラグをコンタクトホール内に形
成するようにした、この発明の一実施形態による半導体
装置の製造方法を示す。すなわち、この半導体装置の製
造方法においては、まず、図１に示すように、あらかじ
め素子（図示せず）が形成されたＳｉ基板１上に、例え
ば、ＣＶＤ法などによりＳｉＯ2 膜のような層間絶縁膜
２を全面に形成する。次に、この層間絶縁膜２上に所定
形状のレジストパターン（図示せず）を形成した後、こ
のレジストパターンをマスクとして、例えばドライエッ
チング法により層間絶縁膜２の所定部分をエッチング除
去することによりコンタクトホールＣを形成する。図示
は省略するが、このコンタクトホールＣの部分における
Ｓｉ基板１中には拡散層が形成されている。この後、エ
ッチングマスクに用いたレジストパターンを除去する。
【００１２】次に、図２に示すように、例えばスパッタ
リング法により全面にＴｉ膜およびＴｉＮ膜を順次形成
して、ＴｉＮ／Ｔｉ膜の二層膜からなる密着層３を形成
する。このとき、この密着層３をコンタクト抵抗の許容
範囲内で厚く形成するのが好ましい。具体的には、例え
ば、層間絶縁膜２上における密着層３のＴｉ膜の厚さは
３０ｎｍに選ばれ、ＴｉＮ膜の厚さは１５０ｎｍ以上２
００ｎｍ以下に選ばれる。
リング法により全面にＴｉ膜およびＴｉＮ膜を順次形成
して、ＴｉＮ／Ｔｉ膜の二層膜からなる密着層３を形成
する。このとき、この密着層３をコンタクト抵抗の許容
範囲内で厚く形成するのが好ましい。具体的には、例え
ば、層間絶縁膜２上における密着層３のＴｉ膜の厚さは
３０ｎｍに選ばれ、ＴｉＮ膜の厚さは１５０ｎｍ以上２
００ｎｍ以下に選ばれる。
【００１３】次に、図３に示すように、例えばＣＶＤ法
により全面にＷ膜４を形成してコンタクトホールＣを埋
める。ここで、このＷ膜４は、その表面がほぼ平坦にな
るように十分厚く形成される。
により全面にＷ膜４を形成してコンタクトホールＣを埋
める。ここで、このＷ膜４は、その表面がほぼ平坦にな
るように十分厚く形成される。
【００１４】次に、図４に示すように、Ｗ膜４を、反応
ガスとしてＳＦ6 ガスおよびＡｒガスの混合ガスを用い
たＲＩＥ法により、二段階に分けて、Ｓｉ基板１の表面
と垂直方向に密着層３の表面が露出するまでエッチバッ
クする。すなわち、まず、このＷ膜４のエッチバックの
第１のステップとして、Ｗ膜４が効率的にエッチングさ
れるようなＲＩＥ法により、密着層３上におけるＷ膜４
の厚さが例えば１５０ｎｍになるまでＷ膜４をエッチン
グする。このときのエッチング条件は、ＳＦ6 ガスおよ
びＡｒガスの流量比率を例えば１：１とし、高周波電力
を例えば６００Ｗとする。次に、第２のステップとし
て、密着層３のＴｉＮ膜に対するＷ膜４のエッチング選
択比が大きくなるようなＲＩＥ法により、Ｗ膜４を密着
層３の表面が露出するまでエッチングする。このときの
エッチング条件は、ＳＦ6 ガスおよびＡｒガスの流量比
率を例えば２：１とし、高周波電力を例えば３００Ｗと
する。
ガスとしてＳＦ6 ガスおよびＡｒガスの混合ガスを用い
たＲＩＥ法により、二段階に分けて、Ｓｉ基板１の表面
と垂直方向に密着層３の表面が露出するまでエッチバッ
クする。すなわち、まず、このＷ膜４のエッチバックの
第１のステップとして、Ｗ膜４が効率的にエッチングさ
れるようなＲＩＥ法により、密着層３上におけるＷ膜４
の厚さが例えば１５０ｎｍになるまでＷ膜４をエッチン
グする。このときのエッチング条件は、ＳＦ6 ガスおよ
びＡｒガスの流量比率を例えば１：１とし、高周波電力
を例えば６００Ｗとする。次に、第２のステップとし
て、密着層３のＴｉＮ膜に対するＷ膜４のエッチング選
択比が大きくなるようなＲＩＥ法により、Ｗ膜４を密着
層３の表面が露出するまでエッチングする。このときの
エッチング条件は、ＳＦ6 ガスおよびＡｒガスの流量比
率を例えば２：１とし、高周波電力を例えば３００Ｗと
する。
【００１５】次に、密着層３を、反応ガスとしてＣｌ2
ガスおよびＡｒガスの混合ガスを用いたＲＩＥ法によ
り、二段階に分けて、Ｓｉ基板１の表面と垂直方向に層
間絶縁膜２の表面が露出するまでエッチバックする。す
なわち、まず、図５に示すように、この密着層３のエッ
チバックの第１のステップとして、Ｗ膜４に対する密着
層３のエッチング選択比が大きくなるような、スパッタ
性の低い（反応性の強い）ＲＩＥ法により密着層３をエ
ッチングする。このとき、下地の層間絶縁膜２が露出す
ると、コンタクトホールＣの側壁上の密着層３のエッチ
ングが進み、トレンチングの増大を引き起こすおそれが
あるため、層間絶縁膜２の表面が露出する直前で密着層
３のエッチングを停止する。このときのエッチング条件
は、Ｃｌ2 ガスおよびＡｒガスの流量比率を例えば１：
３とし、高周波電力を例えば３００Ｗとする。これによ
り、Ｗ膜４の表面が密着層３の表面から突出する。
ガスおよびＡｒガスの混合ガスを用いたＲＩＥ法によ
り、二段階に分けて、Ｓｉ基板１の表面と垂直方向に層
間絶縁膜２の表面が露出するまでエッチバックする。す
なわち、まず、図５に示すように、この密着層３のエッ
チバックの第１のステップとして、Ｗ膜４に対する密着
層３のエッチング選択比が大きくなるような、スパッタ
性の低い（反応性の強い）ＲＩＥ法により密着層３をエ
ッチングする。このとき、下地の層間絶縁膜２が露出す
ると、コンタクトホールＣの側壁上の密着層３のエッチ
ングが進み、トレンチングの増大を引き起こすおそれが
あるため、層間絶縁膜２の表面が露出する直前で密着層
３のエッチングを停止する。このときのエッチング条件
は、Ｃｌ2 ガスおよびＡｒガスの流量比率を例えば１：
３とし、高周波電力を例えば３００Ｗとする。これによ
り、Ｗ膜４の表面が密着層３の表面から突出する。
【００１６】次に、図６に示すように、第２のステップ
として、層間絶縁膜２との界面における密着層３を完全
に除去するために、第１のステップによるＲＩＥ法より
もスパッタ性の高いＲＩＥ法により密着層３をエッチン
グする。このときのエッチング条件は、例えば、Ｃｌ2
ガスおよびＡｒガスの流量比率を例えば１：３０とし、
高周波電力を例えば４５０Ｗとする。これにより、層間
絶縁膜２上の密着層３が除去されるとともに、コンタク
トホールＣ内に、密着層３を介してＷプラグ５が形成さ
れる。ここで、密着層３はＷプラグ５の下地に対する密
着性を高める働きをする。
として、層間絶縁膜２との界面における密着層３を完全
に除去するために、第１のステップによるＲＩＥ法より
もスパッタ性の高いＲＩＥ法により密着層３をエッチン
グする。このときのエッチング条件は、例えば、Ｃｌ2
ガスおよびＡｒガスの流量比率を例えば１：３０とし、
高周波電力を例えば４５０Ｗとする。これにより、層間
絶縁膜２上の密着層３が除去されるとともに、コンタク
トホールＣ内に、密着層３を介してＷプラグ５が形成さ
れる。ここで、密着層３はＷプラグ５の下地に対する密
着性を高める働きをする。
【００１７】次に、例えばスパッタリング法によりＡｌ
膜を全面に形成する。次に、このＡｌ膜上に所定形状の
レジストパターン（図示せず）を形成した後、このレジ
ストパターンをマスクとして、例えばドライエッチング
法により、Ａｌ膜の所定部分をエッチング除去してパタ
ーニングする。これにより、図７に示すように、Ｗプラ
グ５上にＡｌ配線６が形成される。この後、このエッチ
ングマスクに用いたレジストパターンを除去する。以上
のようにして、目的とする半導体装置を製造する。
膜を全面に形成する。次に、このＡｌ膜上に所定形状の
レジストパターン（図示せず）を形成した後、このレジ
ストパターンをマスクとして、例えばドライエッチング
法により、Ａｌ膜の所定部分をエッチング除去してパタ
ーニングする。これにより、図７に示すように、Ｗプラ
グ５上にＡｌ配線６が形成される。この後、このエッチ
ングマスクに用いたレジストパターンを除去する。以上
のようにして、目的とする半導体装置を製造する。
【００１８】上述のように構成されたこの一実施形態に
よる半導体装置の製造方法によれば、層間絶縁膜２上に
おける密着層３のＴｉＮ膜の厚さが１５０ｎｍ〜２００
ｎｍとなるように密着層３を形成しているとともに、密
着層３のエッチバックを、スパッタ性の低い第１のＲＩ
Ｅ法による第１のステップと、スパッタ性の高い第２の
ＲＩＥ法による第２のステップとの二つのステップに分
けて行うようにしているので、次のような効果を得るこ
とができる。
よる半導体装置の製造方法によれば、層間絶縁膜２上に
おける密着層３のＴｉＮ膜の厚さが１５０ｎｍ〜２００
ｎｍとなるように密着層３を形成しているとともに、密
着層３のエッチバックを、スパッタ性の低い第１のＲＩ
Ｅ法による第１のステップと、スパッタ性の高い第２の
ＲＩＥ法による第２のステップとの二つのステップに分
けて行うようにしているので、次のような効果を得るこ
とができる。
【００１９】すなわち、密着層３のＴｉＮ膜の厚さが１
５０ｎｍ〜２００ｎｍと、従来よりも厚く形成されてい
るため、密着層３のＴｉＮ膜の厚さが薄い場合に比べ
て、密着層３をエッチバックする際に第１のステップに
よる低スパッタ性のＲＩＥ法によりエッチングされる厚
さが大きくなる。このため、密着層３の表面に対してＷ
膜４を十分な高さに突出させることができる。このＷ膜
４が突出している分だけ、第２のステップによる高スパ
ッタ性のＲＩＥ法によるエッチングを行う際に、Ｗ膜４
の厚さの減少を少なくすることができるので、Ｗプラグ
５のプラグロスを低減することができる。また、層間絶
縁膜２の表面が露出する前に、第２のステップによる高
スパッタ性のＲＩＥ法によるエッチングに移行している
ため、トレンチングが増大するという不都合を生じな
い。したがって、トレンチングを悪化させることなくＷ
プラグ５のプラグロスの発生を抑制することが可能とな
る。
５０ｎｍ〜２００ｎｍと、従来よりも厚く形成されてい
るため、密着層３のＴｉＮ膜の厚さが薄い場合に比べ
て、密着層３をエッチバックする際に第１のステップに
よる低スパッタ性のＲＩＥ法によりエッチングされる厚
さが大きくなる。このため、密着層３の表面に対してＷ
膜４を十分な高さに突出させることができる。このＷ膜
４が突出している分だけ、第２のステップによる高スパ
ッタ性のＲＩＥ法によるエッチングを行う際に、Ｗ膜４
の厚さの減少を少なくすることができるので、Ｗプラグ
５のプラグロスを低減することができる。また、層間絶
縁膜２の表面が露出する前に、第２のステップによる高
スパッタ性のＲＩＥ法によるエッチングに移行している
ため、トレンチングが増大するという不都合を生じな
い。したがって、トレンチングを悪化させることなくＷ
プラグ５のプラグロスの発生を抑制することが可能とな
る。
【００２０】また、Ｗプラグ５のプラグロスを小さくす
ることができるので、この後に形成されるＡｌ配線６の
カバレッジを良好にすることができる。これにより、Ｗ
プラグ５の直上の部分におけるＡｌ配線６の落ち込みが
抑制され、Ａｌ配線６をほぼ平坦にすることができるの
で、Ａｌ配線６のエレクトロマイグレーション耐性を向
上させることができる。また、スタックコンタクトの形
成が容易である。
ることができるので、この後に形成されるＡｌ配線６の
カバレッジを良好にすることができる。これにより、Ｗ
プラグ５の直上の部分におけるＡｌ配線６の落ち込みが
抑制され、Ａｌ配線６をほぼ平坦にすることができるの
で、Ａｌ配線６のエレクトロマイグレーション耐性を向
上させることができる。また、スタックコンタクトの形
成が容易である。
【００２１】以上この発明の一実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。例えば、実施形態において挙げた数
値、材料などはあくまで例にすぎず、これに限定される
ものではない。例えば、上述の一実施形態においては、
密着層３は、ＴｉＮ／Ｔｉ膜の二層膜からなるが、これ
は、ＴｉＮ膜の単層膜であってもよい。この場合、この
ＴｉＮ膜の厚さは、例えば１００ｎｍ〜１５０ｎｍに選
ばれる。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。例えば、実施形態において挙げた数
値、材料などはあくまで例にすぎず、これに限定される
ものではない。例えば、上述の一実施形態においては、
密着層３は、ＴｉＮ／Ｔｉ膜の二層膜からなるが、これ
は、ＴｉＮ膜の単層膜であってもよい。この場合、この
ＴｉＮ膜の厚さは、例えば１００ｎｍ〜１５０ｎｍに選
ばれる。
【００２２】
【発明の効果】以上説明したように、この発明によれ
ば、タングステンプラグのプラグロスの発生を抑制する
ことができ、しかも、トレンチングを抑えることができ
る半導体装置の製造方法を得ることができる。
ば、タングステンプラグのプラグロスの発生を抑制する
ことができ、しかも、トレンチングを抑えることができ
る半導体装置の製造方法を得ることができる。
【図１】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図２】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図３】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図４】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図５】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図６】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図７】 この発明の一実施形態による半導体装置の製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図８】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図９】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１０】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１１】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１２】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
１・・・Ｓｉ基板、２・・・層間絶縁膜、３・・・密着
層、４・・・Ｗ膜、５・・・Ｗプラグ、６・・・Ａｌ配
線、Ｃ・・・コンタクトホール
層、４・・・Ｗ膜、５・・・Ｗプラグ、６・・・Ａｌ配
線、Ｃ・・・コンタクトホール
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 上記絶縁膜に上記半導体基板の表面に達する開口を形成
する工程と、 上記絶縁膜上に少なくとも上層が窒化チタン膜からなる
密着層を形成する工程と、 上記密着層上にタングステン膜を形成する工程と、 上記タングステン膜および上記密着層を少なくとも上記
絶縁膜が露出するまで反応性イオンエッチング法により
エッチバックすることにより、上記開口を埋めるように
タングステンプラグを形成する工程とを有する半導体装
置の製造方法において、 上記絶縁膜上における上記密着層の上記窒化チタン膜の
厚さが１００ｎｍ以上２００ｎｍ以下となるように上記
密着層を形成するとともに、 上記密着層のエッチバックを、第１の反応性イオンエッ
チング法により上記タングステン膜の表面が上記密着層
の表面から突出するように上記密着層をエッチングする
工程と、上記第１の反応性イオンエッチング法よりもス
パッタ性の高い第２の反応性イオンエッチング法により
上記密着層をエッチングする工程とに分けて行うように
したことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記密着層はチタン膜およびその上層の
上記窒化チタン膜の二層膜からなることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 上記絶縁膜上における上記密着層の上記
窒化チタン膜の厚さが１５０ｎｍ以上２００ｎｍ以下と
なるように上記密着層を形成することを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項４】 上記密着層は上記窒化チタン膜の単層膜
からなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項５】 上記絶縁膜上における上記密着層の上記
窒化チタン膜の厚さが１００ｎｍ以上１５０ｎｍ以下と
なるように上記密着層を形成することを特徴とする請求
項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16092396A JPH09321141A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16092396A JPH09321141A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321141A true JPH09321141A (ja) | 1997-12-12 |
Family
ID=15725214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16092396A Pending JPH09321141A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610597B2 (en) | 1999-08-17 | 2003-08-26 | Nec Corporation | Method of fabricating a semiconductor device |
| KR100443123B1 (ko) * | 1998-01-13 | 2004-09-18 | 삼성전자주식회사 | 반도체소자의 제조방법 |
-
1996
- 1996-05-31 JP JP16092396A patent/JPH09321141A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100443123B1 (ko) * | 1998-01-13 | 2004-09-18 | 삼성전자주식회사 | 반도체소자의 제조방법 |
| US6610597B2 (en) | 1999-08-17 | 2003-08-26 | Nec Corporation | Method of fabricating a semiconductor device |
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